移位寄存器單元和柵線驅(qū)動裝置的制造方法
【技術領域】
[0001]本公開涉及顯示技術領域，具體涉及一種移位寄存器單元和包括該移位寄存器單元的柵線驅(qū)動裝置。
【背景技術】
[0002]在顯示技術領域，諸如液晶顯示的像素陣列通常包括交錯的多行柵線和多列數(shù)據(jù)線。其中，對柵線的驅(qū)動可以通過貼附的集成驅(qū)動電路實現(xiàn)。近幾年隨著非晶硅薄膜工藝的不斷提高，也可以將柵線驅(qū)動電路集成在薄膜晶體管陣列基板上構(gòu)成GOA (Gate driverOn Array)來對柵線進行驅(qū)動。
[0003]其中，可以采用由多個移位寄存器單元構(gòu)成GOA為像素陣列的多行柵線提供開關信號，從而控制多行柵線依序打開，并由數(shù)據(jù)線向像素陣列中對應行的像素通過顯示數(shù)據(jù)信號，以形成顯示圖像的各灰階所需要的灰度電壓，進而顯示每一幀圖像。
[0004]現(xiàn)有的柵線驅(qū)動裝置中，在當前級移位寄存器單元完成輸出之后，為對移位寄存器單元的輸出端進行復位，通常采用來自于下一級移位寄存器單元的輸出信號作為當前級移位寄存器單元的復位信號來控制下拉晶體管以便對當前級移位寄存器單元的輸出端進行復位。然而，由于對移位寄存器單元的輸出端進行下拉的晶體管的尺寸一般較大，使用效率低，不利于減小電路尺寸和功耗；同時，對上一級移位寄存器單元的復位和下一級移位寄存器單元的觸發(fā)都是由本級移位寄存器單元的輸出晶體管輸出的信號完成的，因此，本級移位寄存器單元的輸出晶體管的負載較大，導致信號輸出延遲；另外，如果輸出晶體管出現(xiàn)故障，不但導致向本級對應的柵線輸出的信號不良，而且會導致上一級和下一級對應的柵線輸出故障。
【實用新型內(nèi)容】
[0005]針對以上問題，本公開提出了一種移位寄存器單元和包括多級移位寄存器單元的柵線驅(qū)動裝置，可以減小G0A整體結(jié)構(gòu)的尺寸，降低功耗，并且減少信號的延遲，改善信號波形，同時提高G0A電路整體的可靠性。
[0006]根據(jù)本公開的一方面，提出了一種移位寄存器單元，包括:輸入模塊，連接在輸入端和上拉節(jié)點之間，被配置為在輸入端接收到來自上一級的觸發(fā)信號時，對上拉節(jié)點進行充電；輸出模塊，連接在上拉節(jié)點、第一時鐘信號端和輸出端之間，被配置在上拉節(jié)點的控制下，將第一時鐘信號端接入的第一時鐘信號輸出到輸出端；上拉節(jié)點復位模塊，連接在復位端、下拉節(jié)點和上拉節(jié)點之間，被配置為在復位端輸入的復位信號或者下拉節(jié)點的電平的控制下，對上拉節(jié)點進行復位；輸出復位模塊，連接在第二時鐘信號端、下拉節(jié)點和輸出端之間，被配置為第二時鐘信號端接入的第二時鐘信號或者下拉節(jié)點的電平的控制下，對輸出端進行復位。
[0007]可選的，該移位寄存器單元，還包括:下拉節(jié)點電平控制模塊，連接第一時鐘信號端、第二時鐘信號端、下拉節(jié)點和上拉節(jié)點之間，被配置為在第一時鐘信號端接入的第一時鐘信號、第二時鐘信號端接入的第二時鐘信號和上拉節(jié)點的電平中至少一個的控制下，對下拉節(jié)點的電平進行控制。
[0008]可選地，該移位寄存器單元，還包括:觸發(fā)模塊，連接在上拉節(jié)點和第一時鐘信號端之間，被配置為下一級移位寄存器單元提供觸發(fā)信號。
[0009]可選地，該移位寄存器單元，還包括:復位信號輸出模塊，連接在上拉節(jié)點和第一時鐘信號端之間，被配置為為上一級移位寄存器單元提供復位信號。
[0010]可選地，該移位寄存器單元，還包括:初始化模塊，連接在初始信號輸入端和上拉節(jié)點之間，被配置為對上拉節(jié)點的電平進行初始化。
[0011]可選地，在該移位寄存器單元中，輸入模塊包括:第一晶體管，其控制極連接到輸入端，輸入極連接到第一電平輸入端，輸出極連接到上拉節(jié)點。
[0012]可選地，在該移位寄存器單元中，輸出模塊包括:第二晶體管，其控制極連接到上拉節(jié)點，輸入極連接到第一時鐘信號端，輸出極連接到輸出端；以及電容，與第二晶體管的柵極和源極并聯(lián)。
[0013]可選地，在該移位寄存器單元中，上拉節(jié)點復位模塊包括:第三晶體管，其控制極連接到復位端，輸入極連接到上拉節(jié)點，輸出極連接到第二電平輸入端；以及第四晶體管，其控制極連接到下拉節(jié)點，輸入極連接到上拉節(jié)點，輸出極連接到第二電平輸入端。
[0014]可選地，在該移位寄存器單元中，輸出復位模塊包括:第五晶體管，其控制極連接到第二時鐘信號端，輸入極連接輸出端，輸出極連接第二電平輸入端；以及第六晶體管，其控制極連接到下拉節(jié)點，輸入極連接到輸出端，輸出極連接到第二電平輸入端。
[0015]可選地，在該移位寄存器單元中，所述下拉節(jié)點電平控制模塊包括:第七晶體管，其控制極與輸入極連接，并且連接到第二時鐘信號端；第八晶體管，其控制極連接到上拉節(jié)點，輸入極連接到第二電平輸入端，輸出極連接到第七晶體管的輸出極；第九晶體管，其控制極連接到第七晶體管的輸出極，輸入極連接到第二時鐘信號端，輸出極連接到下拉節(jié)點；第十晶體管，其控制極連接到上拉節(jié)點，輸入極連接到下拉節(jié)點，輸出極連接到第二電平輸入端；以及第十一晶體管，其控制極連接到第一時鐘信號端，輸入極連接到第二電平輸入端，輸出極連接到第九晶體管的柵極。
[0016]可選地，在該移位寄存器單元中，所述觸發(fā)模塊包括:第十二晶體管，其控制極連接到上拉節(jié)點，輸入極連接到第一時鐘信號端，輸出極連接到觸發(fā)信號輸出端。
[0017]可選地，在該移位寄存器單元中，所述復位信號輸出模塊包括:第十三晶體管，其控制極連接到上拉節(jié)點，輸入極連接到第一時鐘信號端，輸出極連接到復位信號輸出端。
[0018]可選地，在該移位寄存器單元中，所述初始化模塊包括:第十四晶體管，其控制極連接到初始信號輸入端，輸入極連接到上拉節(jié)點，輸出極連接到第二電平輸入端。
[0019]根據(jù)本公開的另一方面，提出了一種柵線驅(qū)動裝置，包括多級級聯(lián)的如上所述的移位寄存器單元，其中每一級移位寄存器單元的輸出端連接到對應的一條柵線；其中，奇數(shù)級移位寄存器單元的第一時鐘信號端和第二時鐘信號端分別連接到第一時鐘信號和第二時鐘信號，奇數(shù)級移位寄存器單元的觸發(fā)信號端連接到之后間隔一級的奇數(shù)級移位寄存器單元的輸入端，奇數(shù)級移位寄存器單元的復位信號輸出端連接到之前間隔兩級的偶數(shù)級移位寄存器單元的復位端；偶數(shù)級移位寄存器單元的第一時鐘信號端和第二時鐘信號端分別連接到第三時鐘信號和第四時鐘信號，偶數(shù)級移位寄存器單元的觸發(fā)信號端連接到之后間隔一級的偶數(shù)級移位寄存器單元的輸入端，偶數(shù)級移位寄存器單元的復位信號輸出端連接到之前間隔兩級的奇數(shù)級移位寄存器單元的復位端，其中，第一、第二、第三和第四時鐘信號的周期相同，并且第一和第二時鐘信號的時序相反，第三和第四時鐘信號的時序相反，且第三時鐘信號滯后于第一時鐘信號四分之一周期。
[0020]在根據(jù)本公開實施例的移位寄存器單元和柵線驅(qū)動裝置中，對上拉節(jié)點的復位進行了延遲，延長了輸出晶體管的導通時間，從而可以利用輸出晶體管在延長的導通時間內(nèi)輸出低電平的時鐘信號來實現(xiàn)對柵線信號的下拉控制，消除了專用于下拉輸出端的大尺寸晶體管；將為本級移位寄存器單元對應的柵線提供的驅(qū)動信號與為下一級移位寄存器單元提供的觸發(fā)信號和/或為前一級移位寄存器單元提供的復位信號相分離，減少信號延遲，改善信號波形，并且減小在本級移位寄存器單元中的輸出晶體管發(fā)生故障時對整個柵線驅(qū)動裝置的影響，提高電路的可靠性；同時，在本級移位寄存器單元中的輸出晶體管發(fā)生故障時，便于直接根據(jù)對應的柵線的掃描不良對故障點進行定位。
【附圖說明】
[0021]為了更清楚地說明本實用新型實施例的技術方案，下面將對實施例的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅涉及本實用新型的一些實施例，而非對本實用新型的限制。
[0022]圖1圖示了一種已知的移位寄存器單元的電路結(jié)構(gòu)；
[0023]圖2圖示了可用于該已知的移位寄存器單元的有關信號時序；
[0024]圖3是根據(jù)本公開一實施例的移位寄存器單元的框圖；
[0025]圖4圖示了根據(jù)本公開一實施例的移位寄存器單元的電路結(jié)構(gòu)；
[0026]圖5圖示了可用于本公開實施例的移位寄存器單元的有關信號時序；以及
[0027]圖6是根據(jù)本公開一實施例的柵線驅(qū)動裝置的整體連接結(jié)構(gòu)示意圖。
【具體實施方式】
[0028]下面將結(jié)合附圖對本實用新型實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本實用新型一部分實施例，而不是全部的實施例?；诒緦嵱眯滦椭械膶嵤├绢I域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其它實施例，也屬于本實用新型保護的范圍。
[0029]圖1圖示了一種已知的移位寄存器單元的電路結(jié)構(gòu)。如圖1所示，該移位寄存器單元包括:輸入晶體管M1，其柵極和漏極連接在一起，并且連接到移位寄存器單元的輸入端，其源極連接到上拉節(jié)點PU ;輸出晶體管M3，其柵極連接上拉節(jié)點PU，漏極連接到第一時鐘信號端CLK，源極連接到移位寄存器單元的輸出端；電容C1，并聯(lián)在輸出晶體管M3的柵極和源極之間；上拉節(jié)點復位晶體管M2，其柵極連接到移位寄存器單元的復位端，漏極連接到上拉節(jié)點，源極連接到低電平輸入端VSS ;輸出復位晶體管M4，其柵極連接到移位寄存器單元的復位端，漏極連接到移位寄存器單元的輸出端，源極連接到低電平輸入端VSS ;上拉節(jié)點電平控制晶體管M10，其柵極連接到下拉節(jié)點，漏極連接到上拉節(jié)點PU，源極連接到低電平輸入端VSS ;輸出端電平控制晶體管Mil和M12，其中，Mil的柵極連接到下拉節(jié)點H)，漏極連接到移位寄存器單元的輸出端，源極連接到低電平輸入端VSS ;M12的柵極連接到第二時鐘信號端，漏極連接到移位寄存器單元的輸出端，源極連接