一種移位寄存器及其級聯(lián)電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及半導(dǎo)體顯示器件領(lǐng)域，特別是涉及一種移位寄存器及其級聯(lián)電路。
【背景技術(shù)】
[0002]在顯示面板中，都需要行驅(qū)動信號來提供像素電路掃描，以顯示完整的畫面。傳統(tǒng)技術(shù)中的行驅(qū)動信號由行驅(qū)動1C產(chǎn)生，為了減少1C的數(shù)量以節(jié)省陳本，同時也為了減少面板邊框的寬度，近年來將面板上的行驅(qū)動電路整合于玻璃基板中，成為陣列基板行驅(qū)動技術(shù)。
[0003]陣列基板中需要移位寄存器為像素電路提供掃描或者復(fù)位信號，而目前的移位寄存器在設(shè)計時，需要較多的薄膜晶體管及電容，電路比較復(fù)雜，電路可靠性較低，且不利于顯示面板的邊框窄化設(shè)計。
【實用新型內(nèi)容】
[0004]基于此，有必要提供一種移位寄存器及其級聯(lián)電路，相比于傳統(tǒng)技術(shù)只需要較少的薄膜晶體管和電容，可提高電路的可靠性，并有利于顯示面板的邊框窄化設(shè)計。
[0005]—種移位寄存器，包括:第一至第八薄膜晶體管和電容；
[0006]所述第一薄膜晶體管的柵極連接第一時鐘信號，源極/漏極連接電源電壓信號，漏極/源極連接輸出端；
[0007]第二薄膜晶體管的柵極連接第三時鐘信號，源極/漏極連接第二電路節(jié)點，漏極/源極連接所述電源電壓信號；
[0008]第三薄膜晶體管的柵極連接第二時鐘信號，源極/漏極連接第一電路節(jié)點，漏極/源極連接所述第二時鐘信號；
[0009]第四薄膜晶體管的柵極連接輸入端，源極/漏極連接所述第一電路節(jié)點，漏極/源極連接所述電源電壓信號；
[0010]第五薄膜晶體管的柵極連接所述第二電路節(jié)點，源極/漏極連接所述輸出端，漏極/源極連接所述第二時鐘信號；
[0011]第六薄膜晶體管的柵極連接所述第三時鐘信號，源極/漏極連接所述輸出端，漏極/源極連接所述電源電壓信號；
[0012]第七薄膜晶體管的柵極連接所述第一時鐘信號，源極/漏極連接所述輸入端，漏極/源極連接所述第二電路節(jié)點；
[0013]所述第八薄膜晶體管的柵極連接所述第三時鐘信號，源極/漏極連接所述第三時鐘信號，漏極/源極連接所述第一電路節(jié)點；
[0014]所述電容的一端連接所述第一電路節(jié)點，另一端連接所述第二電路節(jié)點。
[0015]在一個實施例中，所述第一至第八薄膜晶體管均為P溝道薄膜晶體管；所述電源電壓信號為高電平電壓信號；所述第一、第二、第三時鐘信號的占空比均為2/3，周期均為T，低電平依次間隔T/3。
[0016]在一個實施例中，所述第一至第八薄膜晶體管均為Ν溝道薄膜晶體管；所述電源電壓信號為低電平電壓信號；所述第一、第二、第三時鐘信號的占空比均為1/3，周期均為Τ，高電平依次間隔Τ/3。
[0017]—種移位寄存器級聯(lián)電路，包括:電源電壓信號線、CK1時鐘信號線、CK2時鐘信號線、CK3時鐘信號線，以及第一級至第Ν級移位寄存器；
[0018]所述第一級至第Ν級移位寄存器為上述任意之一的移位寄存器；
[0019]所述第一級移位寄存器的輸入端作為所述移位寄存器級聯(lián)電路的輸入，所述第Ν級移位寄存器的輸出端作為所述移位寄存器級聯(lián)電路的輸出；上一級移位寄存器的輸出端連接下一級移位寄存器的輸入端；所述第一級至第Ν級移位寄存器的電源電壓信號連接至所述電源電壓信號線；
[0020]第(3Κ+1)級移位寄存器的第一時鐘信號連接至CK1時鐘信號線，第二時鐘信號連接至CK2時鐘信號線，第三時鐘信號連接至CK3時鐘信號線；
[0021]第(3Κ+2)級移位寄存器的第一時鐘信號連接至CK2時鐘信號線，第二時鐘信號連接至CK3時鐘信號線，第三時鐘信號連接至CK1時鐘信號線；
[0022]第(3Κ+3)級移位寄存器的第一時鐘信號線連接至CK3時鐘信號線，第二時鐘信號線連接至CK1時鐘信號線，第三時鐘信號連接至CK2時鐘信號線；
[0023]其中3Κ+3不超過Ν，Κ為非負(fù)整數(shù)，Ν為正整數(shù)。
[0024]上述移位寄存器及其級聯(lián)電路，每個移位寄存器電路中只含有第一至第八薄膜晶體管和一個電容，這種8T1C的電路結(jié)構(gòu)相比傳統(tǒng)技術(shù)，需要較少的薄膜晶體管和電容，電路穩(wěn)定，有利于顯示面板的邊框窄化設(shè)計。
【附圖說明】
[0025]圖1為一個實施例中的移位寄存器的電路結(jié)構(gòu)示意圖；
[0026]圖2為圖1實施例中移位寄存器的工作時序圖；
[0027]圖3為另一個實施例中的移位寄存器的電路結(jié)構(gòu)示意圖；
[0028]圖4為對應(yīng)于圖3實施例中的移位寄存器的工作時序圖；
[0029]圖5為一個實施例中的移位寄存器級聯(lián)電路的結(jié)構(gòu)示意圖。
【具體實施方式】
[0030]為了使本實用新型的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對本實用新型進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實施例僅僅用以解釋本實用新型，并不用于限定本實用新型。
[0031]參見圖1，在一個實施例中提供了一種移位寄存器，包括:第一至第八薄膜晶體管(Ml至M8)和電容C。第一薄膜晶體管Ml的柵極連接第一時鐘信號CK1，源極/漏極連接電源電壓信號(本實施例的薄膜晶體管為P溝道薄膜晶體管，電源電壓信號為高電平電壓信號VGH)，漏極/源極連接輸出端OUTPUT。第二薄膜晶體管M2的柵極連接第三時鐘信號CK3，源極/漏極連接第二電路節(jié)點NET2，漏極/源極連接電源電壓信號VGH。第三薄膜晶體管M3的柵極連接第二時鐘信號CK2，源極/漏極連接第一電路節(jié)點NET1，漏極/源極連接第二時鐘信號CK2。第四薄膜晶體管M4的柵極連接輸入端INPUT，源極/漏極連接第一電路節(jié)點NET1，漏極/源極連接電源電壓信號VGH。第五薄膜晶體管M5的柵極連接第二電路節(jié)點NET2，源極/漏極連接輸出端OUTPUT，漏極/源極連接第二時鐘信號CK2。第六薄膜晶體管M6的柵極連接第三時鐘信號CK3，源極/漏極連接輸出端OUTPUT，漏極/源極連接電源電壓信號VGH。第七薄膜晶體管M7的柵極連接第一時鐘信號CK1，源極/漏極連接輸入端INPUT，漏極/源極連接第二電路節(jié)點NET2。第八薄膜晶體管M8的柵極連接第三時鐘信號CK3，源極/漏極連接第三時鐘信號CK3，漏極/源極連接第一電路節(jié)點NET1。電容C的一端連接第一電路節(jié)點NET1，另一端連接第二電路節(jié)點NET2。
[0032]本實施例中的薄膜晶體管均為P溝道薄膜晶體管，電源電壓信號為高電平電壓信號VGH，工作時序圖如圖2所示，其中第一、第二、第三時鐘信號的占空比均為2/3，周期均為T，低電平依次間隔T/3(T/3 = ΤΙ = Τ2 = Τ3 = Τ4……)。其工作過程分為下述多個階段:
[0033]Τ1階段，INPUT輸入低電平信號，CK1也為低電平，CK2和CK3為高電平。這時M1、M4和M7導(dǎo)通，其余薄膜晶體管為截止?fàn)顟B(tài)。Ml導(dǎo)通，OUTPUT為高電平。NET2節(jié)點電壓為低電平VGL，NET1節(jié)點電壓為高電平，此時電容正向充電。
[0034]T2階段