專利名稱：輕摻雜漏極結構的低溫多晶硅薄膜晶體管及其制作方法
技術領域：
本發(fā)明涉及一種低溫多晶硅薄膜晶體管結構及制作方法，特別是涉及一種輕摻雜漏極(Lightly doped drain，簡稱LDD)結構的低溫多晶硅薄膜晶體管及其制作方法。
在此薄膜晶體管的制作工藝中，由于玻璃基板100不能夠耐高溫，因此在低溫的環(huán)境中僅能夠形成非晶硅層115，并不能夠形成品質較佳的多晶硅(Ploy Si)結構。所以，此類薄膜晶體管的電器特性較差。
隨著科技的進步，多晶硅結構可以在低溫環(huán)境之下利用激光熱退火(Laser Annealing)制作工藝來形成。因此，新的薄膜晶體管的制作工藝可大大改善薄膜晶體管的電器特性并可直接形成于玻璃基板上。請參照圖2，其繪示了標準低溫多晶硅薄膜晶體管(Low temperature poly silicon，簡稱LTPS-TFT)示意圖。圖中，在玻璃基板(未繪示)上包括了一個多晶硅層200、N型重摻雜區(qū)(n+region)205、柵極絕緣層(Gate insulator)210、介質層(Interlayer dielectric layer)215、柵極導體220、漏極與源極接線225。在這樣的低溫多晶硅薄膜晶體管結構中，由于兩個N型重摻雜區(qū)205的摻雜濃度較高，且與柵極導體220之間的間距甚小，所以會導致漏極225附近的電場太強，因而產生熱電子效應(hot electron effect)，使得元件穩(wěn)定性受到嚴重的影響。
為了解決上述問題，利用輕摻雜漏極結構的低溫多晶硅薄膜晶體管來改進熱電子效應是現今業(yè)界最普遍的方式。目前輕摻雜漏極結構的低溫多晶硅薄膜晶體管與制作工藝流程圖如圖3A～圖3E與圖4A～圖4C所示，以下所述的結構均形成于玻璃基板(未繪示)上。在圖3A中，利用激光熱退火制作工藝形成多晶硅層(Poly-Si)300，并在其上形成一絕緣層(Gate Insu lator)310，并在絕緣層310上形成柵極導體320，之后利用柵極導體320為罩幕(Mask)實施第一次離子摻雜的程序，并形成N型摻雜區(qū)(n region)305。接著，如圖3B所示，于絕緣層310與柵極導體320上覆蓋一介質層330(dielectric layer)。接著進行蝕刻工藝形成如圖3C所示柵極導體320兩旁的間隙壁(Side Wallor Spacer)結構335。此時，再利用柵極導體320以及間隙壁335為罩幕，實施第二次離子摻雜的程序，即可于多晶硅層300表面形成輕摻雜漏極區(qū)340(LDD)，而原N型摻雜區(qū)也變成N型重摻雜區(qū)305，并且輕摻雜漏極區(qū)340介于兩N型重摻雜區(qū)305的間，并緊貼著N型重摻雜區(qū)，如圖3D所示。最后，再依序形成介質層315(interlayer dielectric layer)與源極、漏極接線325，即可形成如圖3E所示的輕摻雜漏極結構的低溫多晶硅薄膜晶體管。
而在圖4A中，首先，于多晶硅層400上利用光阻(PR)430為罩幕進行第一次離子摻雜的程序，并布植N型摻雜區(qū)405于多晶硅層400表面。接著，如圖4B所示，將光阻430移除，并于多晶硅層400上依序形成一絕緣層410，并在絕緣層410上，于光阻的相同位置處形成一柵極導體420，其中，柵極導體420所占的面積必須較之前的光阻430所覆蓋的面積為小，之后，再實施第二次離子摻雜的程序，因此，輕摻雜漏極440將會于多晶硅層400表面形成，而原N型摻雜區(qū)也變成N型重摻雜區(qū)405。最后，再依序形成介質層415與源極、漏極接線425，即可形成如圖4C所示的輕摻雜漏極結構的低溫多晶硅薄膜晶體管。
在圖3E與圖4C中所示的兩種輕摻雜漏極結構的低溫多晶硅薄膜晶體管，均將輕摻雜漏極形成于多晶硅表面，此為表面式輕摻雜漏極結構(Surface LDDStructure)，摻雜方式可為離子布植(Ion implantation)或離子注入(ionshower)，其摻雜的物質為P、As離子或PHx、AsHx離子，此結構稱為柵極漏極重迭LDD(Gate-Drain Overlapped LDD，簡稱為GO-LD)，其中，離子布植是對于進行摻雜的離子的價電子分布控制較嚴，而離子注入則對于進行摻雜的離子的價電子分布控制較松。因為在漏極摻雜區(qū)中，除了N型重摻雜區(qū)外，在靠近柵極的表面還多了一個輕摻雜漏極，如此一來，可以降低其漏極附近的電場強度，并進而降低熱電子效應的影響。然而，這樣的結構中，漏極附近的電場強度仍稍嫌太大，將會影響到電子在溝道上移動的情形，當電子流經溝道靠近漏極附近時，由于漏極附近電場太強，使得電子能量太高，將會造成兩個效應一、電子釋出的能量打斷柵極絕緣層與多晶硅界面的硅氫鍵，造成表面能階(surface state)增加，使得次閾值(sub-threshold swing)變化；二、電子被散射進柵極絕緣層，形成氧化層俘獲狀態(tài)(oxide trap state)，使得閾值電壓(threshold voltage)改變，導致元件工作不正常。
由于現今對低溫多晶硅液晶顯示器的品質要求越來越高，相對的所需的顯示器尺寸與分辨率也要求越來越高，此外，在顯示器中需要整合進來的電路也越來越多，位移寄存器(shift register)到電平位移器(level shifter)，數字模擬轉換器(簡稱為DAC)到動態(tài)隨機存取存儲器(簡稱為DRAM)，甚至未來將會把運算放大器(簡稱為OP)整合進電路中，如此一來，將使得薄膜晶體管的溝道長度越來越小，溝道上的電場強度相對的也越來越強，而上述的兩項效應對晶體管的影響也會越來越嚴重，如果只利用圖3E與圖4C中的兩種表面式輕摻雜漏極結構的低溫多晶硅薄膜晶體管，將無法改善上述兩項效應對晶體管所造成的影響，也無法滿足未來的需求。
本發(fā)明的目的是這樣實現的一種應用于液晶顯示器上的具埋入式輕摻雜漏極結構的薄膜晶體管結構，包括一半導體層；一絕緣層，覆蓋于該半導體層的一表面；一第一重摻雜區(qū)及一第二重摻雜區(qū)，位于該半導體層內的該表面上且相距一第一長度；一第一輕摻雜漏極區(qū)及一第二輕摻雜漏極區(qū)，位于該半導體層內部并與該表面間存在一間距，且該第一輕摻雜漏極與該第一重摻雜區(qū)相鄰，該第二輕摻雜漏極與該第二重摻雜區(qū)相鄰，而該第一輕摻雜漏極區(qū)及該第二輕摻雜漏極區(qū)之間形成一溝道，且該溝道具有一第二長度，其中該第一長度大于該第二長度；以及一柵極導體，位于該絕緣層上，且覆蓋于該溝道所對應的區(qū)域。
根據上述構想，本發(fā)明具埋入式輕摻雜漏極結構的薄膜晶體管結構進一步包括一介質層，覆蓋于該柵極導體與該絕緣層上；以及一漏極接線與一源極接線，貫穿絕緣層與該介質層分別與該第一重摻雜區(qū)與該第二重摻雜區(qū)接觸。
根據上述構想，本發(fā)明具埋入式輕摻雜漏極結構的薄膜晶體管結構，其中，該半導體層為一多晶硅層。
根據上述構想，本發(fā)明具埋入式輕摻雜漏極結構的薄膜晶體管結構，其中，該第一重摻雜區(qū)以及該第二重摻雜區(qū)分別為一第一N型重摻雜區(qū)以及一第二N型重摻雜區(qū)。
根據上述構想，本發(fā)明具埋入式輕摻雜漏極結構的薄膜晶體管結構，其中，形成該第一輕摻雜漏極區(qū)、該第二輕摻雜漏極區(qū)、該第一重摻雜區(qū)以及該第二重摻雜區(qū)是利用一離子摻雜程序所形成。
根據上述構想，本發(fā)明具埋入式輕摻雜漏極結構的薄膜晶體管結構，其中，該離子摻雜程序為一離子布植程序，且由一P離子、一As離子、一PHx離子與一AsHx離子的中所擇一離子而成。
根據上述構想，本發(fā)明具埋入式輕摻雜漏極結構的薄膜晶體管結構，其中，該離子摻雜程序為一該離子注入程序，且由一P離子、一As離子、一PHx離子與一AsHx離子的中所選擇至少一離子而成。
根據上述構想，本發(fā)明具埋入式輕摻雜漏極結構的薄膜晶體管結構，其中，該第一輕摻雜漏極區(qū)與該第二輕摻雜漏極區(qū)均具有濃度呈漸層分布的一月暈結構。
另一方面，本發(fā)明的目的是這樣實現的一種應用于一液晶顯示器上的具埋入式輕摻雜漏極結構的薄膜晶體管的制作方法，其包括下列步驟提供一半導體結構，其中，該半導體結構具有一半導體層，覆蓋于該半導體層的一表面的一絕緣層，且該絕緣層上具有一柵極導體；進行一第一離子摻雜程序，其中，是以一垂直于該表面的一第一入射方向來將至少一離子摻雜于該半導體層內的該表面；進行一第二離子摻雜程序，其中，是以一第二入射方向來將該至少一離子摻雜于該半導體層內部并與該表面的間相距一第一間距；以及進行一第三離子摻雜程序，其中，是以一第三入射方向來將該至少一離子摻雜于該半導體層內部并與該表面的間相距一第二間距。
根據上述構想，本發(fā)明具埋入式輕摻雜漏極結構的薄膜晶體管的制作方法，其中，該半導體層為一多晶硅層，而該柵極導體周圍具有一側壁結構。
根據上述構想，本發(fā)明具埋入式輕摻雜漏極結構的薄膜晶體管的制作方法，其中，該離子摻雜程序為一離子布植程序，且由一P離子、一As離子、一PHx離子與一AsHx離子的中所擇一離子而成。
根據上述構想，本發(fā)明具埋入式輕摻雜漏極結構的薄膜晶體管的制作方法，其中，該離子摻雜程序為一離子注入程序，且由一P離子、一As離子、一PHx離子與一AsHx離子的中所擇該至少一離子而成。
根據上述構想，本發(fā)明具埋入式輕摻雜漏極結構的薄膜晶體管的制作方法，其中，該第二入射方向與該第三入射方向位于該第一入射方向的二側。
根據上述構想，本發(fā)明具埋入式輕摻雜漏極結構的薄膜晶體管的制作方法，其中，該第二入射方向與該第一入射方向所形成的一角度在大于0度至30度之間。
根據上述構想，本發(fā)明具埋入式輕摻雜漏極結構的薄膜晶體管的制作方法，其中，該第三入射方向與該第一入射方向所形成的一角度在大于0度至30度之間。
再一方面，本發(fā)明的目的還可以是這樣實現的一種應用于一液晶顯示器的具埋入式輕摻雜漏極結構的薄膜晶體管的制作方法，包括下列步驟提供一半導體層；形成一罩幕覆蓋于部分該半導體層的一表面；進行一第一離子摻雜程序，其中，是以一垂直于該表面的一第一入射方向來將至少一離子摻雜于該半導體層內的該表面；移除該罩幕；形成一絕緣層位于該表面上；形成一柵極導體于該絕緣層表面上；進行一第二離子摻雜程序，其中，是以一第二入射方向來將該至少一離子摻雜于該半導體層內部并與該表面的間相距一第一間距；以及進行一第三離子摻雜程序，其中，是以一第三入射方向來將該至少一離子摻雜于該半導體層內部并與該表面的間相距一第二間距。
根據上述構想，本發(fā)明具埋入式輕摻雜漏極結構的薄膜晶體管的制作方法，其中，該半導體層為一多晶硅層。
根據上述構想，本發(fā)明具埋入式輕摻雜漏極結構的薄膜晶體管的制作方法，其中，該離子摻雜程序為一離子布植程序，且由一P離子、一As離子、一PHx離子與一AsHx離子的中所擇一離子而成。
根據上述構想，本發(fā)明具埋入式輕摻雜漏極結構的薄膜晶體管的制作方法，其中，該離子摻雜程序為一離子注入程序，且由一P離子、一As離子、一PHx離子與一AsHx離子的中所擇該至少一離子而成。
根據上述構想，本發(fā)明具埋入式輕摻雜漏極結構的薄膜晶體管的制作方法，其中，該第二入射方向與該第三入射方向位于該第一入射方向的二側。
根據上述構想，本發(fā)明具埋入式輕摻雜漏極結構的薄膜晶體管的制作方法，其中，該第二入射方向與該第一入射方向所形成的一角度在大于0度至30度之間。
根據上述構想，本發(fā)明具埋入式輕摻雜漏極結構的薄膜晶體管的制作方法，其中，該第三入射方向與該第一入射方向所形成的一角度在大于0度至30度之間。
下面，結合具體實施例及其附圖
，對本發(fā)明作進一步詳細說明。
圖8為本發(fā)明第四實施例埋入式輕摻雜漏極結構的低溫多晶硅薄膜晶體管；圖9為本發(fā)明埋入式輕摻雜漏極結構的低溫多晶硅薄膜晶體管電子于溝道上運動的軌跡圖。
如圖5A～5D所示，其為本發(fā)明的第一實施例埋入式輕摻雜漏極結構的低溫多晶硅薄膜晶體管的制作工藝步驟流程圖。而以下所述的結構均形成于玻璃基板(未繪示)上。如圖5A所示，利用激光熱退火制作工藝形成多晶硅層(Poly-Si)500，并在其上形成一柵極絕緣層(Gate Insulator)510，之后在柵極絕緣層510上依序形成一柵極導體520及其兩側的間隙壁535，之后利用柵極導體520及其兩側的間隙壁535結構為罩幕實施第一次離子摻雜的程序，并形成N型摻雜區(qū)(n Region)505。接著，如圖5B所示，再利用柵極導體520以及間隙壁535結構為罩幕，實施第二次離子摻雜程序形成第一輕摻雜漏極542。由圖5B可知，實施第二次離子摻雜程序是將摻雜的離子以一第一入射方向將摻雜的離子摻雜入多晶硅層500。因此，第一輕摻雜漏極542會形成于多晶硅層500內不與表面接觸的埋入式輕摻雜漏極結構。依照本實施例，此第一入射方向與絕緣層510法線呈大于0度小于約30度的夾角。接著，如圖5C所示，再次利用柵極導體520以及間隙壁結構535為罩幕，實施第三次離子摻雜程序形成第二輕摻雜漏極544。由圖5C可知，第三次實施離子摻雜程序是將摻雜的離子以第二入射方向將摻雜的離子摻雜入多晶硅層500。因此，第二輕摻雜漏極544會形成于多晶硅層500內不與表面接觸的埋入式輕摻雜漏極結構。依照本實施例，此第二入射方向與第一入射方向位于與絕緣層510法線的二側，且第二入射方向與絕緣層510法線呈大于0度小于約30度的夾角。在此步驟之后原N型摻雜區(qū)也變成N型重摻雜區(qū)505，并且第一輕摻雜漏極區(qū)542與第二摻雜漏極544介于兩N型重摻雜區(qū)505之間，并緊貼著N型重摻雜區(qū)505。其中，兩N型重摻雜區(qū)505之間的距離大于兩個輕摻雜漏極區(qū)542、544之間的距離，且第一輕摻雜漏極區(qū)542及第二輕摻雜漏極區(qū)544之間即可形成一溝道。如圖5C所示。由于布植時是控制離子的入射方向，因此輕摻雜漏極542、544的位置將不會形成于絕緣層510與多晶硅層500界面，而是形成于絕緣層5 10與多晶硅層500界面下，距離此界面有一段距離。最后，如圖5D所示，再依序形成介質層(Interlayer Dielectric Layer)515與源極、漏極接線525。
在上述實施例中的制作工藝步驟，圖5B與圖5C中的離子摻雜程序中可同時使用兩種以上的布植物質(Doping Material)，例如PH3與AsH3等等。請參照圖6，其為本發(fā)明第二實施例埋入式輕摻雜漏極結構的低溫多晶硅薄膜晶體管。由于P與As離子質量的差異，于相同的入射能量時，輕摻雜漏極642、644將會自動形成如圖6所示的輕摻雜漏極642、644月暈結構，使得輕摻雜漏極642，644濃度具有漸層的效果。
如圖7A～7D所示，其為本發(fā)明的第三實施例埋入式輕摻雜漏極結構的低溫多晶硅薄膜晶體管的制作工藝步驟流程圖。如圖7A所示，首先，利用光阻730為罩幕進行第一次離子摻雜的程序，在多晶硅層700上植入N型摻雜區(qū)(nRegion)705。接著，如圖7B所示，將光阻730移除，并于多晶硅層上依序形成一絕緣層710，并在絕緣層710上，于光阻的相同位置處形成一柵極導體720。接著，利用柵極導體720為罩幕，實施第二次離子摻雜程序形成第一輕摻雜漏極742。由圖7B可知，實施第二次離子摻雜程序是將摻雜的離子以一第一入設方向將摻雜的離子摻雜入多晶硅層700。因此，第一輕摻雜漏極742會形成于多晶硅層700內不與表面接觸的埋入式輕摻雜漏極結構。依照本實施例，此第一入射方向與絕緣層710法線呈大于0度小于約30度的夾角。接著，如圖7C所示，再次利用柵極導體720為罩幕，實施第三次離子摻雜程序形成第二輕摻雜漏極744。由圖7C可知，第三次實施離子摻雜程序是將摻雜的離子以第二入射方向將摻雜的離子摻雜入多晶硅層700。因此，第二輕摻雜漏極744會形成于多晶硅層700內不與表面接觸的埋入式輕摻雜漏極結構。依照本實施例，此第二入射方向與第一入射方向位于與絕緣層710法線的二側，且第二入射方向與絕緣層710法線呈大于0度小于約30度的夾角。在此步驟之后，原N型摻雜區(qū)也變成N型重摻雜區(qū)705，并且第一輕摻雜漏極區(qū)742與第二摻雜漏極744介于兩N型重摻雜區(qū)705之間，并緊貼著N型重摻雜區(qū)705。其中，兩N型重摻雜區(qū)705之間的距離大于兩個輕摻雜漏極區(qū)742、744之間的距離，且第一輕摻雜漏極區(qū)742及第二輕摻雜漏極區(qū)744之間即可形成一溝道。如圖7C所示。由于布植時是控制離子的入射方向，因此輕摻雜漏極742、744的位置將不會形成于絕緣層710與多晶硅層700界面，而是形成于絕緣層710與多晶硅層700界面下，距離此界面有一段距離。最后，如圖7D所示，再依序形成介質層(Interlayer Dielectric Layer)715與源極、漏極接線(Source andDrain Metal)725。
在上述實施例中的制作工藝步驟，圖7B與圖7C中的離子摻雜程序中可同時使用兩種以上的布植物質(Doping Material)，例如PH3與AsH3等等。請參照圖8，其為本發(fā)明第四實施例埋入式輕摻雜漏極結構的低溫多晶硅薄膜晶體管。由于P與As離子質量的差異，于相同的入射能量時，輕摻雜漏極842、844將會自動形成如圖8所示的輕摻雜漏極842、844月暈結構，使得輕摻雜漏極842，844濃度具有漸層的效果。
而此四個實施例最后都將會形成類似圖9所示的結構，由于在布植時，于垂直角度兩側分別做兩次不同入射角度的離子摻雜，且利用較高能量，而使輕摻雜漏極942、944結構遠離多晶硅層900與柵極絕緣層910界面，而摻雜的方式可為離子布植(ion implantation)或離子注入(ion shower)，其摻雜的物質為P、As離子或PHx、AsHx離子，也可使用兩種布植物質來做輕摻雜漏極布植。圖9所示的結構最大的特色在于其輕摻雜漏極漏極942、944的位置將不會形成于絕緣層910與多晶硅層900界面，而是形成于界面之下，距離此界面有一段距離，成為埋入式輕摻雜漏極結構(Buried-LDD)的低溫多晶硅薄膜晶體管。如圖所示，當電子在靠近漏極時，電子所移動的路徑將會遠離多晶硅層900與絕緣層910的界面，因而熱電子不易進入界面并打斷硅氫鍵來造成次閾值(sub-threshold swing)的改變，也不易散射至絕緣層910而造成臨界電壓(Threshold Voltage)的不穩(wěn)定。因此，此發(fā)明將會大大的改善低溫多晶硅薄膜晶體管的穩(wěn)定性，并滿足未來產品的需求。
而上述各較佳實施例中的柵極導體(厚度約200nm)可使用濺鍍方式形成，其選自鉻、鉬化鎢、鉭、鋁或銅等材質中之一來完成。其中非晶硅層(厚度約100nm)于使用激光退火結晶制作工藝來形成多晶硅前之前，需先使用高溫爐于400度退火去氫30分鐘，且激光結晶制作工藝的能量需在300mJ/cm2之下條件下進行100次射擊(shots)。至于柵極絕緣層(厚度約100nm)是用等離子體化學氣相沉積法(PECVD)形成，通常是以氧化硅所完成。因此本發(fā)明可由熟悉此技術的人員任施匠思而進行各種修飾，但其均不脫離權利要求所希望保護的范圍。以上所述僅為本發(fā)明的較佳實施例而已，并非用以限定本發(fā)明的保護范圍，凡其它未脫離本發(fā)明所揭示的精神下所完成的等效改變或修飾，均應包含在權利要求的保護范圍內。
權利要求
1.一種應用于一液晶顯示器的具埋入式輕摻雜漏極結構的薄膜晶體管結構，其特征在于，包括一半導體層；一絕緣層，覆蓋于該半導體層的一表面；一第一重摻雜區(qū)及一第二重摻雜區(qū)，位于該半導體層內的該表面上且相距一第一長度；一第一輕摻雜漏極區(qū)及一第二輕摻雜漏極區(qū)，位于該半導體層內部并與該表面間存在一間距，且該第一輕摻雜漏極與該第一重摻雜區(qū)相鄰，該第二輕摻雜漏極與該第二重摻雜區(qū)相鄰，而該第一輕摻雜漏極區(qū)及該第二輕摻雜漏極區(qū)之間形成一溝道，且該溝道具有一第二長度，其中該第一長度大于該第二長度；以及一柵極導體，位于該絕緣層上，且覆蓋于該溝道所對應的區(qū)域。
2.如權利要求1所述的具埋入式輕摻雜漏極結構的薄膜晶體管結構，其特征在于，進一步包括一介質層，覆蓋于該柵極導體與該絕緣層上；以及一漏極接線與一源極接線，貫穿絕緣層與該介質層分別與該第一重摻雜區(qū)與該第二重摻雜區(qū)接觸。
3.如權利要求1所述的具埋入式輕摻雜漏極結構的薄膜晶體管結構，其特征在于，該半導體層為一多晶硅層，該第一重摻雜區(qū)以及該第二重摻雜區(qū)分別為一第一N型重摻雜區(qū)以及一第二N型重摻雜區(qū)。
4.如權利要求1所述的具埋入式輕摻雜漏極結構的薄膜晶體管結構，其特征在于，該第一輕摻雜漏極區(qū)與該第二輕摻雜漏極區(qū)均具有濃度呈漸層分布的一月暈結構。
5.一種應用于一液晶顯示器上的具埋入式輕摻雜漏極結構的薄膜晶體管的制作方法，其特征在于，包括下列步驟提供一半導體結構，其中，該半導體結構具有一半導體層，覆蓋于該半導體層的一表面的一絕緣層，且該絕緣層上具有一柵極導體；進行一第一離子摻雜程序，其中，是以一垂直于該表面的一第一入射方向來將至少一離子摻雜于該半導體層內的該表面；進行一第二離子摻雜程序，其中，是以一第二入射方向來將該至少一離子摻雜于該半導體層內部并與該表面之間相距一第一間距；以及進行一第三離子摻雜程序，其中，是以一第三入射方向來將該至少一離子摻雜于該半導體層內部并與該表面之間相距一第二間距。
6.如權利要求5所述的具埋入式輕摻雜漏極結構的薄膜晶體管的制作方法，其特征在于，該半導體層為一多晶硅層，而該柵極導體周圍具有一側壁結構。
7.如權利要求5所述的具埋入式輕摻雜漏極結構的薄膜晶體管的制作方法，其特征在于，該第二入射方向與該第三入射方向位于該第一入射方向的二側，該第二入射方向與該第一入射方向所形成的一角度在大于0度至30度之間，而該第三入射方向與該第一入射方向所形成的一角度在大于0度至30度之間。
8.一種應用于一液晶顯示器的具埋入式輕摻雜漏極結構的薄膜晶體管的制作方法，其特征在于，包括下列步驟提供一半導體層；形成一罩幕覆蓋于部分該半導體層的一表面；進行一第一離子摻雜程序，其中，是以一垂直于該表面的一第一入射方向來將至少一離子摻雜于該半導體層內的該表面；移除該罩幕；形成一絕緣層位于該表面上；形成一柵極導體于該絕緣層表面上；進行一第二離子摻雜程序，其中，是以一第二入射方向來將該至少一離子摻雜于該半導體層內部并與該表面之間相距一第一間距；以及進行一第三離子摻雜程序，其中，是以一第三入射方向來將該至少一離子摻雜于該半導體層內部并與該表面之間相距一第二間距。
9.如權利要求8所述的具埋入式輕摻雜漏極結構的薄膜晶體管的制作方法，其特征在于，該半導體層為一多晶硅層。
10.如權利要求8所述的具埋入式輕摻雜漏極結構的薄膜晶體管的制作方法，其特征在于，該第二入射方向與該第三入射方向位于該第一入射方向的二側，該第二入射方向與該第一入射方向所形成的一角度在大于0度至30度之間，而該第三入射方向與該第一入射方向所形成的一角度在大于0度至30度之間。
全文摘要
本發(fā)明公開了一種輕摻雜漏極(Lightly dopeddrain)結構的低溫多晶硅薄膜晶體管及其制造方法。本發(fā)明以埋入式輕摻雜漏極結構的低溫多晶硅薄膜晶體管來取代公知的表面式輕摻雜漏極結構的低溫多晶硅薄膜晶體管。本發(fā)明在制作輕摻雜漏極的離子摻雜程序時,分別以一第一入射方向以及一第二入射方向來植入離子,進而完成埋入式輕摻雜漏極的制作。運用本發(fā)明,可有效地降低公知低溫多晶硅薄膜晶體管的熱電子效應,使得低溫多晶硅薄膜晶體管在工作時的穩(wěn)定性能夠有明顯的改善。
文檔編號G02F1/136GK1388590SQ0212308
公開日2003年1月1日 申請日期2002年6月13日 優(yōu)先權日2002年6月13日
發(fā)明者石安 申請人:統(tǒng)寶光電股份有限公司