專利名稱：形成半導體集成電路布局結(jié)構(gòu)的方法、布局結(jié)構(gòu)及光掩模的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在計算機上進行半導體集成電路布局的方法，使用布局方法進行設計的半導體集成電路布局結(jié)構(gòu)，以及用于制造具有布局結(jié)構(gòu)的半導體集成電路的光掩模。
背景技術(shù)：
為了設計半導體集成電路的布局，標準胞元(cell)方法正隨著CAD(計算機輔助設計)工具的進步而逐漸盛行。根據(jù)標準胞元方法，設計了多種類型的標準胞元，它們具有電路圖，用于實現(xiàn)基本的邏輯功能，諸如門電路和觸發(fā)器等，并且標準胞元的運算事先經(jīng)過了校驗。這樣設計和經(jīng)過校驗的標準胞元被登記入庫。用戶從庫中選擇標準胞元，以實現(xiàn)期望的邏輯功能，并且在CAD工具上分布這些胞元，以便能夠通過布線將它們相互連接起來，從而設計出了具有期望的邏輯功能的半導體集成電路。
利用現(xiàn)有的技術(shù)，一般可以形成多個標準胞元行，每一行是由多個標準胞元形成的。然后，分布的多個標準胞元行之間留有布線溝道，從而形成了二維矩陣的標準胞元(下面稱之為“標準胞元陣列”)。不過，最近實現(xiàn)的例如五層或更多層的多級互連，在不形成布線溝道的情況下就能夠?qū)崿F(xiàn)標準胞元的互連。這樣，“無溝道”類型胞元陣列逐漸盛行，其中的標準胞元呈行列形式的二維分布，不存在布線溝道(例如，參見專利文獻1)。
下面將其中分布有多個標準胞元以形成標準胞元行的方向稱為水平方向。在同一平面上與水平方向垂直的方向，也就是其中分布有多個標準胞元行以形成標準胞元陣列的方向，被稱為“垂直方向”。近而，在水平方向上的標準胞元維度被稱為“寬度”，并且在垂直方向上的標準胞元維度被稱為“高度”。
在專利文獻1中公開的形成無溝道類型標準胞元陣列的標準胞元具有相同的高度，或共同高度，以及根據(jù)功能的不同具有不同的寬度。根據(jù)專利文獻1，標準胞元的分布沿著多條平行線，從而形成了具有相同“寬度H”(在這一應用示例中對應于“高度”)的多個標準胞元行。通過共享電源布線和接地布線，相鄰的標準胞元行之間的空間被去除。這樣，就形成了無溝道類型標準胞元陣列。
另一方面，隨著用于制造半導體集成電路的精細構(gòu)圖的快速進步，處理裕度正變得越來越小。特別是，盡管在以均一密度有相同尺寸構(gòu)圖的區(qū)域中可以相對容易地進行處理時，在以較低的均一性分布有構(gòu)圖的區(qū)域中以足夠的精確度來進行處理非常難。
例如，標準胞元陣列中的部分以較高的密度包括有標準胞元的器件構(gòu)圖，例如，門電路層構(gòu)圖。因此，構(gòu)圖在該區(qū)域中以高均一性分布著。不過，與構(gòu)圖在標準胞元陣列內(nèi)部區(qū)域的分布相比，構(gòu)圖在標準胞元陣列外部區(qū)域的分布密度要低得多。因此，很難以足夠的精確度對標準胞元陣列的最外部分進行器件構(gòu)圖處理。
現(xiàn)在，我們來考慮通過具有掩模構(gòu)圖的掩模層來將暴光光照射到具有陽性光阻材料層的半導體襯底上的情況。在理想的情況下，暴光光根本不照射在掩模構(gòu)圖所投射的區(qū)域上。因此，這些區(qū)域上的抗蝕層沒有被暴光。
不過在實際中，由于暴光光穿過掩模構(gòu)圖之間的空間進行散射，暴光光的部分甚至進入到投射有掩模構(gòu)圖的半導體襯底上的區(qū)域上。結(jié)果，在該區(qū)域中沒有被暴光的抗蝕材料被部分暴光了。隨著構(gòu)圖尺寸的減小，對抗蝕層的這種非想要的暴光成為嚴重的問題。
甚至在這種情形下，可以以足夠的精確度來處理其構(gòu)圖密度具有高度均一性的區(qū)域，例如在標準胞元陣列內(nèi)部的區(qū)域。也就是說，對其構(gòu)圖密度具有高度均一性的區(qū)域，可以通過考慮抗蝕構(gòu)圖由于散射光而發(fā)生變形來有效地進行掩模構(gòu)圖校正，或者有效地進行光學近似校正(OPC)。另外，暴光條件的優(yōu)化對于具有較高的構(gòu)圖密度均勻性的區(qū)域來說也是有效的。
不過，在標準胞元陣列的最外部，由于暴光光穿過標準胞元陣列外部區(qū)域的散射，產(chǎn)生了更大量的非想要的暴光，并且具有較低的構(gòu)圖密度。結(jié)果，與標準胞元陣列內(nèi)部相比，在標準胞元陣列的最外部發(fā)生了抗蝕構(gòu)圖的更大變形。
甚至在這種區(qū)域中，可以更廣泛地校正對應于大的抗蝕構(gòu)圖變形的掩模構(gòu)圖。不過，這種廣泛的校正導致所謂的處理裕度的減少。也就是說，它導致了一個問題，即由于在暴光區(qū)域上暴光光強度發(fā)生偏移、焦點發(fā)生偏移，如此等等，抗蝕構(gòu)圖很容易遭受明顯的維度偏移。結(jié)果，與在標準胞元陣列的內(nèi)部相比，在標準胞元陣列的最外部以明顯較低的精確度形成了抗蝕構(gòu)圖。
為了提高半導體集成電路表面的平坦度，已知有一種技術(shù)，其中“偽”構(gòu)圖分布于具有較小構(gòu)圖密度的區(qū)域中，也就是在沒有器件構(gòu)圖的區(qū)域中(參見專利文獻2)。偽構(gòu)圖沒有為半導體集成電路提供任何邏輯功能。
使用專利文獻2中所公開的技術(shù)，在CAD工具上創(chuàng)建了兩套獨立的數(shù)據(jù)。在第一套數(shù)據(jù)中，偽構(gòu)圖胞元分布于準備在其上形成半導體集成電路器件結(jié)構(gòu)的整個芯片面積上，其中每一個偽構(gòu)圖胞元具有偽構(gòu)圖。在第二套數(shù)據(jù)中，諸如活性區(qū)域構(gòu)圖、阱構(gòu)圖、門電路構(gòu)圖等用于實現(xiàn)半導體集成電路的邏輯功能的器件構(gòu)圖，分布于同一芯片區(qū)域上。接著，通過邏輯合成添加了芯片區(qū)域的這兩套數(shù)據(jù)，從而創(chuàng)建了其中分布有器件構(gòu)圖和偽胞元的芯片區(qū)域的數(shù)據(jù)。
注意，在邏輯合成中，刪除了與器件構(gòu)圖相重疊的偽胞元。一般地，在芯片區(qū)域上經(jīng)過這種設計，使得偽胞元的分布能夠包圍器件構(gòu)圖。
日本未審專利申請公開2002-313937[專利文獻2]日本未審專利申請公開2002-9161發(fā)明內(nèi)容[本發(fā)明要解決的問題]不過，在日本未審專利申請公開2002-9161所公開的技術(shù)中，需要在偽構(gòu)圖和器件構(gòu)圖之間保持一個裕度，以確保它們之間的電氣絕緣和解決掩模校準中的錯誤。因此，在比通過一定的裕度分布有器件構(gòu)圖的區(qū)域更大的區(qū)域上選取了偽胞元。這一過程導致在器件構(gòu)圖和偽胞元之間存在隙縫。
進而，在偽胞元的布局和器件構(gòu)圖的布局之間沒有關(guān)系。也就是說，在CAD工具中所使用的其中放置有偽胞元的網(wǎng)格間距和其中放置有器件構(gòu)圖的網(wǎng)格間距之間沒有任何關(guān)系。因此，對于每一個器件構(gòu)圖而言，在疊加之后所剩的器件構(gòu)圖和偽胞元之間的隙縫大小各不相同。
因此，甚至將日本未審專利申請公開2002-9161中所公開的偽構(gòu)圖分布技術(shù)應用于日本未審專利申請公開2002-313937中所公開的標準胞元陣列，在分布于標準胞元陣列最外部的標準胞元和偽胞元之間形成的隙縫也具有可變的大小。
在這種布局中，與沒有偽構(gòu)圖的布局相比，盡管構(gòu)圖密度的均一性得到提高，但是這種均一性對于高級精細構(gòu)圖技術(shù)來說仍是不夠的。因此，現(xiàn)有技術(shù)的結(jié)合在進行高精確度處理以便將來進一步改進高級精細構(gòu)圖技術(shù)這一方面存在困難。
進而，在日本未審專利申請公開2002-9161中所公開的技術(shù)中，進行邏輯合成需要大量的計算。因此，進行布局設計需要非常長的時間。
本發(fā)明的提出是為了解決上述問題。本發(fā)明的一個目標是提出一種布局方法，或者一種在計算機系統(tǒng)上形成半導體集成電路的布局結(jié)構(gòu)的方法，這種方法抑制了精細構(gòu)圖大小的偏移。本發(fā)明的另一個目標是提出一種使用布局方法來設計的半導體集成電路的布局結(jié)構(gòu)，以及用于制造具有這種布局結(jié)構(gòu)的半導體集成電路的光掩模。
本發(fā)明的進一步目標是提出一種布局方法，用于在短時間內(nèi)設計半導體集成電路的布局結(jié)構(gòu)，而不需要進行邏輯合成或只需要最低限度的邏輯合成。
為了解決上述問題，根據(jù)本發(fā)明的示例性實施例的半導體集成電路的形成布局結(jié)構(gòu)的方法包括在庫中準備具有各個邏輯功能的第一多種類型的標準胞元，第一臨近偽胞元，以及第二臨近偽胞元。
第一多種類型的標準胞元的每一個包括分布于具有上側(cè)、下側(cè)、左側(cè)和右側(cè)的標準胞元框架中的多層中的標準胞元構(gòu)圖。第一多種類型的標準胞元具有由標準胞元框架的上側(cè)和下側(cè)之間的距離所定義的共同高度。在具有上側(cè)、下側(cè)、左側(cè)和右側(cè)的第一臨近偽胞元框架中分布的多層的至少一層中，第一臨近偽胞元包括第一臨近偽構(gòu)圖，它無助于半導體集成電路的邏輯功能。第一臨近偽胞元具有由第一臨近偽胞元框架的上側(cè)和下側(cè)之間的距離所定義的高度，該高度為標準胞元的共同高度的k1倍，其中k1為不小于1的整數(shù)。在具有上側(cè)、下側(cè)、左側(cè)和右側(cè)的第二臨近偽胞元框架中分布的多層的至少一層中，第二臨近偽胞元包括第二臨近偽構(gòu)圖，它無助于半導體集成電路的邏輯功能。
布局方法還包括從第一多種類型的標準胞元中選擇實現(xiàn)半導體集成電路的邏輯功能所需的第二多種類型的標準胞元；通過以行列方式分布第二多種類型的標準胞元的每一種中的一個或多個，來形成無溝道類型的標準胞元陣列，標準胞元陣列的外圍具有垂直側(cè)和水平側(cè)，其中形成的每一個側(cè)與在標準胞元陣列的最外部中分布的標準胞元的框架的各個側(cè)相連。
布局方法進一步包括通過沿著標準胞元陣列的至少一些垂直側(cè)的每一個來分布多個第一臨近偽胞元來形成第一臨近偽條帶，以便多個第一臨近偽胞元的框架的上側(cè)和下側(cè)相互接觸，并且以便第一多個臨近偽胞元的每一個的框架的左側(cè)和右側(cè)之一與標準胞元陣列的垂直側(cè)的相應部分相接觸；通過沿著標準胞元陣列的至少一些水平側(cè)的每一個來分布多個第二臨近偽胞元來形成第二臨近偽條帶，以便多個第二臨近偽胞元的每一個的框架的上側(cè)和下側(cè)之一與標準胞元陣列的水平側(cè)的相應部分相接觸。
這里使用的名詞“臨近偽構(gòu)圖”表示構(gòu)圖，它形成于其中分布有標準胞元構(gòu)圖的多層的一個或多個中，并且無助于半導體集成電路的邏輯功能。臨近偽構(gòu)圖是在使用用于在同一層中形成標準胞元構(gòu)圖的同一光掩模的半導體襯底上形成的。
名詞“無溝道類型標準胞元陣列”表示在垂直方向上緊密分布著多個標準胞元行并且沒有在行間形成溝道區(qū)域的標準胞元陣列。
在有些情況下，無溝道類型標準胞元陣列是僅由第二多種類型的標準胞元形成的，這種陣列是以行列形式二維分布的，行列之間沒有空間。在這種情況下，每一個標準胞元行僅是由標準胞元形成的，它們分布于水平方向上，行間沒有形成空間。
另一方面，在有些情況下，至少有些標準胞元行是由一個或多個輔助胞元以及多種類型的標準胞元形成的。輔助胞元填充沒有標準胞元分布的空間，并且調(diào)整標準胞元行的長度。在這種情況下，形成的無溝道類型標準胞元陣列不僅帶有多種類型的標準胞元，而且?guī)в幸粋€或多個類型的輔助胞元，該陣列是以行列方式二維分布的。
因此，當在形成的標準胞元陣列的水平側(cè)中有標準胞元的框架的上側(cè)或下側(cè)分布于標準胞元陣列的最外部中時，水平側(cè)不總是形成得與標準胞元的框架的上側(cè)或下側(cè)相連。標準胞元陣列的水平側(cè)也可以形成得與輔助胞元的上側(cè)或者下側(cè)以及標準胞元的框架的各側(cè)相連。
同樣，當在形成的標準胞元陣列的垂直側(cè)中有標準胞元的框架的左側(cè)或右側(cè)時，垂直側(cè)不總是形成得與標準胞元的框架的左側(cè)或右側(cè)相連。標準胞元陣列垂直側(cè)也可以形成得與輔助胞元的左側(cè)或者右側(cè)以及標準胞元的框架的各側(cè)相連。
輔助胞元的示例包括用于連接標準胞元的電源布線構(gòu)圖的胞元，用于增加電源布線之間的電容量的胞元，等等。
在根據(jù)本發(fā)明的示例性實施例的半導體集成電路的形成布局結(jié)構(gòu)的方法中，第一臨近偽條帶和第二臨近偽條帶是通過沿著標準胞元陣列的垂直側(cè)和水平側(cè)來分布多個第一臨近偽胞元和多個第二臨近偽胞元而形成的，以便每一個臨近偽胞元的框架的各側(cè)之一與標準胞元陣列的側(cè)的相應部分相接觸。臨近偽胞元的這種分布可以通過使用CAD工具的自動放置/路由功能來執(zhí)行，該工具還可以用于分布標準胞元。也就是說，該布局方法不需要邏輯合成，從而減少了用于設計布局結(jié)構(gòu)的時間。
沿著標準胞元陣列的垂直側(cè)進行分布的第一臨近偽胞元，在優(yōu)選情況下的高度為標準胞元的共同高度的k1倍，其中k1為不小于1的整數(shù)。實際上，第一臨近偽胞元的高度在進一步的優(yōu)選情況下應該等于標準胞元的共同高度。在這種情況下，CAD工具的自動放置/路由功能可以很容易地將多個第一臨近偽胞元沿著標準胞元陣列的垂直側(cè)進行分布，以便多個第一臨近偽胞元的框架的上側(cè)和下側(cè)相互接觸。
近而，由于臨近偽胞元的分布使得每一個臨近偽胞元的框架的各側(cè)之一與標準胞元陣列各側(cè)的相應部分相接觸，因此臨近偽胞元沿著標準胞元陣列各側(cè)分布，其間沒有形成隙縫。因此，臨近偽構(gòu)圖可以以通常不變的位置關(guān)系分布在標準胞元陣列的最外部的標準胞元構(gòu)圖附近，該關(guān)系類似于在標準胞元陣列內(nèi)部的臨近標準胞元的構(gòu)圖之間的關(guān)系。
結(jié)果，可以增加在標準胞元陣列最外部的構(gòu)圖密度，使其與標準胞元陣列內(nèi)部中的密度相同。因此，在標準胞元陣列的整個部分上可以提高構(gòu)圖密度的均一性。進而，還可以改善下面將要講述的構(gòu)圖規(guī)則性。這樣，根據(jù)本發(fā)明的示例性實施例，在半導體襯底上形成通過布局方法而設計的半導體集成電路的布局結(jié)構(gòu)時，第一和第二臨近偽條帶通過散射暴光光來保持對標準胞元陣列的整個部分的影響基本不變。結(jié)果，改善了處理精確度，并且減少了構(gòu)圖尺寸的偏移。
為了改善標準胞元陣列的整個部分上的構(gòu)圖密度的均一性，優(yōu)選情況下沿著標準胞元陣列的各側(cè)的整個長度來分布臨近偽胞元和形成臨近偽條帶。特別的，優(yōu)選在沿著其延伸標準胞元陣列的整個高度或者寬度的各側(cè)的整個長度上分布臨近偽胞元。更優(yōu)選的，沿著標準胞元陣列的所有側(cè)來分布臨近偽胞元和形成臨近偽條帶。也就是說，更優(yōu)選的沿著標準胞元陣列的所有側(cè)的整個長度來形成臨近偽條帶，從而臨近偽條帶圍繞標準胞元陣列的整個外周。
例如，當標準胞元陣列形成為矩形時，使得垂直側(cè)延伸標準胞元陣列的整個高度，而水平側(cè)延伸標準胞元陣列的整個寬度，優(yōu)選的沿著標準胞元陣列的垂直側(cè)和水平側(cè)的整個長度分布臨近為胞元。不過，在實際的半導體集成電路中，標準胞元陣列可以與其他組件結(jié)合起來分布。標準胞元陣列的一些側(cè)或一些側(cè)的一些部分可面對著其他組件的構(gòu)圖。在這種情況下可以實現(xiàn)本發(fā)明的目標，甚至沒有沿著標準胞元陣列所有側(cè)的整個長度來形成臨近偽條帶。
標準胞元包括多個層中的標準胞元構(gòu)圖。另一方面，不需要在分布有標準胞元構(gòu)圖的所有各層中來分布臨近偽胞元的臨近偽構(gòu)圖。在一個或多個需要高精確度處理的層中來分布臨近偽構(gòu)圖是充分的。實際上，臨近偽構(gòu)圖在優(yōu)選情況下至少分布于門電路層中。
準備的臨近偽胞元應該包括具有合適形狀和大小的臨近偽構(gòu)圖，以改善構(gòu)圖密度的均一性，并且在優(yōu)選情況下，當沿著標準胞元陣列的側(cè)來分布多個臨近偽胞元時，還可以改善構(gòu)圖的規(guī)則性。一般地，為了實現(xiàn)這一目標，可使制作的臨近偽構(gòu)圖類似于位于同一層中的標準胞元的構(gòu)圖。
對于門電路層，例如，在許多情況下，標準胞元具有一個或多個在垂直方向上延伸的線型構(gòu)圖。因此，臨近偽胞元在優(yōu)選情況下包括一個或多個在垂直方向上延伸的線型構(gòu)圖。在優(yōu)選情況下，形成的臨近偽構(gòu)圖在垂直方向上的尺寸一般與標準胞元構(gòu)圖的尺寸相同，或者在垂直方向上的尺寸根據(jù)布局設計規(guī)則要盡可能得大。這種臨近偽構(gòu)圖的形成有效地改善了構(gòu)圖密度的均一性和構(gòu)圖的規(guī)則性。
注意，本領(lǐng)域公知，根據(jù)布局設計規(guī)則，構(gòu)圖應該分布于半導體集成電路的布局結(jié)構(gòu)中，以便能夠保證構(gòu)圖的連續(xù)性和相鄰構(gòu)圖間的電氣絕緣等。布局設計規(guī)則是由用于制造半導體集成電路的處理技術(shù)來決定的。在這種情況下，垂直方向中的臨近偽構(gòu)圖的尺寸受到布局設計規(guī)則的限制，以便在另一臨近偽胞元中或在垂直方向上緊鄰分布的標準胞元中保證構(gòu)圖之間的電氣絕緣。
另一方面，門電路層中形成的臨近偽構(gòu)圖在水平方向上的寬度或尺寸在優(yōu)選情況下要比標準胞元構(gòu)圖的寬度或尺寸大。
一般地，標準胞元的門電路構(gòu)圖的寬度接近于用于制造半導體集成電路的光刻技術(shù)所能允許的最小寬度。一般地，對掩模構(gòu)圖執(zhí)行光學臨近校正(OPC)以形成這種精細構(gòu)圖，以便校正在將掩模構(gòu)圖轉(zhuǎn)移到半導體襯底上時發(fā)生的構(gòu)圖變形。也就是說，在將CAD工具上的布局數(shù)據(jù)轉(zhuǎn)換成掩模構(gòu)圖數(shù)據(jù)時，CAD工具檢測尺寸小于臨界尺寸的部分，對這些部分需要進行OPC處理，并且執(zhí)行數(shù)據(jù)處理以根據(jù)一定的OPC規(guī)則來校正檢測到的部分。這一處理需要大量的計算和時間。進而，該處理增加了掩模數(shù)據(jù)大小，并且增加了用于制造掩模的時間和成本。
如果臨近偽構(gòu)圖在一般情況下具有與標準胞元構(gòu)圖相同的寬度，則也對臨近偽構(gòu)圖執(zhí)行OPC處理。這樣，生成掩模構(gòu)圖數(shù)據(jù)的時間增加了，并且掩模數(shù)據(jù)尺寸也增加了。因此，在優(yōu)選情況下制造的臨近偽構(gòu)圖的寬度大于標準胞元構(gòu)圖的寬度，或者不小于臨界尺寸，以便不對臨近偽構(gòu)圖執(zhí)行OPC處理。因此，減少了掩模數(shù)據(jù)大小，并且減少了制造掩模的成本和時間。
不過另一方面，如果臨近偽構(gòu)圖的寬度做得太大，也就是遠遠大于標準胞元構(gòu)圖的寬度，則改善構(gòu)圖規(guī)則性的效果就會減弱。因此，臨近偽構(gòu)圖的寬度在優(yōu)選情況下應該盡可能得小，只要不小于用于OPC處理的臨界尺寸。具體地說，優(yōu)選情況下寬度約為暴光光波長的兩倍長或更小。另外，更為優(yōu)選的情況下，寬度約為暴光光波長長或更小。
在根據(jù)本發(fā)明的示例性實施例的半導體集成電路的形成布局結(jié)構(gòu)的方法中，標準胞元構(gòu)圖包括分布于標準胞元框架內(nèi)部的內(nèi)部部分和分布于標準胞元框架外部的外部部分；并且執(zhí)行所述形成標準胞元陣列，以便分布于標準胞元陣列中的每一個標準胞元中的標準胞元構(gòu)圖的外部部分與分布于標準胞元陣列中的鄰近標準胞元中的標準胞元構(gòu)圖的內(nèi)部部分合并。
對于標準胞元，為各層中的構(gòu)圖布局設定了規(guī)則，以便可以通過以行列形式分布多個標準胞元來形成無溝道類型標準胞元陣列，以便在標準胞元陣列之間沒有隙縫形成，或者以便制作的標準胞元的框架的垂直側(cè)和水平側(cè)能夠相互接觸。例如，當以相互挨著的行列形式來分布標準胞元，根據(jù)布局規(guī)則分布于標準胞元中的N阱和P阱構(gòu)圖在二者之間交界處合并。
優(yōu)選情況下對臨近偽胞元也使用相同的布局規(guī)則或共同的布局規(guī)則。結(jié)果，CAD工具的自動放置/路由功能可以很容易地分布臨近偽胞元，以便臨近偽胞元的側(cè)與標準胞元陣列的相應側(cè)相接觸。
也就是說，在根據(jù)本發(fā)明的示例性實施例的形成布局結(jié)構(gòu)的方法中，優(yōu)選情況下，庫中所準備的每一個標準胞元包括在垂直方向上分布的N阱層中的N阱構(gòu)圖和P阱層中的P阱構(gòu)圖；第一臨近偽胞元包括位于N阱層中的第一偽N阱構(gòu)圖和位于P阱層中的第一偽P阱構(gòu)圖；第二臨近偽胞元包括位于N阱層中的第二偽N阱構(gòu)圖和位于P阱層中的第二偽P阱構(gòu)圖的至少一個。
形成的第一臨近偽條帶使得在分布于標準胞元陣列的最外部分中的標準胞元的一個中，位于多個第一臨近偽胞元的每一個中的第一偽N阱構(gòu)圖和第一偽P阱構(gòu)圖分別與N阱構(gòu)圖和P阱構(gòu)圖合并；并且形成的第二臨近偽條帶使得在多個第二臨近偽胞元的每一個中的第二偽N阱構(gòu)圖和第二偽P阱構(gòu)圖中有一個與分布于標準胞元陣列的最外部分中的一個或多個標準胞元的N阱構(gòu)圖和P阱構(gòu)圖中的一個合并。
另外還為標準胞元，為布線層中的電源布線構(gòu)圖、位于電源布線構(gòu)圖下的活性區(qū)域構(gòu)圖、位于接觸層中用于連接電源布線構(gòu)圖和活性區(qū)域構(gòu)圖的接觸構(gòu)圖等等，設定了布局規(guī)則，以便這些構(gòu)圖在鄰近的標準胞元之間的交界處相互合并。將同一布局規(guī)則應用于臨近偽胞元使臨近偽胞元能夠被容易地沿著標準胞元陣列各側(cè)進行分布，以便每一個臨近偽胞元的框架的各側(cè)之一與標準胞元陣列側(cè)的相應部分相接觸。
也就是說，在根據(jù)本發(fā)明的示例性實施例的半導體集成電路的形成布局結(jié)構(gòu)的方法中，庫中所準備的每一個標準胞元包括在布線層中分別沿著標準胞元框架的上側(cè)和下側(cè)延伸并且在水平方向上穿過標準胞元框架的一對電源布線構(gòu)圖；以及第二臨近偽胞元包括位于布線層中的偽電源布線構(gòu)圖。執(zhí)行所述形成第二臨近偽條帶，使得在分布于與分布在標準胞元陣列的最外部分的標準胞元之一相鄰的多個第二臨近偽胞元的每一個中的偽電源布線構(gòu)圖與該標準胞元之一中的該對電源布線構(gòu)圖中的一個合并。另外，在根據(jù)本發(fā)明的示例性實施例的半導體集成電路的形成布局結(jié)構(gòu)的方法中，優(yōu)選情況下，庫中所準備的每一個標準胞元包括在位于各個電源布線構(gòu)圖下面的活性層中的一對活性區(qū)域構(gòu)圖，以及將活性區(qū)域構(gòu)圖和各個電源布線構(gòu)圖連接起來的接觸層中的接觸構(gòu)圖，接觸構(gòu)圖沿著標準胞元框架的上側(cè)和下側(cè)分布；第二臨近偽胞元包括位于接觸層中的偽接觸構(gòu)圖。執(zhí)行所述形成第二臨近偽條帶，使得在分布于與分布在標準胞元陣列的最外部分的一個或者多個標準胞元相鄰的多個第二臨近偽胞元的每一個中的接觸構(gòu)圖與該一個或者多個標準胞元的接觸構(gòu)圖合并。
注意到，當標準胞元陣列的側(cè)(沿著該側(cè)分布多個臨近偽胞元)形成得僅與標準胞元的側(cè)相連時，沿著標準胞元陣列的側(cè)分布的所有臨近偽胞元成為與相應的標準胞元相鄰。然而，當標準胞元陣列的側(cè)形成得與標準胞元的側(cè)以及一個或者多個輔助胞元的各側(cè)相連時，一個或者一些臨近偽胞元相鄰于輔助胞元而不相鄰于標準胞元。
不用說，不與標準胞元相鄰分布的這些臨近偽胞元的偽構(gòu)圖不與標準胞元中的相應構(gòu)圖合并。也就是，緊緊與分布在標準胞元陣列的最外部分中的標準胞元的一個相鄰分布的臨近偽胞元的每一個中的偽構(gòu)圖與一個或者多個標準胞元中的相應構(gòu)圖合并。
然而，通常的，共同布局規(guī)則應用于輔助胞元，并且相鄰于輔助胞元的這些臨近偽胞元中的偽構(gòu)圖與輔助胞元中的相應構(gòu)圖合并。另外在優(yōu)選情況下，形成的標準胞元陣列分布的標準胞元使得標準胞元框架的上下各側(cè)與分布于垂直方向上的水平網(wǎng)格線相接觸，并且間距等于標準胞元的共同高度；并且形成的第一臨近偽條帶分布了多個第一臨近偽胞元，以便第一臨近偽胞元的框架的上下各側(cè)與水平網(wǎng)格線相接觸。
一般地，通過讓標準胞元的框架的上下各側(cè)與水平網(wǎng)格線相接觸，使分布在CAD工具上的標準胞元形成標準胞元陣列。通過讓第一臨近偽胞元的上下各側(cè)與同一水平網(wǎng)格線相接觸，有助于自動的分布。
根據(jù)本發(fā)明的示例性實施例的半導體集成電路的形成布局結(jié)構(gòu)的方法，在優(yōu)選情況下進一步包括在庫中準備外部偽胞元。在具有上側(cè)、下側(cè)、左側(cè)和右側(cè)的外部偽胞元框架中分布的多個層中的至少一層中，外部偽胞元包括外部偽構(gòu)圖，它無助于半導體集成電路的邏輯功能，并且它與第一和第二臨近偽構(gòu)圖的每一個都不同。該布局方法進一步包括通過以行列形式分布多個外部偽胞元，在標準胞元陣列和第一和第二臨近偽條帶的外部形成外部偽區(qū)域。
第一多種類型的標準胞元的每一個具有的寬度由單位寬度的ms倍的標準胞元框架的左側(cè)和右側(cè)之間的距離來定義，其中ms為不小于1的整數(shù)；外部偽胞元具有的高度由標準胞元的共同高度的ko倍的外部偽胞元框架的上側(cè)和下側(cè)之間的距離來定義，其中ko為不小于1的整數(shù)，并且其寬度由標準胞元的單位寬度的mo倍的外部偽胞元框架的左側(cè)和右側(cè)之間的距離來定義，其中mo為不小于1的整數(shù)。
沿著標準胞元陣列各側(cè)形成臨近偽條帶改善了構(gòu)圖密度在小范圍內(nèi)的均一性。結(jié)果，減少了光刻處理中的尺寸偏移，并且能夠以較高的精確度來形成抗蝕構(gòu)圖。不過，也有單純地分布臨近偽條帶而不能有效改善構(gòu)圖密度在大范圍內(nèi)的均一性的情況，例如當在臨近偽條帶外部的區(qū)域中的構(gòu)圖密度較低時。在這種情況下，在使用抗蝕構(gòu)圖作為掩模的蝕刻處理中會發(fā)生尺寸變化，結(jié)果導致晶體管屬性的變化，并且進而導致門電路延遲時間的變化。
根據(jù)本發(fā)明的示例性實施例，半導體集成電路的形成布局結(jié)構(gòu)的方法進一步在標準胞元陣列和臨近偽條帶的外部形成了外部偽區(qū)域，以改善構(gòu)圖密度在大范圍內(nèi)的均一性。從而，抑制了蝕刻處理中的尺寸變化和門電路延遲時間變化。
而且，優(yōu)選情況下可以通過分布高度為標準胞元的共同高度的ko倍和寬度為標準胞元的單位寬度的mo倍的多個外部偽胞元來形成外部偽區(qū)域，其中ko為不小于1的整數(shù)，并且mo為不小于1的整數(shù)。因此，通過使用CAD工具的自動放置/路由功能來分布外部偽胞元，可以形成外部偽區(qū)域，而不需要進行邏輯合成。這樣，可以在短時間內(nèi)執(zhí)行布局設計。
根據(jù)用于實現(xiàn)這些目標的本發(fā)明的示例性實施例的半導體集成電路的布局結(jié)構(gòu)包括通過以行列形式來分布具有各個邏輯功能的多種類型的標準胞元的每一種的一個或多個而形成的無溝道類型標準胞元陣列，其中標準胞元陣列的外周具有垂直側(cè)和水平側(cè)；通過沿著標準胞元陣列的至少一些垂直側(cè)的每一個來分布多個第一臨近偽胞元而形成的第一臨近偽條帶；以及通過沿著標準胞元陣列的至少一些水平側(cè)的每一個來分布多個第二臨近偽胞元而形成的第二臨近偽條帶。
多種類型的標準胞元的每一種包括位于分布于具有上側(cè)、下側(cè)、左側(cè)和右側(cè)的標準胞元框架中的多個層中的標準胞元構(gòu)圖，其中多種類型的標準胞元具有由標準胞元框架的上側(cè)和下側(cè)之間的距離所定義的共同高度；形成的標準胞元陣列的垂直側(cè)和水平側(cè)的每一側(cè)相連于分布于標準胞元陣列的最外部分中的標準胞元的框架的各個側(cè)。在分布于具有上側(cè)、下側(cè)、左側(cè)和右側(cè)的第一臨近偽胞元框架中的多個層的至少一層中，每一個第一臨近偽胞元包括第一臨近偽構(gòu)圖，它無助于半導體集成電路的邏輯功能，每一個第一臨近偽胞元具有的高度由標準胞元的共同高度的k1倍的第一臨近偽胞元框架的上側(cè)和下側(cè)之間的距離來定義，其中k1為不小于1的整數(shù)；在分布于具有上側(cè)、下側(cè)、左側(cè)和右側(cè)的第二臨近偽胞元框架中的該多個層的至少一層中，每一個第二臨近偽胞元包括第二臨近偽構(gòu)圖，它無助于半導體集成電路的邏輯功能。
形成的每一個第一臨近偽條帶使得多個第一臨近偽胞元的框架的上側(cè)和下側(cè)相互接觸，并且使得多個第一臨近偽胞元的每一個的框架的左側(cè)和右側(cè)之一與標準胞元陣列的垂直側(cè)中的相應部分相接觸；并且形成的每一個第二臨近偽條帶使得多個第二臨近偽胞元的每一個的框架的上側(cè)和下側(cè)之一與標準胞元陣列的水平側(cè)的相應部分相接觸。
在半導體集成電路的布局結(jié)構(gòu)中，組成半導體集成電路的多層構(gòu)圖分布于用于形成半導體集成電路的芯片區(qū)域內(nèi)。布局結(jié)構(gòu)的設計使用CAD工具，它是用于布局設計的計算機系統(tǒng)。在這一階段，布局結(jié)構(gòu)被作為在存儲設備中存儲的邏輯布局結(jié)構(gòu)來實現(xiàn)，該布局結(jié)構(gòu)具有計算機系統(tǒng)可讀的數(shù)據(jù)結(jié)構(gòu)。下一步，根據(jù)邏輯布局結(jié)構(gòu)來制造光掩模。然后，使用這些掩模來在具有對應于邏輯布局結(jié)構(gòu)的物理布局結(jié)構(gòu)的半導體襯底上形成半導體集成電路。
因此，根據(jù)本發(fā)明的半導體集成電路的布局結(jié)構(gòu)是作為存儲于存儲設備中的邏輯布局結(jié)構(gòu)通過使用CAD工具來實現(xiàn)的，并且也是在半導體襯底上形成的半導體集成電路中作為物理布局結(jié)構(gòu)來實現(xiàn)的。
在根據(jù)本發(fā)明的示例性實施例的半導體集成電路的布局結(jié)構(gòu)中，通過沿著標準胞元陣列各側(cè)來分布多個第一臨近偽胞元和多個第二臨近偽胞元而形成了第一和第二臨近偽條帶，以便每一個臨近偽胞元的框架的各側(cè)之一與標準胞元陣列各側(cè)中的相應部分相接觸。因此，在標準胞元陣列各側(cè)和臨近偽條帶之間沒有隙縫形成。當在半導體襯底上形成根據(jù)本發(fā)明的具有示例性布局結(jié)構(gòu)的半導體集成電路時，第一和第二臨近偽條帶改善了處理精確度。具體地說，構(gòu)圖尺寸的偏移受到抑制，甚至在標準胞元陣列的最外部分。
臨近偽條帶的臨近偽構(gòu)圖分布于其中分布有標準胞元構(gòu)圖的各層的至少一層中。制造的臨近偽構(gòu)圖例如一般類似于同一層中的標準胞元的構(gòu)圖。因此，在該層中，整個標準胞元陣列的構(gòu)圖密度的均一性得到改善。進而，構(gòu)圖規(guī)則性也得到改善。結(jié)果，處理精確度得到有效改善，并且構(gòu)圖尺寸的偏移受到抑制。
在根據(jù)本發(fā)明的示例性實施例的半導體集成電路的布局結(jié)構(gòu)中，標準胞元陣列中的標準胞元的分布使得標準胞元框架的上側(cè)和下側(cè)與分布于垂直方向上的虛擬水平網(wǎng)格線相接觸，其間距等于標準胞元的共同高度；并且每一個第一臨近偽條帶的形成使得多個第一臨近偽胞元的框架的上側(cè)和下側(cè)與虛擬的水平網(wǎng)格線相接觸。因此，便于了第一臨近偽胞元的自動分布，并且能夠在短時間內(nèi)進行布局結(jié)構(gòu)的設計。
另外，在根據(jù)本發(fā)明的示例性實施例的半導體集成電路的布局結(jié)構(gòu)中，優(yōu)選情況下，布局結(jié)構(gòu)是在半導體襯底上通過使用光學臨近校正(OPC)的光刻處理來形成的；在多層的至少一層中，標準胞元構(gòu)圖包括具有需要進行OPC的尺寸的部分；并且第一和第二臨近偽構(gòu)圖具有不需要進行OPC處理的最小尺寸。
也就是說，臨近偽構(gòu)圖的最小尺寸不小于進行OPC處理所需要的臨界尺寸。通過將臨近偽構(gòu)圖的尺寸保持在不需要進行OPC處理的范圍內(nèi)，則掩模數(shù)據(jù)尺寸以及制造掩模所需的成本和時間的增加受到抑制。
進而，在根據(jù)本發(fā)明的示例性實施例的半導體集成電路的布局結(jié)構(gòu)中，優(yōu)選情況下，每一個第一臨近偽條帶的形成使得多個第二臨近偽胞元的框架的左側(cè)和右側(cè)相互接觸。因此，便于了第二臨近偽胞元的自動分布。
進而，在根據(jù)本發(fā)明的示例性實施例的半導體集成電路的布局結(jié)構(gòu)中，優(yōu)選情況下，第一臨近偽條帶是沿著標準胞元陣列的所有垂直側(cè)而形成的，并且第二臨近偽條帶是沿著標準胞元陣列的所有水平側(cè)而形成的。因此，在整個標準胞元陣列上，抗蝕構(gòu)圖尺寸的均一性得到進一步改善。
進而，在根據(jù)本發(fā)明的示例性實施例的半導體集成電路的布局結(jié)構(gòu)中，優(yōu)選情況下，使用相同臨近偽胞元來作為第一和第二臨近偽胞元。因此，減少了需要準備的臨近偽胞元的類型個數(shù)。
進而，在根據(jù)本發(fā)明的示例性實施例的半導體集成電路的布局結(jié)構(gòu)中，優(yōu)選情況下，多種類型的標準胞元的每一種的寬度由單位寬度的ms倍的標準胞元框架的左側(cè)和右側(cè)之間的距離來定義，其中ms為不小于1的整數(shù)；在標準胞元陣列中的標準胞元的分布使得標準胞元框架的左側(cè)和右側(cè)與在水平方向上分布的虛擬垂直網(wǎng)格線相接觸，其中間距等于標準胞元的單位寬度。每一個第二臨近偽胞元的寬度由標準胞元的單位寬度的m2倍的第二臨近偽胞元框架的左側(cè)和右側(cè)之間的距離來定義，其中m2為不小于1的整數(shù)；并且每一個第二臨近偽條帶的形成使得第二臨近偽胞元的框架的左側(cè)和右側(cè)與虛擬網(wǎng)格線相接觸。因此，便于了第二臨近偽胞元的自動分布。
制造的標準胞元的單位寬度可以等于或大于其中可以沿著標準胞元陣列內(nèi)的水平方向來放置多個接觸以用于將不同層中的連接構(gòu)圖相互連接起來的間距。另外，制造的標準胞元的單位寬度可以等于或大于其中可以沿著標準胞元陣列內(nèi)的水平方向來放置多個在垂直方向上的布線的間距。
進而，在根據(jù)本發(fā)明的示例性實施例的半導體集成電路的布局結(jié)構(gòu)中，優(yōu)選情況下，第一臨近偽胞元具有的寬度為標準胞元的單位寬度的m1倍，其中m1為不小于1的整數(shù)。因此，便于了第一臨近偽胞元的自動分布。
進而，在根據(jù)本發(fā)明的示例性實施例的半導體集成電路的布局結(jié)構(gòu)中，一般情況下，標準胞元陣列包括至少一種類型的輔助胞元，用于填充其中沒有分布著標準胞元的空間。
進而，根據(jù)本發(fā)明的示例性實施例的半導體集成電路的布局結(jié)構(gòu)在優(yōu)選情況下除了臨近偽條帶以外，還包括通過分布多個外部偽胞元而形成的外部偽區(qū)域。在分布有臨近偽構(gòu)圖的層中，外部偽胞元包括外部偽構(gòu)圖，它無助于半導體集成電路的邏輯功能。外部偽區(qū)域改善了在大范圍內(nèi)的構(gòu)圖密度的均一性，并且改善了蝕刻處理中的處理精確度。
根據(jù)用于實現(xiàn)該目標的本發(fā)明的示例性實施例的光掩模，包括掩模構(gòu)圖，用于通過使用具有波長λ的暴光光在半導體襯底上制造掩模構(gòu)圖的縮小圖像，在半導體集成電路的布局結(jié)構(gòu)中形成多個層之一。該布局結(jié)構(gòu)包括通過以行列形式來分布具有各個邏輯功能的多種類型的標準胞元的每一種的一個或多個而形成的無溝道類型標準胞元陣列，其中標準胞元陣列的外周具有垂直側(cè)和水平側(cè)；通過沿著標準胞元陣列的至少一些垂直側(cè)的每一個來分布多個第一臨近偽胞元而形成的第一臨近偽條帶；以及通過沿著標準胞元陣列的至少一些水平側(cè)的每一個來分布多個第二臨近偽胞元而形成的第二臨近偽條帶。
多種類型的標準胞元的每一種包括位于分布于具有上側(cè)、下側(cè)、左側(cè)和右側(cè)的標準胞元框架中的多個層中的標準胞元構(gòu)圖，其中多種類型的標準胞元具有由標準胞元框架的上側(cè)和下側(cè)之間的距離所定義的共同高度；形成的標準胞元陣列的垂直側(cè)和水平側(cè)的每一側(cè)相連于分布于標準胞元陣列的最外部分中的標準胞元的框架的各個側(cè)。
在分布于具有上側(cè)、下側(cè)、左側(cè)和右側(cè)的第一臨近偽胞元框架中的多個層的至少一層中，每一個第一臨近偽胞元包括第一臨近偽構(gòu)圖，它無助于半導體集成電路的邏輯功能，每一個第一臨近偽胞元具有的高度由標準胞元的共同高度的k1倍的第一臨近偽胞元框架的上側(cè)和下側(cè)之間的距離來定義，其中k1為不小于1的整數(shù)；在分布于具有上側(cè)、下側(cè)、左側(cè)和右側(cè)的第二臨近偽胞元框架中的該多個層的至少一層中，每一個第二臨近偽胞元包括第二臨近偽構(gòu)圖，它無助于半導體集成電路的邏輯功能。
形成的每一個第一臨近偽條帶使得多個第一臨近偽胞元的框架的上側(cè)和下側(cè)相互接觸，并且使得多個第一臨近偽胞元的每一個的框架的左側(cè)和右側(cè)之一與標準胞元陣列的垂直側(cè)中的相應部分相接觸；并且形成的每一個第二臨近偽條帶使得多個第二臨近偽胞元的每一個的框架的上側(cè)和下側(cè)之一與標準胞元陣列的水平側(cè)的相應部分相接觸。
當在半導體襯底上形成標準胞元陣列的構(gòu)圖時，使用根據(jù)本發(fā)明的示例性實施例的光掩模能夠以一定的精確度將掩模構(gòu)圖轉(zhuǎn)移到半導體襯底上，并且能夠形成具有減少的尺寸偏移的抗蝕構(gòu)圖。也就是說，由于第一和第二臨近偽條帶是沿著標準胞元陣列各側(cè)而形成的，以便每一個臨近偽胞元的框架的各側(cè)之一與標準胞元陣列的各側(cè)中的相應部分相接觸，因此在標準胞元陣列的側(cè)和臨近偽胞元之間沒有形成隙縫。結(jié)果，構(gòu)圖密度的均一性得到改善，甚至是在標準胞元陣列的最外部分。因此，光刻處理的精確度得到改善，并且抗蝕構(gòu)圖中的尺寸偏移受到抑制。
換句話說，使用根據(jù)本發(fā)明的示例性實施例的光掩模抑制了抗蝕構(gòu)圖的尺寸偏移，并且能夠制造在諸如門電路延遲時間等屬性方面具有較小變化的半導體集成電路。
另外，在根據(jù)本發(fā)明的示例性實施例的光掩模中，優(yōu)選情況下，對用于在布局結(jié)構(gòu)中形成標準胞元陣列的掩模構(gòu)圖的第一部分執(zhí)行光學臨近校正(OPC)，但是對用于在布局結(jié)構(gòu)中形成第一和第二臨近偽條帶的掩模構(gòu)圖的第二部分沒有執(zhí)行光學臨近校正(OPC)，在該實施例中，對用于形成標準胞元陣列構(gòu)圖的掩模構(gòu)圖執(zhí)行OPC。另一方面，對用于形成第一和第二臨近偽條帶構(gòu)圖的掩模構(gòu)圖沒有執(zhí)行OPC。因此，抑制了掩模數(shù)據(jù)大小的增加，并且減小了用于制造光掩模的成本和時間。
在根據(jù)本發(fā)明的示例性實施例的實際的光掩模中，優(yōu)選情況下，λ不大于248nm；并且在第一部分中，對用于形成標準胞元構(gòu)圖的其尺寸小于臨界尺寸的部分的掩模構(gòu)圖的第三部分執(zhí)行OPC，其中臨界尺寸小于λ。
另外，在根據(jù)本發(fā)明的示例性實施例的實際的光掩模中，優(yōu)選情況下，第一和第二臨近偽構(gòu)圖的最小尺寸不大于2×λ。
進而，在根據(jù)本發(fā)明的示例性實施例的光掩模中，優(yōu)選情況下，布局結(jié)構(gòu)中除了標準胞元陣列和臨近偽條帶以外，還包括通過在標準胞元陣列和第一、第二臨近偽條帶的外部分布多個外部偽胞元而形成的外部偽區(qū)域。因此，在使用了抗蝕構(gòu)圖蝕刻處理中，尺寸偏移受到了抑制，其中蝕刻處理是使用光掩模通過光刻處理而形成的。
本發(fā)明提供了能夠在計算機上在短時間內(nèi)形成半導體電路的布局結(jié)構(gòu)的方法；由該布局方法所設計的半導體集成電路的布局結(jié)構(gòu)，它能夠以較高的尺寸精確度形成于半導體襯底上，從而抑制了構(gòu)圖尺寸的偏移；以及光掩模，用于在半導體襯底上形成具有該布局結(jié)構(gòu)的半導體集成電路。


圖1示出了根據(jù)本發(fā)明的半導體集成電路布局結(jié)構(gòu)示例。
圖2為示意圖，示出了若干個根據(jù)功能和驅(qū)動能力所分類的標準胞元示例。
圖3示出了其反相器功能具有單位驅(qū)動能力的標準胞元的構(gòu)圖布局示例。
圖4示出了其反相器功能具有兩倍單位驅(qū)動能力的標準胞元的構(gòu)圖布局示例。
圖5示出了其反相器功能具有四倍單位驅(qū)動能力的標準胞元的構(gòu)圖布局示例。
圖6示出了如圖1所示的第一臨近偽胞元的構(gòu)圖布局示例。
圖7示出了如圖1所示的第二臨近偽胞元的構(gòu)圖布局示例。
圖8示出了使用不同尺寸的臨近偽胞元的半導體集成電路的布局結(jié)構(gòu)示例。
圖9示出了使用不同尺寸的臨近偽胞元的半導體集成電路的另一個布局結(jié)構(gòu)示例。
圖10示出了使用不同尺寸的臨近偽胞元的半導體集成電路的又一個布局結(jié)構(gòu)示例。
圖11示出了根據(jù)本發(fā)明的半導體集成電路的布局結(jié)構(gòu)示例的一部分。
圖12為流程圖，示出了根據(jù)本發(fā)明的示例性實施例的半導體集成電路的布局方法。
圖13示出了CAD工具上的網(wǎng)格線，這些網(wǎng)格線疊加在如圖11所示的布局結(jié)構(gòu)上。
圖14示出了根據(jù)如圖11所示的半導體集成電路的示例性布局結(jié)構(gòu)所生成的光掩模示例。
圖15示出了用于估計對構(gòu)圖尺寸變化的抑制效應的臨近偽胞元A的構(gòu)圖布局。
圖16示出了用于估計對構(gòu)圖尺寸變化的抑制效應的臨近偽胞元B的構(gòu)圖布局。
圖17示出了用于估計對構(gòu)圖尺寸變化的抑制效應的臨近偽胞元C的構(gòu)圖布局。
圖18示出了半導體集成電路的布局結(jié)構(gòu)示例，在該結(jié)構(gòu)中形成的臨近偽條帶沿著帶有縫隙的標準胞元陣列的各側(cè)。
圖19示出了半導體集成電路的布局結(jié)構(gòu)示例，在該結(jié)構(gòu)中分布的臨近偽胞元的高度小于標準胞元的共同高度，以便使臨近偽胞元的各側(cè)與標準胞元陣列的垂直側(cè)相接觸。
圖20為圖形，示出了由處理性能指數(shù)Cp所表示的門電路構(gòu)圖尺寸變化與沿著標準胞元陣列的垂直側(cè)所分布的臨近偽胞元的高度的關(guān)系的估計結(jié)果。
圖21示出了半導體集成電路的布局結(jié)構(gòu)示例，在該布局結(jié)構(gòu)中外部偽胞元分布于第一和第二臨近偽條帶的外部。
圖22為流程圖，示出了半導體集成電路的布局方法示例，其中分布有外部偽胞元，以及標準胞元和臨近偽胞元。
圖23為功能框圖，示出了用于執(zhí)行根據(jù)圖22所示流程圖的處理的布局設計系統(tǒng)示例。
圖24示出了半導體集成電路的布局結(jié)構(gòu)示例的一部分，其中在第一和第二臨近偽條帶的外部分布有外部偽胞元，其高度為標準胞元共同高度的k1倍，其寬度為標準胞元的單位寬度的m1倍。
圖25為流程圖，示出了用于設計如圖24所示的半導體集成電路的布局結(jié)構(gòu)的布局方法示例。
圖26為示意圖，示出了具有在“L”形狀中形成的標準胞元陣列的半導體集成電路的布局結(jié)構(gòu)示例。
圖27為示意圖，示出了具有在“L”形狀中形成的標準胞元陣列的半導體集成電路的另一個布局結(jié)構(gòu)示例。
1 標準胞元陣列10標準胞元11框架111a P+活性區(qū)域111b N+活性區(qū)域112 門電路構(gòu)圖113a，113b，113c 接觸構(gòu)圖114a 正電源布線構(gòu)圖114b 地電源布線構(gòu)圖114c 內(nèi)部布線構(gòu)圖115 N阱構(gòu)圖2 第一臨近偽條帶20第一臨近偽胞元21框架
211a P+活性區(qū)域211b N+活性區(qū)域212 門電路構(gòu)圖213a，213b 接觸構(gòu)圖214a 正電源布線構(gòu)圖214b 地電源布線構(gòu)圖215 N阱構(gòu)圖3第二臨近偽條帶30 第二臨近偽胞元31 框架311b N+活性區(qū)域312 門電路構(gòu)圖313a，313b 接觸構(gòu)圖314a 正電源布線構(gòu)圖314b 地電源布線構(gòu)圖315 N阱構(gòu)圖40 輔助胞元5光掩模6外部偽區(qū)域6’ 外部偽區(qū)域60 外部偽胞元64 外部偽胞元7禁區(qū)100 宏胞元具體實施方式
現(xiàn)在參考附圖來講述根據(jù)本發(fā)明的示例性實施例。
圖1示出了根據(jù)本發(fā)明的半導體集成電路的布局結(jié)構(gòu)示例。
圖1示出的布局結(jié)構(gòu)包括標準胞元陣列1，沿著標準胞元陣列垂直側(cè)的第一臨近偽條帶2，以及沿著標準胞元陣列水平側(cè)的第二臨近偽條帶3。以行列形式分布的多個標準胞元10形成了標準胞元陣列1。分布的多個第一臨近偽胞元20形成了第一臨近偽條帶2，并且分布的多個第二臨近偽胞元30形成了第二臨近偽條帶3。
每一個標準胞元10具有線路構(gòu)圖(標準胞元構(gòu)圖)，并且具有諸如門電路和觸發(fā)器等基本的邏輯功能。標準胞元10已經(jīng)設計完成，并且其功能已經(jīng)事先被校驗。另一方面，每一個第一和第二臨近偽胞元20和30具有“偽”構(gòu)圖(臨近偽構(gòu)圖)，但是不具有邏輯功能。換句話說，臨近偽構(gòu)圖無助于半導體集成電路的邏輯功能。
用戶使用CAD工具來設計這種布局結(jié)構(gòu)，該工具是一種用于設計布局結(jié)構(gòu)的計算機系統(tǒng)。在這一步中，布局結(jié)構(gòu)被創(chuàng)建成邏輯布局結(jié)構(gòu)，它具有數(shù)據(jù)結(jié)構(gòu)，能夠被計算機系統(tǒng)所讀取，并且能夠被存儲在存儲設備中。接下來，根據(jù)邏輯布局結(jié)構(gòu)來生成用于照相平版印刷處理的掩模。然后，使用掩模，在半導體襯底上形成具有對應于邏輯布局結(jié)構(gòu)的物理布局結(jié)構(gòu)的半導體集成電路。
半導體集成電路的物理布局結(jié)構(gòu)具有多層結(jié)構(gòu)。也就是說，諸如活性層、門電路層、布線層等多層被堆疊于半導體襯底上。因此，存儲于存儲設備中的邏輯布局結(jié)構(gòu)數(shù)據(jù)還包括多個數(shù)據(jù)集，每一個數(shù)據(jù)集對應于單層構(gòu)圖數(shù)據(jù)集。
在形成掩模時，通過在計算機上進行處理，將包括多個數(shù)據(jù)集的邏輯布局結(jié)構(gòu)數(shù)據(jù)分隔成多個數(shù)據(jù)集，每一個數(shù)據(jù)集對應于單層結(jié)構(gòu)數(shù)據(jù)。并且生成了用于在半導體襯底上形成相應各層的物理構(gòu)圖的多個掩模。也就是說，形成了一組掩模，其中每一個掩模都具有掩模構(gòu)圖，它對應于邏輯布局結(jié)構(gòu)中特定層的邏輯構(gòu)圖，并且被用來在半導體襯底上形成相應層的物理構(gòu)圖。
例如，使用鉻作為掩模材料層，在石英玻璃襯底的表面上形成掩模構(gòu)圖。
在用于實現(xiàn)標準胞元的邏輯功能的多層中，每一個標準胞元10都具有構(gòu)圖(標準胞元構(gòu)圖)。圖1示出了以行列形式排列的多個類型的標準胞元10形成的標準胞元陣列1。在標準胞元構(gòu)圖中的至少一個層中，每一個第一和第二臨近偽胞元20和30都具有構(gòu)圖。多個第一和第二臨近偽胞元20和30沿著標準胞元陣列1的上側(cè)、下側(cè)、左側(cè)和右側(cè)排列，由此形成了第一臨近偽條帶2和第二臨近偽條帶3。
圖2示出了用于每一個功能和驅(qū)動能力的標準胞元的類型表。
圖2示出了由四種功能和三種驅(qū)動能力水平組合而成的標準胞元10的總共十二種類型。功能A表示反相器功能，功能B表示緩沖功能，功能C表示XOR門電路功能，并且功能D表示NOR門電路功能。標準胞元的其他功能包括NAND門電路功能；鎖存器功能；計數(shù)器功能；多路器功能等。每一個標準胞元10具有相同的高度，或者共同高度，并且具有對應于驅(qū)動能力的寬度。
接下來講述每一個標準胞元內(nèi)部的構(gòu)圖布局。
圖3至5示出了在帶有反相器功能的三種類型的標準胞元的多個層中的構(gòu)圖布局。三種類型的標準胞元具有與反相器相同的功能，但是驅(qū)動能力各不相同，并且因此，寬度也各不相同。也就是說，圖3中所示的標準胞元具有單位驅(qū)動能力。圖4中所示的標準胞元具有兩倍的單位驅(qū)動能力。圖5中所示的標準胞元具有四倍的單位驅(qū)動能力。
圖3至5中所示的構(gòu)圖布局包括多個層中的構(gòu)圖。用戶在CAD工具上將這些構(gòu)圖布局中所示的標準胞元和其他組件組合起來，由此形成了邏輯布局結(jié)構(gòu)。然后，如上所述，基于邏輯布局結(jié)構(gòu)，通過使用掩模，在半導體襯底上形成了半導體集成電路的物理布局結(jié)構(gòu)。
也就是說，圖3至5中所示的每一個構(gòu)圖布局示出了形成于半導體襯底上的半導體集成電路的一部分物理布局結(jié)構(gòu)中的多個層中的構(gòu)圖布局，以及形成于CAD工具上的邏輯布局結(jié)構(gòu)。在具體說明中示出的其他構(gòu)圖布局也示出了物理布局以及邏輯布局。
需要注意的是，由于處理精度的局限，物理布局結(jié)構(gòu)中的尺寸并不總是完全地與相應的邏輯布局結(jié)構(gòu)中的尺寸相同。另外，在有些情況下故意使物理布局結(jié)構(gòu)中的尺寸與邏輯布局結(jié)構(gòu)中的尺寸不相同。例如，在門電路構(gòu)圖的形成過程中執(zhí)行所謂的“去邊(trim)”程序，其中在通過使用抗蝕構(gòu)圖作為掩模對導體材料層進行蝕刻之前，通過照相平版印刷處理形成的抗蝕構(gòu)圖的尺寸通過暴光于氧等離子體中而得到減少或清除。
如果沒有相反的講述，則在具體說明中所指的布局結(jié)構(gòu)中的構(gòu)圖的具體尺寸就是邏輯布局結(jié)構(gòu)中的尺寸。
圖3至5中所示的每一個標準胞元10具有分布于框架11中的兩個活性層構(gòu)圖和門電路層構(gòu)圖，框架11的上側(cè)為11a，下側(cè)為11b，左側(cè)為11c，并且右側(cè)為11d。也就是說，標準胞元包括沿著垂直方向分布的P+活性層111a中的區(qū)域的構(gòu)圖(P+活性區(qū)域構(gòu)圖)和N+活性層111b中的區(qū)域的構(gòu)圖(N+活性區(qū)域構(gòu)圖)，以及在垂直方向延伸并與活性區(qū)域構(gòu)圖111a和111b相重疊的門電路層中的構(gòu)圖(門電路構(gòu)圖)112。
在如圖所示的標準胞元中，標準胞元的高度是由框架11的上側(cè)和下側(cè)之間的距離定義的，并且標準胞元的寬度是由框架11的左側(cè)11c和右側(cè)11d之間的距離定義的。如上所述，圖3至5中所示的標準胞元具有共同高度。
進而，圖3至5中所示的每一個標準胞元10具有N阱構(gòu)圖115。需要注意的是，在形成于半導體襯底上的半導體集成電路中，P阱構(gòu)圖是在除了N阱構(gòu)圖115的區(qū)域之外的區(qū)域中的半導體襯底上形成的。
通過對圖3至5中所示的N阱構(gòu)圖數(shù)據(jù)進行數(shù)據(jù)反相，可以創(chuàng)建用于在半導體襯底上形成P阱層的掩模構(gòu)圖數(shù)據(jù)。因此，不需要在設計于CAD工具上的邏輯布局結(jié)構(gòu)中創(chuàng)建P阱構(gòu)圖數(shù)據(jù)。不過，甚至在這種情況下，布局的設計仍然基于P阱構(gòu)圖是根據(jù)反相的N阱構(gòu)圖數(shù)據(jù)來形成的這一假設。
因此可以認為，圖3至5中所示的每一個邏輯布局結(jié)構(gòu)在除了N阱構(gòu)圖的區(qū)域之外的區(qū)域中具有P阱構(gòu)圖。在圖3至5中所示的每一個布局結(jié)構(gòu)中，所示的N阱構(gòu)圖115和未示出的P阱構(gòu)圖沿著垂直方向分布。需要注意的是，N阱構(gòu)圖115和未示出的P阱構(gòu)圖形成于標準胞元10的整個寬度之上。
在形成于半導體襯底上的半導體集成電路中，覆蓋活性區(qū)域構(gòu)圖的門電路層構(gòu)圖形成了MOSFET。更為確切地說，在每一個標準胞元的上部分上，門電路層構(gòu)圖112分布于N阱構(gòu)圖115之內(nèi)的P+活性區(qū)域構(gòu)圖111a上，由此形成了P溝道MOSFET。進而，在每一個標準胞元的下部分上，門電路層構(gòu)圖112分布于未示出的P阱構(gòu)圖之內(nèi)的N+活性區(qū)域構(gòu)圖112b上，由此形成了N溝道MOSFET。因此，圖3至5中所示的標準胞元的每一個反相器包括一對N溝道MOSFET和P溝道MOSFET。
每一個MOSFET的門電路長度是由覆蓋活性區(qū)域構(gòu)圖的門電路構(gòu)圖的寬度(在水平方向上)所決定的。在存儲于存儲器件中的邏輯布局結(jié)構(gòu)中，圖中所示的每一個標準胞元10包括P溝道MOSFET和N溝道MOSFET，每一個標準胞元具有相同的門電路長度。也就是說，在圖3至5中所示的每一個標準胞元中，形成的重疊P+活性區(qū)域構(gòu)圖111a和N+活性區(qū)域構(gòu)圖111b的門電路構(gòu)圖112具有相同的寬度(圖中的寬度L1～L3)。
在用于0.13μm代的半導體集成電路的標準胞元中，例如，門電路構(gòu)圖L1～L3的寬度為0.12μm。需要注意的是，當在半導體襯底上形成門電路層的物理構(gòu)圖時，需要有能夠抑制尺寸變化的較高精確度，以用于抑制晶體管屬性的變化。
另一方面，重疊活性區(qū)域構(gòu)圖111a和111b的門電路構(gòu)圖112的長度(在垂直方向上)決定了晶體管的驅(qū)動能力。圖4中所示的標準胞元包括兩個門電路構(gòu)圖，圖5中所示的標準胞元包括四個門電路構(gòu)圖，而圖3中所示的標準胞元僅包括一個門電路構(gòu)圖。在圖4和5中所示的標準胞元中，兩個和四個門電路構(gòu)圖平行地相互連接。相應地，圖4和5中所示的標準胞元的MOSFET的大小分別是圖3中所示的標準胞元的MOSFET的驅(qū)動能力的兩倍和四倍。
圖3至5中所示的每一個標準胞元10還包括堆疊于活性區(qū)域構(gòu)圖111a和111b以及門電路構(gòu)圖112之上的接觸層中的接觸構(gòu)圖113c。每一個標準胞元10進一步包括堆疊于接觸構(gòu)圖113c之上的布線層中的內(nèi)部布線構(gòu)圖114c。
在形成于半導體襯底上的半導體集成電路中，每一個MOSFET的電極通過接觸構(gòu)圖113c與內(nèi)部布線構(gòu)圖114c電氣連接，從而使標準胞元10具有反相器的功能。
進而，圖3至5中所示的每一個標準胞元10包括沿著框架11的上側(cè)和下側(cè)分布的接觸層中的接觸構(gòu)圖和布線層中的電源布線構(gòu)圖。
電源布線構(gòu)圖包括正電源布線(Vdd)構(gòu)圖114a和地電源布線(GND)構(gòu)圖114b。正電源布線構(gòu)圖沿著其中心線與上側(cè)11a相匹配的框架11的上側(cè)11a延伸，并且在水平方向上穿過框架11。地電源布線構(gòu)圖114b沿著其中心線與下側(cè)11b相匹配的框架11的下側(cè)11b延伸，并且在水平方向上穿過框架11。也就是說，在標準胞元10的整個寬度上，正電源布線構(gòu)圖114a和地電源布線構(gòu)圖114b在水平方向上分別沿著上側(cè)11a和下側(cè)11b延伸。
進而，標準胞元10包括位于正電源布線構(gòu)圖114a下面的未示出的N+活性區(qū)域構(gòu)圖，以及位于地電源布線構(gòu)圖114b下面的未示出的P+活性區(qū)域構(gòu)圖。
沿著框架11的上側(cè)和下側(cè)形成的接觸構(gòu)圖包括沿著框架11的上側(cè)11a形成的接觸構(gòu)圖113a，以及沿著框架11的下側(cè)11b形成的接觸構(gòu)圖113b。這些接觸構(gòu)圖是間距沿著水平方向以預定的間距形成的(見圖3至5)。
在形成于半導體襯底上的半導體集成電路中，通過依次堆疊的N+活性區(qū)域、接觸113a和正電源布線114a，將正電源電壓施加于N阱區(qū)域。進而，通過依次堆疊的P+活性區(qū)域、接觸113b和地電源布線114b，將P阱區(qū)域接地。
圖3至5中所示的每一個標準胞元的寬度是“單位寬度”的m倍，其中m是不小于1的整數(shù)。確切地說，單位寬度就是間距，以該間距，接觸構(gòu)圖113沿著框架11的上側(cè)和下側(cè)分布。也就是說，圖3中所示的具有單位驅(qū)動能力的標準胞元10的寬度是單位寬度的三倍。圖4中所示的具有兩倍單位驅(qū)動能力的標準胞元10的寬度是單位寬度的四倍。并且圖5中所示的具有四倍單位驅(qū)動能力的標準胞元10的寬度是單位寬度的六倍。
標準胞元所使用的單位寬度并不局限于上述的一種。例如，其上分布有垂直布線(信號布線)構(gòu)圖的間距也可以用作單位寬度，在間距上分布的垂直布線用于將標準胞元陣列中的標準胞元連接起來。
在用于0.13μm代的半導體集成電路的標準胞元中，標準胞元的共同高度和單位寬度可以分別是，例如，3.2μm和0.42μm。
進而，用于在CAD工具上進行布局的參考點的原點“O”是由圖中所示的每一個標準胞元10決定的。
標準胞元10中的構(gòu)圖包括分布于框架11內(nèi)部的內(nèi)部部分和分布于框架11外部的外部部分。構(gòu)圖的內(nèi)部部分包括活性區(qū)域構(gòu)圖111a和111b；門電路構(gòu)圖112；接觸構(gòu)圖113c；內(nèi)部布線構(gòu)圖114c；在框架11內(nèi)部沿著上側(cè)11a和下側(cè)11b分布的接觸構(gòu)圖113a和113b的部分；在框架11內(nèi)部的電源布線構(gòu)圖114a和114b的部分；在框架11內(nèi)部的電源布線構(gòu)圖114a和114b下面分布的活性區(qū)域構(gòu)圖的部分；以及在框架11內(nèi)部的N阱構(gòu)圖115的部分。另一方面，外部部分包括框架11外部的接觸構(gòu)圖113a和113b的部分；在框架11外部的電源布線構(gòu)圖114a和114b的部分；在框架11外部的電源布線構(gòu)圖114a和114b下面的活性區(qū)域構(gòu)圖的部分；以及在框架11外部的N阱構(gòu)圖115的部分。
在這些構(gòu)圖中，分布于框架之內(nèi)的活性區(qū)域構(gòu)圖111a和111b，門電路構(gòu)圖112，接觸構(gòu)圖113c以及內(nèi)部布線構(gòu)圖114c根據(jù)每一個標準胞元的功能和驅(qū)動能力而變化。
另一方面，沿著框架11的上側(cè)和下側(cè)所分布的電源布線構(gòu)圖114a和114b、接觸構(gòu)圖113a和113b、以及位于電源布線構(gòu)圖114a和114b下面的未示出的N+活性區(qū)域構(gòu)圖和P+活性區(qū)域構(gòu)圖，都是根據(jù)共同的分布規(guī)則來決定的，而與標準胞元的功能無關(guān)。
也就是說，在標準胞元10的整個寬度上，電源布線構(gòu)圖114a和114b在水平方向上沿著上側(cè)和下側(cè)延伸。位于電源布線構(gòu)圖下面的未示出的N+活性區(qū)域構(gòu)圖和P+活性區(qū)域構(gòu)圖也在標準胞元10的整個寬度之上延伸，其方式與電源布線構(gòu)圖的相同。另外，位于電源布線構(gòu)圖和活性區(qū)域構(gòu)圖之間的接觸構(gòu)圖113a和113b是以預定的間距沿著標準胞元10的上側(cè)和下側(cè)分布。進而，N阱構(gòu)圖115和未示出的P阱構(gòu)圖根據(jù)同樣的規(guī)則沿著垂直方向在標準胞元中分布，而與標準胞元的功能無關(guān)。
結(jié)果，以行列形式來分布預定個數(shù)的標準胞元10，同時沒有在標準胞元之間形成隙縫，從而形成了標準胞元陣列1。
如上所述，電源布線構(gòu)圖114a和114b、接觸構(gòu)圖113a和113b、以及位于電源布線構(gòu)圖114a和114b、N阱構(gòu)圖115和未示出的P阱構(gòu)圖下面的未示出的N+活性區(qū)域構(gòu)圖和P+活性區(qū)域構(gòu)圖的排列是根據(jù)同樣的規(guī)則來分布的，而與標準胞元10的功能無關(guān)。因此，當通過以行列形式分布任何預定個數(shù)的標準胞元來形成標準胞元陣列1以便這些框架的各側(cè)相互接觸時，每一層中的標準胞元的這些構(gòu)圖就相互合并。下面參考附圖，來詳細講述這些構(gòu)圖的合并。
需要注意的是，圖3至5中所示的標準胞元10的框架11用于在CAD工具上設計標準胞元10。進而，框架11用于設計具有標準胞元陣列1的半導體集成電路的分布結(jié)構(gòu)。也就是說，CAD工具分布帶有一定高度(框架11的上側(cè)11a和下側(cè)11b之間的距離)和寬度(框架11的左側(cè)11c和右側(cè)11d之間的距離)的標準胞元10，其中高度和寬度作為參考用于形成標準胞元陣列1。
當形成如此設計的布局結(jié)構(gòu)時，不會根據(jù)框架11在半導體襯底上形成任何物理結(jié)構(gòu)。也就是說，框架11是虛擬的。下面討論的臨近偽胞元的框架等類似物也是虛擬的。
在分布設計中，預先在庫注冊多種類型的標準胞元10。在CAD工具上，用戶選擇和分布需要用于實現(xiàn)半導體集成電路的預定邏輯功能的標準胞元。由于標準胞元10的構(gòu)圖具有位于框架外部的外部部分，因此簡單地通過將標準胞元10甚至分布在標準胞元陣列的最外部分，用戶就可以形成標準胞元陣列。
例如，在標準胞元陣列中，通過只分布標準胞元10，形成了在水平方向上在標準胞元陣列的整個寬度上延伸的電源布線構(gòu)圖，以及形成了以預定的間距分布的用于將電源供應到N阱構(gòu)圖和P阱構(gòu)圖的多個接觸構(gòu)圖。
進而，在標準胞元陣列1之內(nèi)，標準胞元的構(gòu)圖的外部部分與標準胞元的鄰近胞元的構(gòu)圖的內(nèi)部部分結(jié)合起來。因此，標準胞元10的分布可以使框架的上側(cè)、下側(cè)、左側(cè)和右側(cè)相互接觸，而在它們之間不會形成隙縫。
在圖3至5中示出的示例標準胞元10中，形成的位于電源布線構(gòu)圖114a和114b下面的未示出的活性區(qū)域構(gòu)圖分別具有與電源布線構(gòu)圖114a和114b相同的形狀。不過，形成的活性區(qū)域構(gòu)圖可以具有任何形狀，只要電源構(gòu)圖和活性區(qū)域構(gòu)圖相互重疊，以便可以通過接觸構(gòu)圖113a和113b將電源供應到阱。
在圖3至5中所示的示例標準胞元10中，接觸構(gòu)圖113a和113b沿著框架11的上側(cè)11a和下側(cè)11b在水平方向上以預定的間距來分布。不過，接觸構(gòu)圖也可以以各種不同的方式分布。
例如，可以在標準胞元10的框架11的四個拐角上分布接觸構(gòu)圖，而不論它們的寬度如何。在這種情況下，沿著上側(cè)11a和下側(cè)11b形成的接觸構(gòu)圖113a和113b不是在水平方向上以恒定不變的間距分布。不過，即使具有這樣的結(jié)構(gòu)，由于標準胞元具有的寬度是單位寬度的m倍，其中m為大于1的整數(shù)，因此接觸構(gòu)圖113a和113b被置于接觸構(gòu)圖可以被放置的一些位置，在水平方向上以單位寬度作為間距來分布。
以這種結(jié)構(gòu)，在優(yōu)選情況下對位于它們下面的電源布線構(gòu)圖114a和114b和活性區(qū)域構(gòu)圖的外部部分進行修改，以便與接觸構(gòu)圖113a和113b的外部部分相匹配，從而只通過分布標準胞元就形成了標準胞元陣列。
現(xiàn)在，參考圖1來進一步講述標準胞元陣列的形成。
在圖1中顯示的示例標準胞元陣列1的結(jié)構(gòu)中，多個標準胞元行分布于垂直方向上，每一個胞元行都是通過在水平方向上分布一個或多個多種類型的標準胞元來形成的。
現(xiàn)在，我們將標準胞元行分成偶數(shù)標準胞元行和奇數(shù)標準胞元行。在這兩種類型的標準胞元行中，一類是通過分布帶有與圖3至5中所示相同的構(gòu)圖布局的標準胞元來形成的，另一類是通過分布帶有對圖3至5中所示構(gòu)圖布局進行垂直翻轉(zhuǎn)而得到的構(gòu)圖布局的標準胞元來形成的。在這兩種情況下，還可以在水平方向上對標準胞元的構(gòu)圖布局進行翻轉(zhuǎn)。
在圖1中所示的示例標準胞元陣列中，例如，當以與圖3至5中所示同樣的構(gòu)圖布局來分布第一標準胞元行中從頂端起的標準胞元時，第二標準胞元行中從頂端起的標準胞元的分布使用的是對圖3至5中所示的構(gòu)圖布局進行垂直翻轉(zhuǎn)而得到的構(gòu)圖布局。同樣，其他奇數(shù)行中從頂端起的標準胞元的分布使用的構(gòu)圖布局與圖3至5中所示的構(gòu)圖布局相同，其他偶數(shù)行中從頂端起的標準胞元的分布使用的構(gòu)圖布局是對圖3至5中所示的構(gòu)圖布局進行垂直翻轉(zhuǎn)而得到的。
接下來講述臨近偽胞元。圖6示出了圖1中所示的第一臨近偽胞元20的示例構(gòu)圖布局。
圖6中所示的示例第一臨近偽胞元20包括在具有上側(cè)、下側(cè)、左側(cè)和右側(cè)21a～21d的框架21中分布于垂直方向上的P+活性區(qū)域構(gòu)圖211a和N+活性區(qū)域構(gòu)圖211b。第一臨近偽胞元20進一步包括在垂直方向上延伸的兩個門電路構(gòu)圖212，它們分布于水平方向上。
第一臨近偽胞元20的活性區(qū)域構(gòu)圖211a和211b以及門電路構(gòu)圖212對半導體集成電路的邏輯功能沒有貢獻。這些構(gòu)圖僅起到“偽”構(gòu)圖的作用。特別地，門電路構(gòu)圖212改善了門電路層的構(gòu)圖密度的均一性。另外，門電路構(gòu)圖212進一步改善了門電路層的構(gòu)圖的規(guī)則性。下面將在臨近偽胞元中的這些構(gòu)圖稱為“第一臨近偽構(gòu)圖”。
門電路層212中形成的臨近偽構(gòu)圖具有的高度(垂直方向上的尺寸)一般與圖3至5中所示的標準胞元10的門電路構(gòu)圖112的高度相同，其具有的寬度(在水平方向上的尺寸)大于標準胞元10的門電路構(gòu)圖112的寬度。
在通過使用波長為248nm的暴光光的照相平版處理而制造的0.13μm代的半導體集成電路中，所設計的第一臨近偽胞元中的門電路構(gòu)圖212的最小寬度(圖6中所示的寬度L4)可以在例如0.20μm～0.24μm范圍內(nèi)。該寬度通常等于或者略小于暴光光的波長。進而，該寬度通常等于或略小于圖3至5中所示的標準胞元中的門電路構(gòu)圖112(L1～L3)的寬度的兩倍。
圖7示出了圖1中所示的第二臨近偽胞元30的示例構(gòu)圖布局。
示例第二臨近偽胞元30包括帶有上側(cè)、下側(cè)、左側(cè)和右側(cè)31a～31d的框架11中的N+活性區(qū)域構(gòu)圖311b。進而，第二臨近偽胞元30包括在垂直方向上延伸的門電路構(gòu)圖312，以便重疊N+活性區(qū)域構(gòu)圖311b?；钚詤^(qū)域構(gòu)圖311b和門電路構(gòu)圖312都用作偽構(gòu)圖，并且下面稱之為“第二臨近偽構(gòu)圖”。
每一個臨近偽胞元20和30包括電源布線構(gòu)圖、接觸構(gòu)圖和未示出的N+和P+活性區(qū)域構(gòu)圖和阱構(gòu)圖，它們的分布所遵循的規(guī)則與標準胞元布局的規(guī)則相同。
也就是說，臨近偽胞元20(30)包括沿著框架的上側(cè)21a(31a)分布的接觸構(gòu)圖213a(313a)和正電源布線構(gòu)圖214a(314a)，以及沿著框架的下側(cè)21b(31b)分布的接觸構(gòu)圖213b(313b)和地電源布線構(gòu)圖214b(314b)。在臨近偽胞元20(30)的整個寬度上，正電源布線構(gòu)圖214a(314a)和地電源布線構(gòu)圖214b(314b)在水平方向上延伸。
進而，臨近偽胞元20(30)包括分別位于正電源布線構(gòu)圖214a(314a)和地電源布線構(gòu)圖214b(314b)下面的未示出的N+活性區(qū)域構(gòu)圖和未示出的P+活性區(qū)域構(gòu)圖。N+活性區(qū)域構(gòu)圖和P+活性區(qū)域構(gòu)圖也在臨近偽胞元的整個寬度之上延伸。另一方面，接觸構(gòu)圖213a(313a)和213b(313b)在水平方向上以恒定不變的間距分布。
進而，臨近偽胞元20(30)包括分布于垂直方向上的N阱構(gòu)圖215(315)和未示出的P阱構(gòu)圖。N阱構(gòu)圖215(315)和P阱構(gòu)圖的形成使得它在臨近偽胞元20(30)的整個寬度之上延伸。
與標準胞元的構(gòu)圖情況類似，臨近偽胞元20(30)的構(gòu)圖包括分布于框架21(31)內(nèi)部的內(nèi)部部分和分布于框架21(31)外部的外部部分。進而，為每一個臨近偽胞元20和30確定了原點“O”。
圖6中所示的示例第一臨近偽胞元20所具有的高度與圖3至5中所示的標準胞元10的共同高度相同，并且所具有的寬度是圖3至5中所示的標準胞元的單位寬度的四倍。另一方面，圖7中所示的示例第二臨近偽胞元30可以具有任意高度，并且所具有的寬度是標準胞元的單位寬度的三倍。
位于圖6(圖7)中所示的示例臨近偽胞元中的門電路構(gòu)圖212(312)下面的所有門電路構(gòu)圖212(312)以及活性區(qū)域構(gòu)圖211a和211b(311b)都是電氣浮動的。不過，門電路構(gòu)圖212(312)可以接地或者通過接觸構(gòu)圖和內(nèi)部布線構(gòu)圖與正電源相連。活性區(qū)域構(gòu)圖211a和211b(311b)也可以接地或者通過接觸構(gòu)圖和內(nèi)部布線構(gòu)圖與正電源相連。
沿著圖6(圖7)中所示的示例臨近偽胞元的上側(cè)和下側(cè)分布的未示出的活性區(qū)域構(gòu)圖，通過接觸構(gòu)圖213a和213b(313a和313b)與沿著相同的上側(cè)和下側(cè)分布的電源布線構(gòu)圖214a和214b(314a和314b)相連。不過，用于將活性區(qū)域構(gòu)圖連接到電源布線構(gòu)圖的接觸構(gòu)圖可以被省略。
需要注意的是，與標準胞元的構(gòu)圖相同，沿著上側(cè)和下側(cè)21a和21b(31a和31b)分布的電源布線構(gòu)圖、接觸構(gòu)圖、活性區(qū)域構(gòu)圖的形成可以具有各種不同的形狀。
現(xiàn)在，參考圖1來講述有關(guān)臨近偽條帶的形成。
在圖1中所示的半導體集成電路的布局結(jié)構(gòu)中，諸如圖6所示的多個第一臨近偽胞元20沿著標準胞元陣列1的垂直側(cè)1c和1d分布，以形成第一臨近偽條帶2。多個第一臨近偽胞元20沿著標準胞元陣列1的每一個垂直側(cè)1c和1d分布，以便多個第一臨近偽胞元20的上側(cè)21a和下側(cè)21b相互接觸，并且多個第一臨近偽胞元20的每一個的左右21c和右側(cè)21d中的一個與標準胞元陣列1的垂直側(cè)1c和1d中的相應部分相接觸。
另一方面，諸如圖7所示的多個第二臨近偽胞元30沿著標準胞元陣列1的水平側(cè)1a和1b分布，以形成第二臨近偽條帶3。多個第二臨近偽胞元沿著標準胞元陣列1的每一個水平側(cè)1a和1b分布，以便多個第二臨近偽胞元30的框架的左側(cè)31c和右側(cè)31d相互接觸，并且多個第二臨近偽胞元30的每一個的上側(cè)31a或下側(cè)31b中的一個與標準胞元陣列1的水平側(cè)1a和1b中的相應部分相接觸。
在圖1中所示的半導體集成電路的布局結(jié)構(gòu)中，形成的第一臨近偽條帶2和第二臨近偽條帶3與標準胞元陣列1的各側(cè)相接觸。在標準胞元陣列1的外圍與形成了第一和第二臨近偽條帶2和3的第一和第二臨近偽胞元20和30之間，沒有形成隙縫。
分布第一臨近偽胞元20以形成帶有諸如圖6所示的布局構(gòu)圖和經(jīng)過垂直翻轉(zhuǎn)的布局構(gòu)圖的交替性布局構(gòu)圖的第一臨近偽條帶2的方式與形成標準胞元陣列1的標準胞元10的方式相同。例如，從頂端起的第一和隨后的奇數(shù)胞元分布具有圖6中所示的構(gòu)圖布局，并且從頂端起的第二和隨后的偶數(shù)胞元分布具有經(jīng)過垂直翻轉(zhuǎn)的構(gòu)圖布局。
類似地，根據(jù)分布于標準胞元陣列1的最下行或最上行的標準胞元10的布局構(gòu)圖的方向，第二臨近偽條帶3中的第二臨近偽胞元30的分布也可以帶有垂直翻轉(zhuǎn)的構(gòu)圖布局。
例如，當標準胞元陣列1的最上行是由分布有如圖3至5所示的構(gòu)圖布局的標準胞元10形成時，第二臨近偽胞元30沿著帶有諸如圖7所示構(gòu)圖布局的經(jīng)過垂直翻轉(zhuǎn)的構(gòu)圖布局的標準胞元陣列1的上側(cè)分布。另一方面，當標準胞元陣列1的最下行是由分布有垂直翻轉(zhuǎn)的構(gòu)圖布局的標準胞元10形成時，第二臨近偽胞元30沿著帶有諸如圖7所示的構(gòu)圖布局的標準胞元陣列1的下側(cè)分布。
在一些情況下，與標準胞元10的方式相同，第一臨近偽胞元20和第二臨近偽胞元30的分布具有水平翻轉(zhuǎn)以及垂直翻轉(zhuǎn)的構(gòu)圖布局。
接下來，講述與圖1中所示的布局結(jié)構(gòu)不同的半導體集成電路的一些布局結(jié)構(gòu)。下面講述的布局結(jié)構(gòu)也屬于根據(jù)本發(fā)明的半導體集成電路的布局結(jié)構(gòu)，并且在下面的講述中相同的組件仍然用相同的標號來表示。
圖8至10示出了帶有不同的框架尺寸的臨近偽胞元的示例布局結(jié)構(gòu)。
在圖8中所示的半導體集成電路的布局結(jié)構(gòu)中，第一臨近偽胞元20的高度等于標準胞元10的共同高度，寬度任意。并且第二臨近偽胞元30的高度任意，寬度是標準胞元10(見圖3)的單元寬度的m倍，其中m為不小于1的整數(shù)。
在圖9中所示的半導體集成電路的布局結(jié)構(gòu)中，第一臨近偽胞元20的高度等于標準胞元10的共同高度的兩倍，寬度是標準胞元10的單元寬度的m倍，其中m為不小于1的整數(shù)。并且第二臨近偽胞元30的高度是任意的，寬度是標準胞元10的單元寬度的m倍，其中m為不小于1的整數(shù)。
在這種情況下，例如，具有下列結(jié)構(gòu)的胞元可以用作第一臨近偽胞元，其中類似于圖6所示的胞元的布局構(gòu)圖和其垂直翻轉(zhuǎn)的布局構(gòu)圖分布在垂直方向上。這樣的臨近偽胞元包括總共三個電源布線構(gòu)圖，也就是兩個正電源布線構(gòu)圖和一個地電源布線構(gòu)圖，或者一個正電源布線構(gòu)圖和兩個地電源布線構(gòu)圖，它們交替地分布于垂直方向上，以便在臨近偽胞元的整個寬度之上延伸?；钚詤^(qū)域構(gòu)圖分布于每一個電源布線構(gòu)圖的下面，以便在臨近偽胞元的整個寬度之上延伸。進而，分布的接觸構(gòu)圖在水平方向上以固定的間距重疊每一個電源布線構(gòu)圖。
當在垂直方向上分布以便形成標準胞元陣列的標準胞元行的個數(shù)為奇數(shù)時，多個高度是標準胞元的共同高度的兩倍的第一臨近偽胞元與至少一個高度是與諸如圖6所示的標準胞元的高度相同的臨近偽胞元的組合形成了第一臨近偽條帶2。
在圖10中所示的半導體集成電路的布局結(jié)構(gòu)中，第一臨近偽胞元20和第二臨近偽胞元30的高度與標準胞元10的相同，寬度是標準胞元10的單元寬度的m倍，其中m為不小于1的整數(shù)。在這種情況下，第一臨近偽胞元20和第二臨近偽胞元30可以具有相同的臨近偽構(gòu)圖。也就是說，第一和第二臨近偽胞元20和30可以是具有相同框架尺寸并且具有同樣的臨近偽構(gòu)圖的同一類型。從而，可以減少庫中所準備的胞元類型的數(shù)目。
進而，圖10中所示的標準胞元陣列1包括三個輔助胞元40。其中一個輔助胞元40分布于標準胞元陣列1的最外圍部分，并且形成了標準胞元陣列1的下側(cè)1b的一部分。分布的輔助胞元40帶有側(cè)，該側(cè)形成了下側(cè)1b的一部分，并與相應的第二臨近偽胞元30的框架的上側(cè)相接觸。因此，甚至在圖10中所示的半導體集成電路的布局結(jié)構(gòu)中，在不形成隙縫的情況下，分布了標準胞元陣列1和臨近偽胞元20和30。
圖10示出了包括有兩種類型的輔助胞元40的標準胞元陣列1。為了調(diào)整在水平方向上延伸的標準胞元行的橫向尺寸，每一個輔助胞元40都得到分布。
每一類型的輔助胞元包括位于其中分布有標準胞元構(gòu)圖的一個或多個層中的輔助胞元構(gòu)圖。輔助胞元構(gòu)圖分布于具有上側(cè)、下側(cè)、左側(cè)和右側(cè)的輔助胞元框架中。輔助胞元的高度即框架的上側(cè)和下側(cè)之間的距離等于標準胞元的共同高度，寬度即框架的左側(cè)和右側(cè)之間的距離，是標準胞元的單元寬度的ma倍，其中ma是不小于1的整數(shù)。因此，輔助胞元的分布可以帶有標準胞元，以形成標準胞元行。
在最簡單的情況下，例如，只包括沿著垂直方向上分布的p阱構(gòu)圖和N阱構(gòu)圖，以及電源布線構(gòu)圖、接觸構(gòu)圖、以及根據(jù)圖3至5中所示的標準胞元的共同布局規(guī)則沿著上側(cè)和下側(cè)分布的活性區(qū)域構(gòu)圖的胞元可以用作輔助胞元。具有這種結(jié)構(gòu)的輔助胞元被插入到標準胞元行中的間隔中，由此形成了在標準胞元陣列1的整個寬度之上延伸的電源布線構(gòu)圖、位于電源布線構(gòu)圖下面的活性區(qū)域構(gòu)圖、以及用于連接電源布線構(gòu)圖和活性區(qū)域構(gòu)圖的接觸構(gòu)圖。
也就是說，與標準胞元構(gòu)圖的外部部分的情況相同，輔助胞元構(gòu)圖的外部部分與分布于標準胞元陣列中的標準胞元的鄰近胞元的標準胞元構(gòu)圖的內(nèi)部部分結(jié)合起來。進一步地，當分布的另一個輔助胞元鄰近于輔助胞元時，輔助胞元構(gòu)圖的外部部分也與鄰近的輔助胞元的輔助胞元構(gòu)圖的內(nèi)部部分結(jié)合起來。
雖然輔助胞元的基本功能是將如上所述的電源布線構(gòu)圖連接起來，但是輔助胞元還進一步具有附加功能。例如，除了根據(jù)共同布局規(guī)則來分布的構(gòu)圖之外，輔助胞元的結(jié)構(gòu)可以是使用由活性區(qū)域構(gòu)圖和重疊活性區(qū)域構(gòu)圖的門電路構(gòu)圖一起形成的電容器將正電源布線構(gòu)圖和地電源布線構(gòu)圖連接起來。這一結(jié)構(gòu)增加了位于電源布線構(gòu)圖之間的電容器，并且抑制了噪聲。
分布于輔助胞元中的門電路構(gòu)圖也起到改善門電路層的構(gòu)圖密度的均一性的作用。
通常地，輔助胞元對半導體集成電路的邏輯功能沒有貢獻。換句話說，輔助胞元構(gòu)圖通常對半導體集成電路的邏輯功能沒有貢獻。例如，連接電源布線構(gòu)圖的電容器至少不會直接對半導體集成電路的邏輯功能有所貢獻。
不過，通過使用帶有對半導體集成電路的邏輯功能有所貢獻的輔助胞元構(gòu)圖的輔助胞元，也可以制造一個或多個對半導體集成電路的邏輯功能有所貢獻的輔助胞元，例如，門電路陣列基本胞元的構(gòu)圖可以用作輔助胞元構(gòu)圖。通過在布線層中增加布線，可以對帶有基本胞元構(gòu)圖的輔助胞元進行編程，以具有各種不同的邏輯功能，并且可以使用輔助胞元來修改通過基本胞元形成的邏輯功能。
在圖1和圖8至10中所示的半導體集成電路的布局結(jié)構(gòu)中，標準胞元10具有相同高度(共同高度)，并且第一臨近偽胞元20的高度是標準胞元10的共同高度的k倍，其中k為不小于1的整數(shù)。第二臨近偽胞元30的類型可以與第一臨近偽胞元20的相同，或者可以具有不同的類型，也就是可以具有不同的框架尺寸。
在圖1和圖8至10中所示的半導體集成電路的布局結(jié)構(gòu)中，用于形成第一臨近偽條帶2的所有第一臨近偽胞元20具有相同的結(jié)構(gòu)，并且用于形成第二臨近偽條帶的所有第二臨近偽胞元30具有相同的結(jié)構(gòu)。不過，只要每一個類型的第一臨近偽胞元的高度是標準胞元10的共同高度的k倍(k為不小于1的整數(shù))，則用于形成第一臨近偽條帶2的第一臨近偽胞元20可以包括具有不同臨近偽構(gòu)圖和/或不同框架尺寸的兩個或多種類型的偽胞元。另外，用于形成第二臨近偽條帶3的第二臨近偽胞元30可以包括具有不同臨近偽構(gòu)圖和/或不同框架尺寸的兩個或多種類型的偽胞元。
接下來，將詳細講述半導體集成電路的布局結(jié)構(gòu)，其中第一和第二臨近偽條帶是沿著標準胞元陣列的垂直側(cè)和水平側(cè)形成的。
圖11示出了根據(jù)本發(fā)明的半導體集成電路的布局結(jié)構(gòu)中的示例標準胞元陣列的右上部分。圖11也示出了形成于標準胞元陣列周圍的臨近偽條帶的右上部分。圖11中所示的標準胞元陣列1的右上部分包括帶有圖3中所示的反相器功能和單元驅(qū)動能力的標準胞元10。
另一方面，所有的第一臨近偽胞元20和第二臨近偽胞元30具有相同的高度，高度等于標準胞元10的共同高度，并且寬度為標準胞元10的單元寬度的四倍。特別地，在圖11中所示的示例布局結(jié)構(gòu)中，用作第一臨近偽胞元的示例的圖6中所示的臨近偽胞元，既用作第一臨近偽胞元20，又用作第二臨近偽胞元30。
如圖3所示，除了形成圖11中所示的MOSFET的活性區(qū)域構(gòu)圖和門電路構(gòu)圖之外，標準胞元10也包括分布于活性區(qū)域構(gòu)圖和門電路構(gòu)圖之上的接觸構(gòu)圖113c，以及內(nèi)部布線構(gòu)圖114c。不過，在圖11中省略了對于這種接觸構(gòu)圖和內(nèi)部布線構(gòu)圖的講述。同樣，在圖13、18和19中也省略了對于接觸構(gòu)圖113c和內(nèi)部布線構(gòu)圖114c的講述。
如上所述，在標準胞元陣列1中，標準胞元10在垂直方向上分布有非翻轉(zhuǎn)構(gòu)圖和垂直翻轉(zhuǎn)構(gòu)圖的交替性布局構(gòu)圖。例如，在圖11中所示的標準胞元陣列1中，用于形成從頂端起的第一行的每一個標準胞元10分布有圖3中所示的布局構(gòu)圖。另一方面，同樣，以同樣方式，用于形成從頂端起的第二行的每一個標準胞元10分布垂直翻轉(zhuǎn)布局構(gòu)圖等。
沿著標準胞元陣列1的左側(cè)或右側(cè)(上側(cè)或下側(cè))分布的臨近偽胞元20(30)需要分布有與鄰近的標準胞元10的構(gòu)圖相匹配的布局構(gòu)圖。因此，根據(jù)需要可以使用經(jīng)過垂直翻轉(zhuǎn)的布局構(gòu)圖來分布臨近偽構(gòu)圖胞元20(30)。也就是說，與分布于標準胞元陣列1中的標準胞元10的方式相同，第一臨近偽條帶2是由在垂直方向上分布有非翻轉(zhuǎn)構(gòu)圖和垂直翻轉(zhuǎn)構(gòu)圖的交替性布局構(gòu)圖的第一臨近偽胞元20形成的。
例如，置于從頂端起的奇數(shù)標準胞元行附近的第一臨近偽胞元20分布有圖6中所示的布局構(gòu)圖。另一方面，置于從頂端起的偶數(shù)標準胞元行附近的第一臨近偽胞元20分布有垂直翻轉(zhuǎn)的布局構(gòu)圖。
在圖11中所示了一部分的半導體集成電路的示例布局結(jié)構(gòu)中，通過沿著標準胞元陣列1的右側(cè)分布帶有非翻轉(zhuǎn)構(gòu)圖和垂直翻轉(zhuǎn)構(gòu)圖的交替性布局構(gòu)圖的多個第一臨近偽胞元20，形成了第一臨近偽條帶2。確切地說，多個第一臨近偽胞元20的分布使得第一臨近偽胞元的框架21的上側(cè)21a和下側(cè)21b相互接觸，并且使得第一臨近偽胞元20的框架的左側(cè)21c與標準胞元陣列1的右側(cè)1d相接觸。
根據(jù)沿著標準胞元陣列1的最上側(cè)或最下側(cè)分布的標準胞元的朝向，用于形成第二臨近偽條帶3的第二臨近偽胞元30也可以分布有垂直翻轉(zhuǎn)的布局構(gòu)圖。例如，當用于形成標準胞元陣列1的最上行的標準胞元分布于圖3中所示的布局構(gòu)圖中時，則沿著標準胞元陣列1的上側(cè)1a分布的第二臨近偽胞元30分布有垂直翻轉(zhuǎn)的布局構(gòu)圖。
在圖11中所示的示例布局結(jié)構(gòu)中，多個第二臨近偽胞元30沿著標準胞元陣列1的上側(cè)1a分布，以便第二臨近偽胞元30的框架31的左側(cè)31c和右側(cè)31d能夠相互接觸，并且第二臨近偽胞元30的上側(cè)31a能夠與標準胞元陣列1的上側(cè)1a相接觸，由此形成了第二臨近偽條帶3。在圖11中所示的示例布局結(jié)構(gòu)中，每一個第二臨近偽胞元30具有的結(jié)構(gòu)與圖6中所示的偽胞元的相同，并且分布有垂直翻轉(zhuǎn)的布局構(gòu)圖。因此，第二臨近偽胞元30的“上側(cè)”31a與標準胞元陣列1的上側(cè)1a相接觸。
分布于圖11中所示的標準胞元陣列1的右上角的臨近偽胞元用作第一臨近偽胞元和第二臨近偽胞元。進而，與圖1中的相同，形成的布局中可以沒有臨近偽胞元分布于這種位置。
如上所述，根據(jù)示例實施例，臨近偽胞元20(30)的分布使得每一個臨近偽胞元20(30)的框架21(31)的一側(cè)與標準胞元陣列1的側(cè)的相應部分相接觸。換句話說，臨近偽胞元20和30沿著標準胞元陣列1的外圍分布，而沒有在標準胞元陣列的外圍與臨近偽胞元的框架之間形成隙縫。因此，臨近偽構(gòu)圖在分布于標準胞元陣列1的最外部分中的標準胞元的構(gòu)圖附近得到分布，由此改善了構(gòu)圖密度的均一性和構(gòu)圖的規(guī)則性。
首先，我們來考慮沒有形成臨近偽條帶的情況。甚至在這種情況下，在標準胞元陣列的內(nèi)部部分中，每一個標準胞元被分布于標準胞元陣列中的鄰近標準胞元所包圍。因此，構(gòu)圖密度很高。在標準胞元陣列的最外部分上，另一方面，沒有分布任何構(gòu)圖的區(qū)域包圍了標準胞元陣列。因此，在標準胞元陣列的外部部分上構(gòu)圖密度就減小了。結(jié)果，在標準胞元陣列的內(nèi)部部分和外部部分之間就有大量的非均一性構(gòu)圖。
通過沿著標準胞元陣列的各側(cè)形成臨近偽條帶，標準胞元陣列的最外部分中的標準胞元也被臨近偽構(gòu)圖所包圍。結(jié)果，標準胞元陣列的外部部分中的構(gòu)圖密度增加了，并且標準胞元陣列的整個部分之上的構(gòu)圖密度的均一性提高了。
進而，如圖11所示，標準胞元陣列的內(nèi)部部分包括分布于水平方向上的標準胞元的門電路構(gòu)圖。標準胞元的門電路構(gòu)圖分布于水平方向上，并且每一個門電路構(gòu)圖在垂直方向上延伸。因此，在水平方向上產(chǎn)生了較高的構(gòu)圖規(guī)則性。
另一方面，當沒有形成臨近偽條帶時，位于標準胞元陣列的最左和最右部分的標準胞元朝向沒有分布任何構(gòu)圖的區(qū)域。結(jié)果，在標準胞元陣列1的外部部分在水平方向上的構(gòu)圖規(guī)則性會惡化。
當形成了臨近偽條帶時，沿著標準胞元陣列的左側(cè)和右側(cè)分布的臨近偽胞元的偽門電路構(gòu)圖改善了位于標準胞元陣列的最左和最右部分上沿著水平方向的門電路層中的構(gòu)圖規(guī)則性。進一步地，通過沿著標準胞元陣列的上側(cè)和下側(cè)分布的臨近偽胞元的偽門電路構(gòu)圖形成的門電路層的構(gòu)圖規(guī)則性改善了位于標準胞元陣列的最上和最下部分上的門電路層中的構(gòu)圖規(guī)則性。結(jié)果，在標準胞元陣列的整個部分之上，門電路層保持了較高的構(gòu)圖規(guī)則性。
需要注意的是，臨近偽胞元通常具有的門電路構(gòu)圖與標準胞元相同，但是不會具有完全相同的門電路構(gòu)圖。因此，與標準胞元陣列的內(nèi)部部分相比，標準胞元陣列的外部部分具有不同的構(gòu)圖密度和不同的構(gòu)圖規(guī)則性。不過，就如下面將要講述的，可以肯定的是，本發(fā)明的示例實施例對至少0.13μm代的半導體集成電路提供了充分的影響。
接下來，將參照圖11來詳細講述分布相互相鄰的i)標準胞元，ii)臨近偽胞元，以及iii)標準胞元和臨近偽胞元中的構(gòu)圖合并。
如上所述，每一個標準胞元和臨近偽胞元包括在垂直方向上分布的N阱構(gòu)圖和P阱構(gòu)圖；沿著上側(cè)和下側(cè)延伸的電源布線構(gòu)圖；以及位于電源布線構(gòu)圖下面的接觸構(gòu)圖和活性區(qū)域構(gòu)圖，這些構(gòu)圖都是根據(jù)共同的布局規(guī)則來分布的。因此，通過分布多個標準胞元和臨近偽胞元以便它們的上側(cè)、下側(cè)、左側(cè)和右側(cè)能夠相互接觸，相鄰胞元的構(gòu)圖就合并成單個的構(gòu)圖。
因此，在包括有臨近偽條帶的整個區(qū)域上防止了尺寸沒有滿足布局設計規(guī)則的小構(gòu)圖的形成和/或尺寸沒有滿足布局設計規(guī)則的相鄰構(gòu)圖之間的小空間的形成。
首先來講述N阱構(gòu)圖和P阱構(gòu)圖。
如圖3至5所示，每一個標準胞元10具有分布于垂直方向上的N阱構(gòu)圖和P阱構(gòu)圖。同樣，如圖6所示每一個第一臨近偽胞元20和第二臨近偽胞元30具有分布于垂直方向上的N阱構(gòu)圖和P阱構(gòu)圖。N阱構(gòu)圖和P阱構(gòu)圖形成于每一個標準胞元、第一和第二臨近偽胞元在水平方向的整個寬度之上。
在標準胞元陣列1中，多個標準胞元行分布于垂直方向上。在垂直方向上標準胞元10對于每一行都分布有非翻轉(zhuǎn)構(gòu)圖和垂直翻轉(zhuǎn)構(gòu)圖的交替性布局構(gòu)圖。同樣，在第一臨近偽條帶2中，在垂直方向上第一臨近偽胞元20分布有非翻轉(zhuǎn)構(gòu)圖和垂直翻轉(zhuǎn)構(gòu)圖的交替性布局構(gòu)圖，以便與鄰近的標準胞元10的布局構(gòu)圖的朝向匹配。進一步地，在第二臨近偽條帶3中，根據(jù)分布于標準胞元陣列1的最上行和最下行中的標準胞元10的布局構(gòu)圖的朝向，必要時第二臨近偽胞元30分布有垂直翻轉(zhuǎn)的布局構(gòu)圖。
結(jié)果，在垂直和水平方向上彼此相鄰分布的標準胞元和臨近偽胞元中的N阱構(gòu)圖合并成連續(xù)的N阱構(gòu)圖115(圖中由粗點線包圍的區(qū)域)，每一個在標準胞元陣列和臨近偽條帶的整個寬度之上在水平方向上延伸。同樣，標準胞元和臨近偽胞元中未示出的P阱構(gòu)圖合并成未示出的連續(xù)P阱構(gòu)圖(不同于N阱構(gòu)圖的區(qū)域)，每一個在標準胞元陣列和臨近偽條帶的整個寬度之上在水平方向上延伸。連續(xù)的N阱構(gòu)圖115和未示出的連續(xù)P阱構(gòu)圖在垂直方向上交替分布于整個標準胞元陣列之上。
接下來講述正電源布線構(gòu)圖和地電源布線構(gòu)圖。
如圖3至5所示，在標準胞元的整個寬度之上，每一個標準胞元10具有在水平方向上沿著上側(cè)延伸的正電源布線構(gòu)圖，以及在水平方向上沿著下側(cè)延伸的地電源布線構(gòu)圖。同樣，如圖6所示，在臨近偽胞元的整個寬度之上，每一個第一臨近偽胞元20和第二臨近偽胞元30具有在水平方向上沿著上側(cè)延伸的正電源布線構(gòu)圖，以及在水平方向上沿著下側(cè)延伸的地電源布線構(gòu)圖。
必要時，標準胞元和臨近偽胞元分布有非翻轉(zhuǎn)布局構(gòu)圖或垂直翻轉(zhuǎn)的布局構(gòu)圖。結(jié)果，在垂直和水平方向上，彼此相鄰分布的標準胞元和臨近偽胞元中的正電源布線構(gòu)圖和地電源布線構(gòu)圖合并成連續(xù)的正電源布線構(gòu)圖14a和連續(xù)的地電源布線構(gòu)圖14b，每一個在標準胞元陣列和臨近偽條帶的整個寬度之上在水平方向上延伸。連續(xù)的正電源布線構(gòu)圖14a和連續(xù)的地電源布線構(gòu)圖14b在垂直方向上交替分布于整個標準胞元陣列之上。
同樣，位于相鄰分布的標準胞元和臨近偽胞元中的電源布線構(gòu)圖下面的N+活性區(qū)域構(gòu)圖和P+活性區(qū)域構(gòu)圖合并成連續(xù)的N+活性區(qū)域構(gòu)圖和P+活性區(qū)域構(gòu)圖(圖中未示出)，每一個在標準胞元陣列和臨近偽條帶的整個寬度之上在水平方向上延伸。連續(xù)的N+活性區(qū)域構(gòu)圖和連續(xù)的P+活性區(qū)域構(gòu)圖在垂直方向上交替分布于標準胞元陣列之上。
接下來講述接觸構(gòu)圖。
如圖3至5所示，在電源布線構(gòu)圖的下面，每一個標準胞元10具有在水平方向上以恒定不變的間距沿著上側(cè)和下側(cè)分布的接觸構(gòu)圖。同樣，如圖6所示，在電源布線構(gòu)圖的下面，每一個第一臨近偽胞元20和第二臨近偽胞元30具有在水平方向上以恒定不變的間距沿著上側(cè)和下側(cè)分布的接觸構(gòu)圖。必要時，標準胞元和臨近偽胞元分布有非翻轉(zhuǎn)布局構(gòu)圖或垂直翻轉(zhuǎn)的布局構(gòu)圖。結(jié)果，在標準胞元陣列和臨近偽條帶的整個寬度之上，相鄰分布的標準胞元和臨近偽胞元中的接觸構(gòu)圖合并成以恒定不變的間距分布于水平方向的接觸構(gòu)圖13a和13b。
如圖10所示，標準胞元陣列1可以包括分布于標準胞元陣列的最外部分上的一個或多個輔助胞元。因此，可以形成標準胞元陣列的側(cè)，使得輔助胞元的側(cè)與標準胞元的側(cè)相連。當臨近偽胞元所分布的位置與輔助胞元相鄰時，與臨近偽胞元的分布位置與標準胞元相鄰的情況相同，由于根據(jù)共同布局規(guī)則輔助胞元也包括構(gòu)圖，因此這些分布位置相鄰的臨近偽胞元和輔助胞元中的構(gòu)圖相互合并。
在可選情況下，在臨近偽胞元20和30中，可以省略沿著上側(cè)和下側(cè)分布用于連接活性區(qū)域構(gòu)圖和電源布線構(gòu)圖的接觸構(gòu)圖。例如，當從第一臨近偽胞元20中省略了接觸構(gòu)圖時，合并的接觸構(gòu)圖13a和13b不會分布于第一臨近偽條帶2中。也就是說，位于電源布線構(gòu)圖14a和14b下面的接觸構(gòu)圖13a和13b僅分布于標準胞元陣列1中。
甚至在這種情況下，也滿足布局設計規(guī)則。另外，如上所述，標準胞元和臨近偽胞元中的N阱構(gòu)圖和P阱構(gòu)圖合并成連續(xù)的N阱構(gòu)圖15和P阱構(gòu)圖(圖中未示出)，每一個在標準胞元陣列1和第一臨近偽條帶2的整個寬度之上在水平方向上延伸。相應地，可以通過分布于標準胞元陣列1中的電源布線構(gòu)圖和接觸構(gòu)圖將電源供應給N阱構(gòu)圖和P阱構(gòu)圖。
通過省略沿著上側(cè)和下側(cè)分布的接觸構(gòu)圖，可以減少臨近偽胞元的數(shù)據(jù)大小，這導致減少了布局結(jié)構(gòu)和掩模數(shù)據(jù)的總體數(shù)據(jù)大小。
在圖11中所示的半導體集成電路的示例布局結(jié)構(gòu)中，圖6顯示的偽胞元具有一對電源布線構(gòu)圖214a和214b、一對位于電源布線構(gòu)圖下面的未示出的活性區(qū)域構(gòu)圖，以及兩組沿著框架的上側(cè)和下側(cè)分布的接觸構(gòu)圖213a和213b，它被用作第一臨近偽胞元20和第二臨近偽胞元30。不過，在沿著兩個水平側(cè)分布的這些構(gòu)圖中，只有沿著一個水平側(cè)分布的那些構(gòu)圖被用作與分布于標準胞元陣列的最上(或最下)部分的標準胞元(多個標準胞元)中的相應構(gòu)圖合并。
因此，可以使用其中電源布線構(gòu)圖、活性區(qū)域構(gòu)圖和接觸構(gòu)圖僅沿著一個水平側(cè)分布的偽胞元作為第二臨近偽胞元。在這樣的第二臨近偽胞元中也可以省略一個阱構(gòu)圖。
在圖11中所示的半導體集成電路的示例布局結(jié)構(gòu)中，僅分布了標準胞元和臨近偽胞元。不過，通常，實際的半導體集成電路的布局結(jié)構(gòu)進一步包括諸如輸入/輸出胞元等外部電路胞元和各種其他的組件。
進而，在圖11中所示的示例布局結(jié)構(gòu)中，僅顯示了電源布線構(gòu)圖。不過，實際的半導體集成電路的布局結(jié)構(gòu)包括諸如用于將標準胞元互相連接起來和將標準胞元和外部電路胞元連接起來的信號布線構(gòu)圖等各種類型的布線構(gòu)圖。這些多種類型的布線構(gòu)圖分布于多個層中。進而，必要時也在這些位置分布層間接觸構(gòu)圖，用于將分布于不同層中的布線構(gòu)圖連接起來。
接下來講述布局方法，或者用于通過使用CAD工具來設計上面所講述的半導體集成電路的布局結(jié)構(gòu)的方法。
圖12為流程圖，示出了根據(jù)本發(fā)明的半導體集成電路的布局方法的示例實施例。
為了通過使用CAD工具來布局半導體集成電路，在第一個步驟中，預先在庫中準備和注冊各種類型的胞元(步驟S1_1)。待準備和注冊的胞元包括諸如圖3至5中所示的示例標準胞元10等多種類型的標準胞元；諸如圖5中所示的示例第一臨近偽胞元20等至少一種類型的第一臨近偽胞元；諸如圖7中所示的示例第二臨近偽胞元30等至少一種類型的第二臨近偽胞元。
在圖11中所示的情況下，當使用與第一臨近偽胞元20和第二臨近偽胞元30相同的臨近偽胞元時，只準備和注冊與第一和第二臨近偽胞元相同的臨近偽胞元就足夠了。也可以準備和注冊用于每一個第一臨近偽胞元20和第二臨近偽胞元30的不同胞元。進而，可以為每一個第一臨近偽胞元20和第二臨近偽胞元30準備和注冊多種類型的胞元。
接下來，用戶在CAD工具上從庫中選擇用于實現(xiàn)半導體集成電路所需的邏輯功能的多種類型的標準胞元。包括有所選的多種類型的標準胞元中的每一個類型的一個或多個胞元的多個標準胞元是二維分布的(步驟S12)。在步驟S12中，如圖1所示，在CAD工具上形成無溝道類型標準胞元陣列。標準胞元陣列1的外圍具有垂直側(cè)和水平側(cè)，每一個側(cè)是由標準胞元的側(cè)形成的。
接下來，在步驟S13中，用戶在CAD工具上從庫中選擇第一臨近偽胞元和第二臨近偽胞元。然后，多個第一臨近偽胞元沿著標準胞元陣列的垂直側(cè)分布，并且多個第二臨近偽胞元沿著標準胞元陣列的水平側(cè)分布。從而，如圖1所示，在CAD工具上形成第一臨近偽條帶和第二臨近偽條帶。
多個第一臨近偽胞元沿著標準胞元陣列的每一個垂直側(cè)分布，以便多個第一臨近偽胞元的框架的上側(cè)和下側(cè)能夠相互接觸，并且以便多個第一臨近偽胞元的每一個的框架的左側(cè)和右側(cè)中的一個能夠與標準胞元陣列的垂直側(cè)的相應部分相接觸。多個第二臨近偽胞元沿著標準胞元陣列的每一個水平側(cè)分布，以便多個第二臨近偽胞元的每一個的框架的上側(cè)和下側(cè)中的一個能夠與標準胞元陣列的水平側(cè)的相應部分相接觸。
如上所述，每一個標準胞元和臨近偽胞元包括N阱構(gòu)圖和P阱構(gòu)圖，沿著上側(cè)和下側(cè)延伸的電源布線構(gòu)圖，以及位于根據(jù)共同構(gòu)圖布局規(guī)則分布的電源布線構(gòu)圖下面的接觸構(gòu)圖和活性區(qū)域構(gòu)圖。因此，必要時，通過使標準胞元和臨近偽胞元分布有垂直翻轉(zhuǎn)的布局構(gòu)圖和/或水平翻轉(zhuǎn)的布局構(gòu)圖，相鄰胞元的這些構(gòu)圖就簡單地合并成連續(xù)的構(gòu)圖，以便它們的各側(cè)相互接觸。
因此，在包括有標準胞元陣列和臨近偽條帶的整個區(qū)域上，防止了尺寸沒有滿足布局設計規(guī)則的小構(gòu)圖的形成和/或尺寸沒有滿足布局設計規(guī)則的位于相鄰構(gòu)圖之間的小空間的形成。
因此，使用高度和寬度作為測量值，只通過自動地分布標準胞元10和臨近偽胞元20和30，用戶就可以形成帶有第一和第二臨近偽條帶2和3的標準胞元陣列。換句話說，在專利文獻2中所述的邏輯合成是不需要的。因此，根據(jù)本發(fā)明的布局方法減少了布局設計所需的計算量，從而能使半導體集成電路的設計在短時間內(nèi)完成。
通常來說，在步驟S11中，在庫中準備和注冊多種類型的輔助胞元以及多種類型的標準胞元。在步驟S12中，選擇和分布一種或多種類型的輔助胞元以及多種類型的標準胞元，由此形成了標準胞元陣列。
一些輔助胞元可以包括其形狀和大小可以用作臨近偽構(gòu)圖的門電路構(gòu)圖。例如，用于增加電源布線之間的電容的輔助胞元具有用于形成電容的門電路構(gòu)圖，并且如果門電路構(gòu)圖具有適于臨近偽構(gòu)圖的形狀和大小，該輔助胞元可以用作輔助偽胞元。在這些情況下，不需要準備與輔助胞元不同的一個或者多個臨近偽胞元。
然而，通常更優(yōu)選的準備與輔助胞元不同的一個或者多個臨近偽胞元，以便可以分布與任何輔助胞元都不同的一個或者多個臨近偽胞元來形成臨近偽條帶。例如，用于增加電源布線之間的電容的輔助胞元具有用于將活性區(qū)域構(gòu)圖和門電路構(gòu)圖連接到電源布線構(gòu)圖的接觸構(gòu)圖。因此，即使在與輔助胞元的門電路構(gòu)圖相同的門電路構(gòu)圖用作臨近偽構(gòu)圖的情況下，更優(yōu)選要準備不具有接觸構(gòu)圖的不同臨近偽構(gòu)圖以便減小數(shù)據(jù)大小。在這種情況下，在多個層(即，接觸層)之一的構(gòu)圖中的不同使得臨近偽胞元不同于輔助胞元。
進而，對于半導體集成電路的實際布局設計，在通過圖12中所示的各步驟形成了如圖11所示的布局結(jié)構(gòu)之后，通過使用CAD工具的自動放置/路由功能，制造用于將標準胞元連接起來和用于將標準胞元和外部電路胞元等連接起來的布線。也就是說，自動地分布了信號布線構(gòu)圖和用于將位于不同層中的布線構(gòu)圖連接起來的中間層接觸構(gòu)圖，用于提供半導體集成電路所需的功能。
圖13示出了圖11中所示的相同布局結(jié)構(gòu)。不過，在該圖中，也示出了起刻度作用的網(wǎng)格線，用于在CAD工具上自動地分布標準胞元10和臨近偽胞元20和30。
圖13示出了水平網(wǎng)格線Gw和垂直網(wǎng)格線Gh。水平網(wǎng)格線Gw以等于標準胞元的共同高度的間距分布于垂直方向上。垂直網(wǎng)格線Gh以等于標準胞元的單位寬度的間距分布于水平方向上。通過使用CAD工具，用戶以網(wǎng)格線Gw和Gh作為刻度來分布標準胞元10和臨近偽胞元20和30。也就是說，分布標準胞元10和臨近偽胞元20和30，以便每一個胞元的原點位于網(wǎng)格線Gw和網(wǎng)格線Gh的交叉點上。
根據(jù)圖13中所示的示例實施例，臨近偽胞元20和30具有相同的高度，高度等于標準胞元的共同高度，并且寬度是標準胞元的單位寬度的m倍(m為不小于1的整數(shù))。因此，分布所有的胞元10、20和30，以便它們的上側(cè)、下側(cè)、左側(cè)和右側(cè)與水平和垂直網(wǎng)格線的相應一個相接觸。因此，用戶通過使用CAD工具的自動放置/路由功能，就可以很容易地分布臨近偽胞元20和30。
更為一般地，通過使用CAD工具的自動放置/路由功能，就可以很容易地分布高度為標準胞元的共同高度的k倍(k為不小于1的整數(shù))、并且寬度為標準胞元的單位寬度的m倍(m為不小于1的整數(shù))的臨近偽胞元，以便它們的所有側(cè)與水平和垂直網(wǎng)格線的相應一個相接觸。
如上所述，圖13中所示的網(wǎng)格線Gw和Gh作為CAD工具上的刻度，用于分布標準胞元10和臨近偽胞元20和30。需要注意的是，在半導體襯底上形成布局結(jié)構(gòu)時，并沒有根據(jù)網(wǎng)格線Gw和Gh形成任何物理結(jié)構(gòu)。也就是說，在半導體集成電路的布局結(jié)構(gòu)中，網(wǎng)格線Gw和Gh為虛構(gòu)的線。
甚至在第一臨近偽胞元20的寬度不等于標準胞元的單位寬度的m倍(m為不小于1的整數(shù))的情況下，也可以進行自動的布局。也就是說，例如，通過必要時將水平翻轉(zhuǎn)的標準胞元的原點置于重疊標準胞元陣列垂直側(cè)的垂直網(wǎng)格線Gh和水平網(wǎng)格線Gw的交叉點上，可以自動地分布第一臨近偽胞元。同樣，甚至在第二臨近偽胞元的高度不等于標準胞元的共同高度的k倍(k為不小于1的整數(shù))的情況下，也可以進行自動的布局。
不過，不用說，為了簡化自動布局，優(yōu)選情況下使用寬度為標準胞元的單位寬度的m倍(m為不小于1的整數(shù))的第一臨近偽胞元，以及高度為標準胞元的共同高度的k倍(k為不小于1的整數(shù))的第二臨近偽胞元。
另一方面，在使用寬度不等于標準胞元的單位寬度的m倍(m為不小于1的整數(shù))的第二臨近偽胞元的情況下，例如，需要執(zhí)行下面的操作。
多個第二臨近偽胞元以等于偽胞元的寬度的間距分布于水平方向上，以便形成整個長度(寬度)與標準胞元陣列的整個寬度匹配或近似匹配的臨近偽行。必要時，在對其垂直和/或水平地翻轉(zhuǎn)后，分布這樣形成的臨近偽行，以便該行中的第二臨近偽胞元的第一個的原點位于標準胞元陣列的拐角上。
因此，為了通過使用CAD工具的自動放置/路由功能來便于第二臨近偽條帶的形成，優(yōu)選情況下形成的第二臨近偽胞元的寬度為標準胞元的單位寬度的m倍(m為不小于1的整數(shù))。不過，甚至在需要進行這種操作的情況下，也可以在不使用邏輯合成的情況下設計布局結(jié)構(gòu)。而且，這樣形成的布局結(jié)構(gòu)的優(yōu)點是提高了構(gòu)圖密度的均一性，同時也提高了構(gòu)圖的規(guī)則性。
在圖11中所示的示例布局結(jié)構(gòu)中，通過分布多個第二臨近偽胞元30來形成第二臨近偽條帶3，以便每一個第二臨近偽胞元30的框架31的上側(cè)31a和下側(cè)31b的一個與標準胞元陣列1的水平側(cè)相接觸，并且第二臨近偽胞元的框架的左側(cè)31c和右側(cè)31d相互接觸。不過，第二臨近偽條帶3中的第二臨近偽胞元的左側(cè)31c和右側(cè)31d相互接觸并不總是必需的。
也就是說，例如，即使第二臨近偽胞元30的寬度不等于標準胞元的單位寬度的m倍(m為不小于1的整數(shù))，也存在第二臨近偽胞元30以標準胞元的單位寬度的m倍的間距分布的情況?？梢酝ㄟ^放置第二臨近偽胞元來進行這樣的布局，以便每一個第二臨近偽胞元30的原點分別置于垂直網(wǎng)格線和水平網(wǎng)格線的交叉點的一個上。這樣的布局使得第二臨近偽胞元的框架的左側(cè)31c和右側(cè)31d能夠相互接觸。
更為確切地，可以進行布局，其中m大于等于1，當?shù)诙R近偽胞元的寬度大于標準胞元的單位寬度的m倍并且小于單位寬度的(m+1)倍時，只要滿足布局設計規(guī)則，第二臨近偽胞元能夠以單位寬度的(m+1)倍的間距來分布。
例如，在第二臨近偽胞元的N阱構(gòu)圖的外部部分充分地在水平方向上延伸時，通過以標準胞元的單位寬度的(m+1)倍的間距自動分布第二臨近偽胞元，第二臨近偽胞元的N阱構(gòu)圖可以簡單地合并成連續(xù)的構(gòu)圖。通過使第二臨近偽胞元的構(gòu)圖的外部部分充分地延伸，在其他層中也可以形成連續(xù)的構(gòu)圖。
如果由于第二臨近偽胞元之間存在的隙縫，構(gòu)圖密度的均一性和構(gòu)圖規(guī)則性不能得到充分地提高，則提供第二臨近偽條帶沒有任何好處。不過，在上述情況下，隙縫的寬度比標準胞元的單位寬度要小。因此，通過適當?shù)卦O計第二臨近偽胞元，構(gòu)圖密度的均一性和構(gòu)圖規(guī)則性可以得到有效改善。
在這種情況下，也可以認為，寬度為標準胞元的單位寬度的m+1倍的第二臨近偽胞元得到了有效準備，并且通過分布多個第二臨近偽胞元形成了第二臨近偽條帶，以便框架的左側(cè)和右側(cè)能夠相互接觸。也就是說，雖然在第二臨近偽胞元的設計過程中，使用了寬度不等于標準胞元的單位寬度的m倍的框架，但是也可以認為，在分布多個第二臨近偽胞元以形成第二臨近偽條帶的過程中，使用了寬度為標準胞元的單位寬度的m+1倍的虛構(gòu)框架。
在水平方向上分布有寬度為標準胞元的單位寬度的m+1倍的間距的第二臨近偽胞元中的N阱構(gòu)圖沒有相互合并的情況下，可以采用下面的方法。也就是說，準備了組合胞元，它包括第二臨近偽胞元和用于連接第二臨近偽胞元的鄰近胞元的N阱構(gòu)圖的連接胞元。并且多個組合胞元分布有寬度為標準胞元的單位寬度的m+1倍的間距，以形成第二臨近偽條帶。
通過調(diào)整連接胞元的寬度，可以將組合胞元的寬度調(diào)整為標準胞元的單位寬度的m+1倍。由此，可以自動地使組合胞元分布有寬度為單位寬度的m+1倍的間距，以便組合胞元的框架的左側(cè)和右側(cè)能夠相互接觸。
甚至在分別單獨準備第二偽胞元和連接胞元的情況下，也可以認為在效果上準備了寬度為標準胞元的單位寬度的m+1倍的組合胞元，作為用于形成第二臨近偽條帶的第二臨近偽胞元。
接下來，講述用于制造根據(jù)本發(fā)明的半導體集成電路的光掩模。
圖14示出了基于圖11中所示的半導體集成電路的布局結(jié)構(gòu)形成的示例光掩模之一的一部分。
圖14中所示的示例光掩模用于暴光正抗蝕層，并且用于形成圖11中所示的半導體集成電路的布局結(jié)構(gòu)中的門電路層構(gòu)圖。如上所述，圖11中所示的標準胞元10的門電路層構(gòu)圖112的部分具有的尺寸小于臨界尺寸(見圖3中由L1表示的部分)。為了校正在半導體襯底上轉(zhuǎn)移構(gòu)圖時發(fā)生的構(gòu)圖變形，在尺寸小于臨界尺寸的構(gòu)圖的部分上執(zhí)行光學臨近校正(OPC)。
根據(jù)制造半導體集成電路所采用的照相平版技術(shù)，來適當?shù)卮_定臨界尺寸。通常地，在實際中優(yōu)選地采用小于暴光光的波長λ的臨界尺寸。在用于制造0.13μm代的半導體集成電路的照相平版技術(shù)中，使用波長為248nm的深紫外線作為暴光光，并且臨界尺寸被確定為例如0.20μm。
另一方面，圖11中所示的臨近偽胞元20和30的門電路層構(gòu)圖212和312的任何部分所形成時的尺寸不小于臨界尺寸。也就是說，構(gòu)圖的最小尺寸(圖6中由L4表示的寬度)等于或大于臨界尺寸。因此，在臨近偽胞元的門電路層構(gòu)圖上不執(zhí)行OPC。
圖14中所示的光掩模5包括與用于形成標準胞元陣列1的標準胞元10之內(nèi)的門電路構(gòu)圖112相對應的掩模構(gòu)圖52；以及與用于形成臨近偽條帶2和3的臨近偽胞元20和30之內(nèi)的門電路構(gòu)圖212和312相對應的掩模構(gòu)圖53。例如，在石英玻璃襯底51上，掩模構(gòu)圖是由鉻掩模制成的。
掩模構(gòu)圖52和掩模構(gòu)圖53的組合通常具有與圖11中所示的門電路構(gòu)圖112、212和312的組合相同的布局結(jié)構(gòu)。它們之間的差別在于，與部分的尺寸小于臨界尺寸的門電路構(gòu)圖112對應的掩模構(gòu)圖52包括用于收集抗蝕構(gòu)圖的變形的校正構(gòu)圖521。
圖11中所示的布局結(jié)構(gòu)沒有包括這一校正構(gòu)圖。在用于根據(jù)布局結(jié)構(gòu)的構(gòu)圖數(shù)據(jù)來創(chuàng)建掩模構(gòu)圖數(shù)據(jù)的步驟中，增加了校正構(gòu)圖。更為確切地，在用于創(chuàng)建掩模構(gòu)圖的步驟中，分離出了需要校正的尺寸小于臨界尺寸的部分，并且將校正構(gòu)圖設計成一定的形狀，以便在將掩模構(gòu)圖轉(zhuǎn)移到抗蝕構(gòu)圖的過程中能夠校正構(gòu)圖變形。
另一方面，與臨近偽胞元20和30的門電路構(gòu)圖相對應的掩模構(gòu)圖53并不包括這一校正構(gòu)圖。
在用于1/n縮比投射暴光的掩模中，沒有包括任何校正構(gòu)圖的掩模構(gòu)圖52和53的部分通常具有的尺寸為圖11中所示的布局結(jié)構(gòu)中的構(gòu)圖的對應部分的尺寸的n倍。
在一些情況下，對于一些層的掩模構(gòu)圖進行所謂的“掩模偏置”。也就是說，考慮到發(fā)生在照相平版印刷處理和/或蝕刻處理中的尺寸變化，將特定層的掩模構(gòu)圖的尺寸增大或減小一定量。
對于門電路層，為了平衡P溝道MOSFET和N溝道MOSFET的屬性，對P溝道MOSFET的門電路構(gòu)圖和N溝道MOSFET的門電路構(gòu)圖執(zhí)行掩模偏置時，所使用的偏置量是不同的。
需要注意的是，這樣講述的掩模偏置和對尺寸小于臨界尺寸的部分執(zhí)行的OPC是不同的。
在圖14中所示的示例實施例中，對光掩模5的掩模構(gòu)圖52執(zhí)行所謂“錘頭”型校正，其中，在線構(gòu)圖的頂端周圍增加了用于校正抗蝕構(gòu)圖的變形的收集構(gòu)圖521。校正可以采用其他不同的方法。例如，可以執(zhí)行所謂的“散射條”型校正，其中在主構(gòu)圖的附近增加了尺寸小于照相平版印刷技術(shù)分辨率的窄構(gòu)圖。進而，可以執(zhí)行所謂的“基于模擬的OPC”，其中校正構(gòu)圖的形狀和布局是根據(jù)對抗蝕構(gòu)圖的變形進行模擬來確定的。
用于其它層的掩模的掩模構(gòu)圖是以同樣方式來設計的。
不過在有些情況下，通過使用CAD工具創(chuàng)建的邏輯布局結(jié)構(gòu)中的層和掩模層并不是一一對應。例如，圖11中所示的布局結(jié)構(gòu)具有P+活性區(qū)域和N+活性區(qū)域。在CAD工具上創(chuàng)建掩模數(shù)據(jù)時，P+活性區(qū)域和N+活性區(qū)域的構(gòu)圖數(shù)據(jù)都合并了，由此形成了共同活性區(qū)域掩模構(gòu)圖。另外，根據(jù)P+活性區(qū)域和N+活性區(qū)域的構(gòu)圖數(shù)據(jù)，形成了P+注入掩模和N+注入掩模。注入掩模用于使通過使用共同活性區(qū)域掩模形成的活性區(qū)域的一部分變成P+活性區(qū)域，并且使其他的部分變成N+活性區(qū)域。
而且，根據(jù)由N阱構(gòu)圖的數(shù)據(jù)反相所創(chuàng)建的構(gòu)圖數(shù)據(jù)，生成了用于形成P阱區(qū)域(在圖11中的布局構(gòu)圖中沒有顯示出來)的P阱層掩模。
如上所述，根據(jù)本發(fā)明的示例實施例的布局結(jié)構(gòu)包括沿著標準胞元陣列1的各側(cè)并通過分布臨近偽胞元20和30形成的臨近偽條帶2和3。根據(jù)示例實施例的布局結(jié)構(gòu)改善了構(gòu)圖密度的均一性和構(gòu)圖規(guī)則性。結(jié)果，在形成半導體集成電路中的構(gòu)圖時，具有改善的處理精度和尺寸控制度。
現(xiàn)在，來評估用于改善在半導體襯底上形成的抗蝕構(gòu)圖中的尺寸控制度的布局結(jié)構(gòu)的效果，其中第一臨近偽胞元20和第二臨近偽胞元30沿著標準胞元陣列1的各側(cè)分布，而它們之間沒有形成隙縫。
這里，分布了臨近偽胞元的三種不同類型，以便沿著標準胞元陣列的左側(cè)和右側(cè)形成第一臨近偽條帶。并且針對圖3中所示的標準胞元中的門電路構(gòu)圖，來評估用于改善尺寸控制度的效果。在CAD工具上的邏輯布局結(jié)構(gòu)中的門電路構(gòu)圖具有的尺寸(寬度)是0.12μm。暴光光的波長是248nm。
圖15至17示出了用于評估的臨近偽胞元。
圖15中所示的臨近偽胞元A具有的寬度是標準胞元的單位寬度的3倍。圖16和17中所示的臨近偽胞元B和C的每一個具有的寬度是標準胞元的單位寬度的5倍。這些臨近偽胞元A、B和C的每一個具有的高度等于標準胞元的共同高度。
這些臨近偽胞元A、B和C分別包括活性區(qū)域構(gòu)圖a1、b1和c1；門電路構(gòu)圖a2、b2和c2；接觸構(gòu)圖a3、b3和c3；以及電源布線構(gòu)圖a4、b4和c4。雖然通過相同的孵化構(gòu)圖在圖中所示了兩種類型的活性區(qū)域構(gòu)圖，但是這些臨近偽構(gòu)圖的每一個中的活性區(qū)域構(gòu)圖包括P+活性區(qū)域構(gòu)圖和N+活性區(qū)域構(gòu)圖。而且，雖然沒有顯示在圖中，但是這些臨近偽胞元的每一個都包括N阱構(gòu)圖和P阱構(gòu)圖。
表1示出了評估的結(jié)果。


表1示出了以處理性能指數(shù)Cp作為衡量標準的評估結(jié)果。對用于位于標準胞元陣列的最左和最右部分的標準胞元的門電路構(gòu)圖的抗蝕構(gòu)圖的尺寸偏移進行了評估。通過沿著標準胞元的左側(cè)和右側(cè)分布臨近偽胞元A(圖15)、B(圖16)或C(圖17)，形成了第一臨近偽條帶，以便臨近偽胞元的各側(cè)與標準胞元陣列的各側(cè)相接觸。
作為比較示例性，表1進一步示出了對沒有形成任何臨近偽條帶，以及通過分布臨近偽胞元來形成臨近偽條帶以便臨近偽胞元的各側(cè)不與標準胞元陣列的各側(cè)接觸的情況的評估結(jié)果。
通常，我們知道處理性能指數(shù)Cp大于等于1表示具有足夠的處理性能，并且處理性能指數(shù)Cp小于1表示不具有足夠的處理性能(見例如《新版品質(zhì)管理便覽，第2版》的第118頁，日本品質(zhì)協(xié)會，朝香鐵一他監(jiān)修)。
如表1所示，當分布A、B和C中任一個的臨近偽胞元以便臨近偽胞元的左側(cè)或右側(cè)與標準胞元陣列的左側(cè)或右側(cè)相接觸時，處理性能指數(shù)顯示等于或大于1。因此，確定以足夠的處理性能或足夠的處理精度來執(zhí)行用于形成用于門電路層的抗蝕構(gòu)圖的照相平版印刷處理。
另一方面，在沒有分布任何臨近偽胞元的情況下，處理性能指數(shù)Cp的值小于1。因此，確定以不足夠的處理性能或處理精度來執(zhí)行用于形成用于門電路層的抗蝕構(gòu)圖的照相平版印刷處理。
而且，在分布A、B和C中任一個的臨近偽胞元以便臨近偽胞元的左側(cè)或右側(cè)不與標準胞元陣列的左側(cè)或右側(cè)相接觸時，處理性能指數(shù)Cp的值小于1。因此，確定處理性能(處理精度)是不足的。需要注意的是，位于臨近偽胞元的各側(cè)和標準胞元陣列的各側(cè)之間的隙縫被設定為0.2μm，根據(jù)用于0.13μm代的半導體集成電路的布局設計規(guī)則，這一尺寸是所允許的最小空間間隔。
如上述結(jié)果所說明的，可以肯定的是，為了獲得足夠的處理性能，應該分布臨近偽胞元，以便臨近偽胞元的各側(cè)與標準胞元陣列的側(cè)相接觸。
接下來，進一步參照附圖對比較性示例性進行詳細講述，該例中分布有臨近偽胞元，以便在臨近偽胞元的側(cè)和標準胞元陣列的側(cè)之間形成隙縫。
圖18示出了半導體集成電路的示例布局結(jié)構(gòu)，其中第一和第二臨近偽條帶沿著標準胞元陣列的各側(cè)形成。與圖11中所示的布局結(jié)構(gòu)不同，在該示例布局結(jié)構(gòu)中，用于形成臨近偽條帶的臨近偽胞元的各側(cè)不與標準胞元陣列的各側(cè)接觸。換句話說，沿著標準胞元陣列的各側(cè)分布臨近偽條帶，并在它們之間形成隙縫。
圖18示出了標準胞元陣列1的右上部分、第一臨近偽條帶2’的右上部分、以及第二臨近偽條帶3’的右上部分。在半導體集成電路的布局結(jié)構(gòu)中，為了保證它們之間的電氣絕緣，諸如相鄰的電源布線構(gòu)圖和活性區(qū)域構(gòu)圖等構(gòu)圖應該被分開一間隔，該間隔等于或大于由布局設計規(guī)則確定的最小間隔。
例如，標準胞元陣列1的電源布線構(gòu)圖114和第一臨近偽胞元20’的電源布線構(gòu)圖214’應該被相互分開一間隔，該間隔等于或大于由布局設計規(guī)則確定的最小間隔(見圖中的箭頭S1)。類似地，分布于電源布線構(gòu)圖114和214’下面的活性區(qū)域構(gòu)圖111和211’應該被相互分開一間隔，該間隔等于或大于最小間隔。
同樣，沿著標準胞元陣列1的上側(cè)分布的電源布線構(gòu)圖114和沿著朝向標準胞元陣列1上側(cè)的第二臨近偽胞元30’的側(cè)分布的電源布線構(gòu)圖314’應該被相互分開一間隔，該間隔等于或大于由構(gòu)圖布局規(guī)則確定的最小間隔(見圖中的箭頭S2)。類似地，分布于電源布線構(gòu)圖114和314’下面的活性區(qū)域構(gòu)圖111和311’應該被相互分開一間隔，該間隔等于或大于最小間隔。
圖18示出了0.13μm代的半導體集成電路的布局結(jié)構(gòu)的示例性，其中最小間隔S1和S2被確定為0.2μm。
如上所述，當沿著標準胞元陣列的各側(cè)形成第一和第二臨近偽條帶，并且在它們之間存在隙縫時，由于布局結(jié)構(gòu)必須根據(jù)布局設計規(guī)則來設計，因此隙縫不能小于一特定值。因此，位于分布于標準胞元陣列的最外部分的標準胞元和臨近偽條帶中的臨近偽胞元的構(gòu)圖之間的隙縫不能太小。結(jié)果，由于處理會受到穿過隙縫的暴光光的散射的影響，因此，通過照相平版印刷處理來形成位于標準胞元的最外部分的標準胞元構(gòu)圖時，無法具有太高的尺寸控制度。
例如，在位于標準胞元陣列的最右部分的標準胞元中，在由圖18中的標號G1所示的用于形成與邏輯布局結(jié)構(gòu)中尺寸為0.12μm的門電路構(gòu)圖相對應的抗蝕構(gòu)圖的照相平版處理中，處理性能指數(shù)顯示為0.66。類似地，在分布于標準胞元陣列的最上部分的標準胞元中，在由圖中的標號G2所示的用于形成與尺寸(寬度)同樣為0.12μm的門電路構(gòu)圖相對應的抗蝕構(gòu)圖的照相平版印刷處理中，處理性能指數(shù)顯示為0.73。
如上所述，這一布局結(jié)構(gòu)導致了處理性能水平的不足。
進而，在圖18所示的比較性布局結(jié)構(gòu)中，間隔S1和S2不等于圖13中所示的網(wǎng)格線Gw和Gh的間距。因此，臨近偽胞元20’和30’的原點沒有置于水平和垂直網(wǎng)格線的任何一個交叉點上。因此，通過使用由網(wǎng)格線Gw和Gh作為刻度的CAD工具的自動安置/路由功能，不能分布臨近偽胞元20’和30’。
為了能夠使用網(wǎng)格線作為刻度來分布臨近偽胞元，需要使間隔S1和S2更大一些。
進而，在圖18中所示的布局結(jié)構(gòu)中，只通過分布臨近偽胞元，不會使標準胞元10中的電源布線構(gòu)圖114和第一臨近偽胞元20’中的電源布線構(gòu)圖214’合并起來以形成一個連續(xù)的構(gòu)圖。對于第二臨近偽胞元30’中的電源布線構(gòu)圖314’也是同樣的道理。因此，需要分布額外的布線構(gòu)圖，以將電源布線構(gòu)圖連接起來。
如上所述，可以肯定的是，為了允許用戶進行自動的布局并同時抑制構(gòu)圖尺寸的偏移，需要分布第一臨近偽胞元以便它與標準胞元陣列1的垂直側(cè)1c或1d相接觸，并且需要分布第二臨近偽胞元以便它與標準胞元陣列1的水平側(cè)1a或1b相接觸。
作為另一個比較性示例，對所具有的高度不等于標準胞元的共同高度的k倍(k為不小于1的整數(shù))的第一臨近偽胞元的效果進行了評估。下面就來講述評估的結(jié)果。
圖19示出了布局結(jié)構(gòu)的示例性，其中高度小于標準胞元的共同高度的臨近偽胞元沿著標準胞元陣列的垂直側(cè)分布。確切地說，圖19示出了標準胞元陣列1的右部，以及通過沿著標準胞元陣列1的右邊分布臨近偽胞元D而形成的第一臨近偽條帶2”的一部分。
在這一布局結(jié)構(gòu)中，位于標準胞元中的活性區(qū)域構(gòu)圖d1和臨近偽胞元中的活性區(qū)域構(gòu)圖之間的間隔(見圖19中的箭頭S3)，位于標準胞元中的電源布線構(gòu)圖d2和臨近偽胞元中的電源布線構(gòu)圖之間的間隔(見圖19中的箭頭S4)，以及位于臨近偽胞元中的活性區(qū)域構(gòu)圖d3和N阱構(gòu)圖之間的間隔(見圖19中的箭頭S5)，必須滿足構(gòu)圖布局規(guī)則。因此，臨近偽胞元的高度被限制在特定范圍內(nèi)。
在圖19所示的半導體集成電路的布局結(jié)構(gòu)中，標準胞元陣列1的右側(cè)1d的特定部分不與臨近偽胞元中的任一個相接觸。因此，沒有分布任何偽構(gòu)圖的大間隔是沿著右側(cè)的這些部分形成的。這惡化了構(gòu)圖密度的均一性和構(gòu)圖規(guī)則性。
在圖19所示的半導體集成電路的布局結(jié)構(gòu)中，抗蝕構(gòu)圖的兩個部分的尺寸(寬度)得到了測量，在圖中由G3和G4來表示，抗蝕構(gòu)圖與標準胞元陣列1的最右部分中的標準胞元中的門電路相對應。由G3表示的部分位于前述的間隔附近，這惡化了構(gòu)圖密度的均一性和構(gòu)圖規(guī)則性。另一方面，由G4表示的部分朝向臨近偽胞元D。因此，保持了構(gòu)圖密度的均一性和構(gòu)圖規(guī)則性。
圖20示出了與門電路構(gòu)圖相對應的抗蝕構(gòu)圖的尺寸偏移的評估結(jié)果，結(jié)果由處理性能指數(shù)Cp來表示。顯示的評估結(jié)果與所分布的臨近偽胞元的高度有關(guān)，以便與標準胞元陣列1的左側(cè)和右側(cè)相接觸。
圖20所示的圖形中的橫軸表示由標準胞元的高度進行歸一化的臨近偽胞元的高度。也就是說，“1”表示等于標準胞元的共同高度的高度，并且“2”表示標準胞元的共同高度的2倍。如上所述，臨近偽胞元的高度被布局設計規(guī)則限制在一定的范圍內(nèi)。圖20所示的圖表的縱軸表示用于形成用于門電路層的抗蝕構(gòu)圖的照相平版印刷處理的處理性能指數(shù)Cp。
如圖20所示，不論臨近偽胞元的高度如何，由G4表示的門電路構(gòu)圖的一部分的處理性能指數(shù)Cp的值都大于1。對于由G3表示的門電路構(gòu)圖的一部分，當臨近偽胞元的高度為標準胞元的高度的k倍(k是不小于1的整數(shù))時，處理性能指數(shù)Cp的值大于1。不過，當臨近偽胞元的高度不等于標準胞元的高度的k倍(k是不小于1的整數(shù))時，處理性能指數(shù)Cp的值小于1。
因此可以肯定的是，當臨近偽胞元的高度不等于標準胞元的高度的k倍(k是不小于1的整數(shù))時，照相平版印刷處理無法展示足夠的處理性能。
接下來，講述分布于第一和第二臨近偽條帶外部的外部偽胞元。
圖21示出了示例布局結(jié)構(gòu)，其中外部偽胞元分布于第一和第二臨近偽條帶的外部。
圖21示出了包括有標準胞元陣列1的右上部分的半導體集成電路的示例布局結(jié)構(gòu)的一部分。確切地說，圖21示出了由標準胞元10形成的標準胞元陣列1，由第一和第二臨近偽胞元20和30形成的第一和第二臨近偽條帶2和3，以及由外部偽胞元60形成的外部偽區(qū)域6。
圖21所示的標準胞元陣列1包括三種類型的標準胞元一種具有的寬度是單位寬度的3倍，一種具有的寬度是單位寬度的4倍，還有一種具有的寬度是單位寬度的6倍。另一方面，在圖21所示的布局結(jié)構(gòu)中，臨近偽條帶2和3是由相同的臨近偽胞元20和30形成的，臨近偽胞元20和30的相同高度等于標準胞元10的共同高度，并且寬度是標準胞元的單位寬度的4倍。
標準胞元10和臨近偽胞元20和30沿著共同網(wǎng)格線Gw和Gh分布。也就是說，分布標準胞元10和臨近偽胞元20和30以便這些胞元的原點置于水平網(wǎng)格線Gw(所分布的間距等于標準胞元的共同高度)和垂直網(wǎng)格線Gh(所分布的間距等于標準胞元的單位寬度)的交叉點上。因此，分布標準胞元10和臨近偽胞元20和30的每一個以便它們的框架的上側(cè)、下側(cè)、左側(cè)和右側(cè)與共同網(wǎng)格線Gw和Gh相接觸。
分布臨近偽胞元20和30，以便它們的框架與標準胞元陣列1的各側(cè)相接觸。制造的禁區(qū)7與臨近偽條帶2和3的外側(cè)相接觸。為了使用稍候講述的邏輯合成來分布外部偽胞元60，提供了禁區(qū)7。
外部偽胞元60分布于禁區(qū)7的外部，以便填滿處于臨近偽條帶外部的區(qū)域。從而形成了外部偽區(qū)域6。外部偽胞元60包括門電路構(gòu)圖61和分布于門電路構(gòu)圖61下面的活性區(qū)域構(gòu)圖62。如圖21所示，外部偽胞元60具有簡單的結(jié)構(gòu)，這導致與臨近偽胞元相比，每單位區(qū)域只有很小的數(shù)據(jù)大小。因此，外部偽胞元60適合于使用偽構(gòu)圖來填充大區(qū)域。
外部偽胞元60沿著水平網(wǎng)格線Gaw和垂直網(wǎng)格線Gah分布，它所分布的間距與用于分布標準胞元10和臨近偽胞元20和30的網(wǎng)格線Gw和Gh的間距無關(guān)。因此，使用稍候講述的邏輯合成來執(zhí)行外部偽胞元60的布局。
接下來，講述用于在CAD工具上設計圖21所示的半導體集成電路的布局結(jié)構(gòu)的方法。
圖22為流程圖，示出了用于設計半導體集成電路的布局結(jié)構(gòu)的示例方法。該示例方法分布外部偽胞元以及標準胞元和臨近偽胞元。
在圖22中所示的布局方法中，在根據(jù)預定的運算法則的芯片區(qū)域上，通過使用CAD工具的自動放置/路由功能，并使用采用共同布局網(wǎng)格線作為刻度的程序，自動地分布標準胞元和臨近偽胞元。進而，通過邏輯合成來分布外部偽胞元，而與使用自動放置和路由功能的布局無關(guān)。
也就是說，首先，從庫中選擇集成電路的邏輯功能所需要的標準胞元，并將其分布在使用圖21所示的共同布局網(wǎng)格線Gw和Gh作為刻度的芯片區(qū)域中(步驟S21)。接下來，以同樣的方式使用由共同布局網(wǎng)格線Gw和Gh作為刻度來分布臨近偽胞元(步驟S22)。接下來，執(zhí)行自動布線(步驟S23)。需要注意的是，在圖21中沒有示出布線構(gòu)圖。進而，外部偽胞元分布于整個芯片區(qū)域之上，使用如圖21所示的與前述步驟無關(guān)的專用布局網(wǎng)格線Gaw和Gah作為刻度(步驟S24)。
隨后，執(zhí)行邏輯合成(步驟S25)。例如，在步驟S25中，邏輯合成執(zhí)行如下。
首先，在CAD工具上的芯片區(qū)域中，通過自動放置/路由功能將分布有標準胞元和臨近偽胞元的區(qū)域進行二維地擴張+1.0μm。擴張區(qū)域合并成禁止分布外部偽胞元的“禁區(qū)”。然后，在分布于整個芯片區(qū)域之上的外部偽胞元中，刪除了完全或部分地重疊禁區(qū)的胞元。接下來，由自動放置/路由功能創(chuàng)建的其余外部偽胞元的布局數(shù)據(jù)和標準胞元陣列和臨近偽條帶的布局數(shù)據(jù)合并成半導體集成電路的布局數(shù)據(jù)。
在圖22中所示的示例布局方法中，已經(jīng)講述了完全或部分地重疊禁區(qū)的外部偽胞元被刪掉的情況。根據(jù)該發(fā)明的布局方法并不局限于該示例。例如，當刪掉完全地重疊禁區(qū)的外部偽胞元時，也可以修改通過使用預定的邏輯表達式來部分地重疊禁區(qū)的外部偽胞元的偽構(gòu)圖。
在圖22所示的示例布局方法中，僅自動地分布了標準胞元和臨近偽胞元。不過，也可以自動地分布諸如存儲宏胞元、模擬宏胞元等宏胞元以及標準胞元，并且對于這樣自動設計的布局，布線也可以自動地形成。
雖然圖22中沒有顯示出來，但是在實際的半導體集成電路具有的布局結(jié)構(gòu)中還分布了多個用于從半導體集成電路之外的外部電路輸入信號/將信號輸出至半導體集成電路之外的外部電路的多個輸入/輸出電路胞元以及標準胞元、宏胞元等。進而，在標準胞元、宏胞元等之間，以及輸入/輸出電路胞元之間進行布線。
圖23示出了用于根據(jù)圖22所示的流程圖執(zhí)行處理的CAD工具(布局設計系統(tǒng))的示例功能結(jié)構(gòu)圖。
圖23所示的示例布局設計系統(tǒng)500包括存儲單元510、自動放置/路由單元520、邏輯合成單元530和輸出單元540。
存儲單元510存儲網(wǎng)(net)列表、布局程序、胞元庫、外部偽胞元以及邏輯表達式。網(wǎng)列表存儲連接信息，也就是用于連接諸如MOS晶體管、電阻器、電容器等電路器件的有關(guān)信息；以及諸如開啟狀態(tài)下的電流、電阻值、電容值等電路器件的特征。布局程序存儲焊盤布局信息、電源布局信息、布局設計規(guī)則等。
胞元庫存儲多種類型的標準胞元，以及一種或多種類型的臨近偽胞元。存儲在胞元庫中的多種類型的標準胞元的每一個都具有反相器、緩沖器、XOR門電路、AND門電路、多路器等的功能。進而，多種類型的標準胞元包括具有相同功能和不同驅(qū)動能力的標準胞元，例如，驅(qū)動能力可以是單位驅(qū)動能力的一倍、二倍和五倍。也就是說，胞元庫存儲諸如圖2至5所示的標準胞元。
自動放置/路由單元520具有的功能包括讀出存儲在存儲單元510中的網(wǎng)列表、布局程序和胞元庫；以及根據(jù)網(wǎng)列表和布局程序來執(zhí)行自動放置/路由。自動放置/路由單元520包括標準胞元分布單元521，用于執(zhí)行如圖22所示的步驟S21的處理過程；臨近偽胞元分布單元522，用于執(zhí)行步驟S22的處理過程；以及自動布線單元523，用于執(zhí)行步驟S23的處理過程。標準胞元分布單元521根據(jù)網(wǎng)列表來選擇實現(xiàn)半導體集成電路的邏輯功能所需要的標準胞元，然后分布所選擇的標準胞元。
邏輯合成單元530讀出外部偽胞元，并且在芯片區(qū)域上分布外部偽胞元。接下來，根據(jù)存儲在存儲單元510中的邏輯表達式，邏輯合成單元530合并這樣分布的外部偽胞元的布局數(shù)據(jù)；以及由自動放置/路由單元520所創(chuàng)建的標準胞元陣列和臨近偽條帶的布局數(shù)據(jù)。也就是說，邏輯合成單元530執(zhí)行圖22所示的步驟S24和步驟S25的處理。
輸出單元540以諸如gdsII等特定布局格式輸出這樣創(chuàng)建的布局數(shù)據(jù)。
圖24示出了半導體集成電路的示例布局結(jié)構(gòu)的一部分，其中分布了不同于圖21所示外部偽胞元的外部偽胞元。
圖24所示的布局結(jié)構(gòu)包括與圖21所示相同的標準胞元10、相同的第一和第二臨近偽胞元20和30。
與圖21所示的外部偽構(gòu)圖60的方式相同，圖24所示的外部偽胞元64包括分布于門電路構(gòu)圖65下面的門電路構(gòu)圖65和活性區(qū)域構(gòu)圖66。不過，外部偽胞元64的高度是標準胞元10的共同高度的k1倍(k1是不小于1的整數(shù))，確切地說，高度是標準胞元10的2倍；寬度是標準胞元的單位寬度的m1倍(m1是不小于1的整數(shù))，確切地說，寬度是標準胞元10的單位寬度的5倍。
通過使用水平網(wǎng)格線Gw和垂直網(wǎng)格線Gh，將外部偽胞元64分布于芯片區(qū)域中，作為共同布局網(wǎng)格線，這些網(wǎng)格線也用于分布標準胞元和第一和第二臨近偽胞元。也就是說，分布外部偽胞元64，以便位于框架的拐角處的原點X置于網(wǎng)格線Gw和Gh的交叉處之一上。因此，在不使用邏輯合成的情況下來執(zhí)行外部偽胞元64的分布。
例如，自動地分布標準胞元10和臨近偽胞元20和30的諸如圖23所示的布局設計系統(tǒng)的自動放置/路由單元520，進一步自動地分布外部偽胞元64。確切地說，例如，外部偽胞元也可以以如下網(wǎng)格點作為原點自動地分布，即該網(wǎng)格點在垂直和水平方向上與臨近偽條帶的外部拐角距離特定數(shù)目個網(wǎng)格步。
接下來，講述用于在CAD工具上設計圖24所示的半導體集成電路的布局結(jié)構(gòu)的方法。
圖25為流程圖，示出了用于設計圖24所示的半導體集成電路的布局結(jié)構(gòu)的示例布局方法。布局方法包括準備標準胞元、第一和第二臨近偽胞元、以及高度是標準胞元的共同高度的k1倍(k1是不小于1的整數(shù))并且寬度是標準胞元的單位寬度的m1倍(m1是不小于1的整數(shù))的外部偽胞元；以及通過分布這些胞元，來形成標準胞元陣列、第一和第二臨近偽條帶，以及外部偽區(qū)域。
在圖25所示的示例布局方法中，通過使用共同布局網(wǎng)格作為刻度的布局設計系統(tǒng)的自動放置/路由單元的功能，自動地分布和布線所有的標準胞元、第一和第二臨近偽胞元、以及外部偽胞元。也就是說，首先，通過使用圖24所示的共同網(wǎng)格線Gw和Gh作為刻度來自動地分布標準胞元，以形成標準胞元陣列(步驟S3_1)。接下來，通過使用共同網(wǎng)格線作為刻度來自動地分布臨近偽胞元，以形成臨近偽條帶(步驟S3_2)。然后，還通過使用共同網(wǎng)格線作為刻度來自動地分布外部偽胞元，以形成外部偽區(qū)域(步驟S3_3)。接下來，執(zhí)行自動布線(步驟S3_4)。
通過使用類似于圖23所示的系統(tǒng)500的布局設計系統(tǒng)，可以執(zhí)行圖25所示的示例布局方法，該方法除了包括諸如邏輯合成單元530等非邏輯合成裝置以外，還進一步包括在用于執(zhí)行步驟S3_3的處理的自動布置/路由單元520中的外部偽胞元分布單元。
圖25示出了示例布局方法，其中預先準備了標準胞元、臨近偽胞元和外部偽胞元，并且執(zhí)行自動放置/路由。不過根據(jù)本發(fā)明，還準備了不是通過分布標準胞元而形成的諸如存儲宏胞元、模擬宏胞元等其他宏胞元，然后執(zhí)行自動放置/路由。
這里，考察了帶有外部偽區(qū)域和沒有帶外部偽區(qū)域的布局結(jié)構(gòu)之間的門電路延遲時間的變化的差別。下面參考表2來講述得到的結(jié)果。


該表示出了由位于半導體集成電路中的門電路延遲測量電路所測量的延遲時間的變化，其中半導體集成電路的布局結(jié)構(gòu)具有帶外部偽區(qū)域和不帶外部偽區(qū)域兩種。在標準胞元陣列的中心部分和四個角上，半導體集成電路總共包括5個門電路延遲測量電路。需要注意的是，在任一情況下，布局結(jié)構(gòu)都包括臨近偽條帶。
在由位于標準胞元陣列的中心部分和四個角上的測量電路所測量的值之間，沒有外部偽區(qū)域的半導體集成電路在延遲時間上表現(xiàn)出較大的變化，約為20％。另一方面，帶有外部偽區(qū)域的半導體集成電路在延遲時間上表現(xiàn)出小得多的變化，小到約為6％。
可以理解的是，在圖21和24所示的示例布局結(jié)構(gòu)中，i)分布于臨近偽條帶中的臨近偽構(gòu)圖在一個小范圍內(nèi)(約1μm)改善了構(gòu)圖密度的均一性和構(gòu)圖規(guī)則性，并且抑制了由照相平版印刷處理形成的抗蝕構(gòu)圖的構(gòu)圖尺寸的偏移；ii)分布于外部偽區(qū)域中的外部偽構(gòu)圖在一個較大的范圍內(nèi)(約100μm)改善了構(gòu)圖密度的均一性，并且抑制了使用抗蝕構(gòu)圖作為掩模的蝕刻處理中的變化。因此，抑制了器件構(gòu)圖(特別是門電路構(gòu)圖)中的尺寸變化。結(jié)果，門電路延遲時間上的變化得到了抑制。
需要注意的是，為了抑制發(fā)生在照相平版印刷處理中的尺寸偏移，需要分布臨近偽胞元中的偽構(gòu)圖，使在偽構(gòu)圖和標準胞元的構(gòu)圖之間沒有形成大的空間。也就是說，如圖18所示，可以肯定的是，在臨近偽胞元的分布使得臨近偽胞元的各側(cè)不與標準胞元陣列的各側(cè)相接觸的布局結(jié)構(gòu)中，抑制尺寸偏移的效果還不是很充分。
原因在于，照相平版印刷處理在小范圍內(nèi)容易受到構(gòu)圖密度的不均一性和構(gòu)圖不規(guī)則性的影響。
另一方面，相對大范圍內(nèi)的構(gòu)圖密度的不均一性會對蝕刻處理造成嚴重的影響，但是小范圍內(nèi)的構(gòu)圖密度的不均一性不會對蝕刻處理造成嚴重的影響。因此，甚至在諸如圖21和24所示的布局結(jié)構(gòu)中，即使在臨近偽條帶2和3以及外部偽區(qū)域6之間形成了隙縫，但是由于外部偽區(qū)域6在大范圍內(nèi)提高了構(gòu)圖密度的均一性，因此能夠顯著地抑制在蝕刻處理中發(fā)生的偏移。
最后，來講述與圖1所示不同的半導體集成電路的布局結(jié)構(gòu)的示例。
根據(jù)本發(fā)明的半導體集成電路的實際布局結(jié)構(gòu)并不局限于具有矩形形狀的標準胞元陣列結(jié)構(gòu)。當標準胞元陣列與諸如存儲宏胞元等宏胞元組合在一起時，標準胞元陣列還可以具有諸如“L”型和“U”等各種不同的形狀。
圖26為示意圖，示出了具有“L”型標準胞元陣列的半導體集成電路的示例布局結(jié)構(gòu)。圖27為示意圖，示出了具有“L”型標準胞元陣列的半導體集成電路的另一示例布局結(jié)構(gòu)。
諸如圖26或圖27所示的“L”型標準胞元陣列、“U”型標準胞元陣列等標準胞元陣列具有三個或更多的垂直側(cè)和三個或更多的水平側(cè)。在這種情況下，臨近偽條帶2和3優(yōu)選地沿著如圖26所示的標準胞元陣列的所有側(cè)形成，以用于改善構(gòu)圖尺寸的均一性。不過，在諸如27所示的一些情況下，沿著除了朝向宏胞元100的側(cè)之外的標準胞元陣列的各側(cè)形成臨近偽條帶2和3，顯示了足夠的效果。
例如，當宏胞元100帶有具有高構(gòu)圖密度的精細構(gòu)圖時，宏胞元中的構(gòu)圖改善了位于朝向宏胞元100的側(cè)的周圍的標準胞元陣列的一部分中的構(gòu)圖密度的均一性和構(gòu)圖規(guī)則性。因此，在沒有沿著一個或多個朝向宏胞元100的側(cè)形成臨近偽條帶的情況下，可以抑制構(gòu)圖尺寸的偏移。
也就是說，根據(jù)本發(fā)明，不需要總是沿著標準胞元的所有側(cè)來形成臨近偽條帶。換句話說，還有一些情況是，只沿著一些標準胞元陣列的側(cè)，而不是全部的側(cè)，形成臨近偽條帶，就足夠了。
注意到，即使在圖27所示的布局結(jié)構(gòu)中，第一臨近偽條帶之一沿著標準胞元陣列的垂直側(cè)(左側(cè))的整個長度形成，在標準胞元陣列的整個高度上延伸。而且在圖27所示的布局結(jié)構(gòu)中，第二臨近偽條帶之一在沿著標準胞元陣列的水平側(cè)(下側(cè))的整個長度形成，在標準胞元陣列的整個寬度上延伸。
權(quán)利要求
1.一種在計算機系統(tǒng)上形成半導體集成電路的布局結(jié)構(gòu)的方法，包括在庫中準備具有各個邏輯功能的第一多種類型的標準胞元，第一臨近偽胞元，以及第二臨近偽胞元；第一多種類型的標準胞元的每一個包括分布于具有上側(cè)、下側(cè)、左側(cè)和右側(cè)的標準胞元框架中的多層中的標準胞元構(gòu)圖，第一多種類型的標準胞元具有由標準胞元框架的上側(cè)和下側(cè)之間的距離所定義的共同高度；在具有上側(cè)、下側(cè)、左側(cè)和右側(cè)的第一臨近偽胞元框架中分布的多層的至少一層中，第一臨近偽胞元包括第一臨近偽構(gòu)圖，它無助于半導體集成電路的邏輯功能，第一臨近偽胞元具有由第一臨近偽胞元框架的上側(cè)和下側(cè)之間的距離所定義的高度，該高度為標準胞元的共同高度的k1倍，其中k1為不小于1的整數(shù)；在具有上側(cè)、下側(cè)、左側(cè)和右側(cè)的第二臨近偽胞元框架中分布的多層的該至少一層中，第二臨近偽胞元包括第二臨近偽構(gòu)圖，它無助于半導體集成電路的邏輯功能；從第一多種類型的標準胞元中選擇實現(xiàn)半導體集成電路的邏輯功能所需的第二多種類型的標準胞元；通過以行列方式分布第二多種類型的標準胞元的每一種中的一或多個，來形成無溝道類型的標準胞元陣列，標準胞元陣列的外圍具有垂直側(cè)和水平側(cè)，其中形成的每一個側(cè)與在標準胞元陣列的最外部中分布的標準胞元的框架的各個側(cè)相連；通過沿著標準胞元陣列的至少一些垂直側(cè)的每一個來分布多個第一臨近偽胞元來形成第一臨近偽條帶，以便多個第一臨近偽胞元的框架的上側(cè)和下側(cè)相互接觸，并且以便第一多個臨近偽胞元的每一個的框架的左側(cè)和右側(cè)之一與標準胞元陣列的垂直側(cè)的相應部分相接觸；通過沿著標準胞元陣列的至少一些水平側(cè)的每一個來分布多個第二臨近偽胞元來形成第二臨近偽條帶，以便多個第二臨近偽胞元的每一個的框架的上側(cè)和下側(cè)之一與標準胞元陣列的水平側(cè)的相應部分相接觸。
2.如權(quán)利要求1所述的方法，其中所述準備準備了相同的臨近偽胞元，作為第一和第二臨近偽胞元。
3.如權(quán)利要求1或2所述的方法，其中所述準備還準備了輔助胞元，以便與輔助胞元單獨地準備第一和第二臨近偽胞元；以及所述形成標準胞元陣列包括，通過分布輔助胞元以及標準胞元，沿著水平方向調(diào)整標準胞元的至少一行的長度。
4.如權(quán)利要求1至3任一所述的方法，其中標準胞元構(gòu)圖包括分布于標準胞元框架內(nèi)部的內(nèi)部部分和分布于標準胞元框架外部的外部部分；并且執(zhí)行所述形成標準胞元陣列，以便分布于標準胞元陣列中的每一個標準胞元中的標準胞元構(gòu)圖的外部部分與分布于標準胞元陣列中的鄰近標準胞元中的標準胞元構(gòu)圖的內(nèi)部部分合并。
5.如權(quán)利要求1至4任一所述的方法，其中庫中所準備的每一個標準胞元包括在垂直方向上分布的N阱層中的N阱構(gòu)圖和P阱層中的P阱構(gòu)圖；第一臨近偽胞元包括位于N阱層中的第一偽N阱構(gòu)圖和位于P阱層中的第一偽P阱構(gòu)圖；第二臨近偽胞元包括位于N阱層中的第二偽N阱構(gòu)圖和位于P阱層中的第二偽P阱構(gòu)圖的至少一個；執(zhí)行所述形成第一臨近偽條帶，使得在分布于與分布在標準胞元陣列的最外部分的標準胞元之一相鄰的多個第一臨近偽胞元的每一個中的第一偽N阱構(gòu)圖和第一偽P阱構(gòu)圖分別與該標準胞元之一中的N阱構(gòu)圖和P阱構(gòu)圖合并；并且執(zhí)行所述形成第二臨近偽條帶，使得在分布于與分布在標準胞元陣列的最外部分的標準胞元之一相鄰的多個第二臨近偽胞元的每一個中的第二偽N阱構(gòu)圖和第二偽P阱構(gòu)圖分別與該標準胞元之一中的N阱構(gòu)圖和P阱構(gòu)圖之一合并。
6.如權(quán)利要求1至5任一所述的方法，其中庫中所準備的每一個標準胞元包括在布線層中分別沿著標準胞元框架的上側(cè)和下側(cè)延伸并且在水平方向上穿過標準胞元框架的一對電源布線構(gòu)圖；第二臨近偽胞元包括位于布線層中的偽電源布線構(gòu)圖；以及執(zhí)行所述形成第二臨近偽條帶，使得在分布于與分布在標準胞元陣列的最外部分的標準胞元之一相鄰的多個第二臨近偽胞元的每一個中的偽電源布線構(gòu)圖與該標準胞元之一中的該對電源布線構(gòu)圖中的一個合并。
7.如權(quán)利要求6所述的方法，其中庫中所準備的每一個標準胞元包括在位于各個電源布線構(gòu)圖下面的活性層中的一對活性區(qū)域構(gòu)圖，以及將活性區(qū)域構(gòu)圖和各個電源布線構(gòu)圖連接起來的接觸層中的接觸構(gòu)圖，接觸構(gòu)圖沿著標準胞元框架的上側(cè)和下側(cè)分布；第二臨近偽胞元包括位于接觸層中的偽接觸構(gòu)圖；并且執(zhí)行所述形成第二臨近偽條帶，使得在分布于與分布在標準胞元陣列的最外部分的一個或者多個標準胞元相鄰的多個第二臨近偽胞元的每一個中的接觸構(gòu)圖與該一個或者多個標準胞元的接觸構(gòu)圖合并。
8.如權(quán)利要求1至6任一所述的方法，其中庫中所準備的每個標準胞元包括布線層中的一對電源布線構(gòu)圖，在各個電源布線構(gòu)圖下面的活性層中的一對活性區(qū)域構(gòu)圖，以及將活性區(qū)域構(gòu)圖與各個電源布線構(gòu)圖相連的接觸層中的接觸構(gòu)圖；以及第一和第二臨近偽胞元不包括接觸層中的構(gòu)圖。
9.如權(quán)利要求1至8任一所述的方法，其中在計算機系統(tǒng)上形成的布局結(jié)構(gòu)用于產(chǎn)生光掩模，用于通過使用光學臨近校正(OPC)來形成半導體襯底上的布局結(jié)構(gòu)；在多個層的該至少一層中，標準胞元構(gòu)圖包括具有需要進行OPC的尺寸的部分；以及第一和第二臨近偽構(gòu)圖具有不需要進行OPC的最小尺寸。
10.如權(quán)利要求1至9任一所述的方法，進一步包括在庫中準備外部偽胞元，在具有上側(cè)、下側(cè)、左側(cè)和右側(cè)的外部偽胞元框架中分布的多個層中的該至少一層中，外部偽胞元包括外部偽構(gòu)圖，它無助于半導體集成電路的邏輯功能，并且它與第一和第二臨近偽構(gòu)圖的每一個都不同；并且通過以行列形式分布多個外部偽胞元，在標準胞元陣列和第一和第二臨近偽條帶的外部形成外部偽區(qū)域，其中第一多種類型的標準胞元的每一個具有的寬度由單位寬度的ms倍的標準胞元框架的左側(cè)和右側(cè)之間的距離來定義，其中ms為不小于1的整數(shù)；外部偽胞元具有的高度由標準胞元的共同高度的ko倍的外部偽胞元框架的上側(cè)和下側(cè)之間的距離來定義，其中ko為不小于1的整數(shù)，并且其寬度由標準胞元的單位寬度的mo倍的外部偽胞元框架的左側(cè)和右側(cè)之間的距離來定義，其中mo為不小于1的整數(shù)。
11.一種半導體集成電路的布局結(jié)構(gòu)，包括通過以行列形式來分布具有各個邏輯功能的多種類型的標準胞元的每一種的一個或多個而形成的無溝道類型標準胞元陣列，其中標準胞元陣列的外周具有垂直側(cè)和水平側(cè)；通過沿著標準胞元陣列的至少一些垂直側(cè)的每一個來分布多個第一臨近偽胞元而形成的第一臨近偽條帶；以及通過沿著標準胞元陣列的至少一些水平側(cè)的每一個來分布多個第二臨近偽胞元而形成的第二臨近偽條帶；其中多種類型的標準胞元的每一種包括位于分布于具有上側(cè)、下側(cè)、左側(cè)和右側(cè)的標準胞元框架中的多個層中的標準胞元構(gòu)圖，其中多種類型的標準胞元具有由標準胞元框架的上側(cè)和下側(cè)之間的距離所定義的共同高度；形成的標準胞元陣列的垂直側(cè)和水平側(cè)的每一側(cè)相連于分布于標準胞元陣列的最外部分中的標準胞元的框架的各個側(cè)；在分布于具有上側(cè)、下側(cè)、左側(cè)和右側(cè)的第一臨近偽胞元框架中的多個層的至少一層中，每一個第一臨近偽胞元包括第一臨近偽構(gòu)圖，它無助于半導體集成電路的邏輯功能，每一個第一臨近偽胞元具有由第一臨近偽胞元框架的上側(cè)和下側(cè)之間的距離所定義的高度，該高度為標準胞元的共同高度的k1倍，其中k1為不小于1的整數(shù)；在分布于具有上側(cè)、下側(cè)、左側(cè)和右側(cè)的第二臨近偽胞元框架中的該多個層的至少一層中，每一個第二臨近偽胞元包括第二臨近偽構(gòu)圖，它無助于半導體集成電路的邏輯功能；形成的每一個第一臨近偽條帶使得多個第一臨近偽胞元的框架的上側(cè)和下側(cè)相互接觸，并且使得多個第一臨近偽胞元的每一個的框架的左側(cè)和右側(cè)之一與標準胞元陣列的垂直側(cè)中的相應部分相接觸；并且形成的每一個第二臨近偽條帶使得多個第二臨近偽胞元的每一個的框架的上側(cè)和下側(cè)之一與標準胞元陣列的水平側(cè)的相應部分相接觸。
12.如權(quán)利要求11的布局結(jié)構(gòu)，其中標準胞元陣列的垂直側(cè)的至少一側(cè)在標準胞元陣列的整個高度上延伸；以及通過沿著標準胞元陣列的垂直側(cè)的該至少一側(cè)的整個長度分布多個第一臨近偽胞元，形成至少一個第一臨近偽條帶。
13.如權(quán)利要求11或者12的布局結(jié)構(gòu)，其中標準胞元陣列的水平側(cè)的至少一側(cè)在標準胞元陣列的整個寬度上延伸；以及通過沿著標準胞元陣列的水平側(cè)的該至少一側(cè)的整個長度分布多個第二臨近偽胞元，形成至少一個第二臨近偽條帶。
14.如權(quán)利要求11至13任一所述的布局結(jié)構(gòu)，其中，形成的第一臨近偽條帶和第二臨近偽條帶使得第一和第二臨近偽條帶圍繞標準胞元陣列的整個外圍。
15.如權(quán)利要求11至14任一所述的布局結(jié)構(gòu)，其中，標準胞元陣列包括用于調(diào)整沿著水平方向的標準胞元的至少一行的長度的至少一個輔助胞元，第一和第二臨近偽胞元的每一個不同于至少一個輔助胞元的任一個。
16.如權(quán)利要求11至15任一所述的布局結(jié)構(gòu)，其中每個標準胞元包括布線層中的一對電源布線構(gòu)圖，在各個電源布線構(gòu)圖下面的活性層中的一對活性區(qū)域構(gòu)圖，以及將活性區(qū)域構(gòu)圖與各個電源布線構(gòu)圖相連的接觸層中的接觸構(gòu)圖；以及第一和第二臨近偽胞元不包括接觸層中的構(gòu)圖。
17.如權(quán)利要求11至16任一所述的布局結(jié)構(gòu)，其中標準胞元陣列中的標準胞元的分布使得標準胞元框架的上側(cè)和下側(cè)與分布于垂直方向上的虛擬水平網(wǎng)格線相接觸，其間距等于標準胞元的共同高度；并且每一個第一臨近偽條帶的形成使得多個第一臨近偽胞元的框架的上側(cè)和下側(cè)與虛擬水平網(wǎng)格線相接觸。
18.如權(quán)利要求11至17任一所述的布局結(jié)構(gòu)，其中布局結(jié)構(gòu)是在半導體襯底上通過使用運用光學臨近校正(OPC)的光刻處理來形成的；在多層的該至少一層中，標準胞元構(gòu)圖包括具有需要進行OPC的尺寸的部分；并且第一和第二臨近偽構(gòu)圖具有不需要進行OPC的最小尺寸。
19.如權(quán)利要求18的布局結(jié)構(gòu)，其中光刻處理使用具有波長λ的暴光光；以及第一臨近偽構(gòu)圖包括在垂直方向上延伸并在水平方向上具有不大于λ的尺寸的構(gòu)圖。
20.一種光掩模，包括掩模構(gòu)圖，用于通過使用具有波長λ的暴光光在半導體襯底上制造掩模構(gòu)圖的縮小圖像，在半導體集成電路的布局結(jié)構(gòu)中形成多個層之一，該布局結(jié)構(gòu)包括通過以行列形式來分布具有各個邏輯功能的多種類型的標準胞元的每一種的一個或多個而形成的無溝道類型標準胞元陣列，其中標準胞元陣列的外周具有垂直側(cè)和水平側(cè)；通過沿著標準胞元陣列的至少一些垂直側(cè)的每一個來分布多個第一臨近偽胞元而形成的第一臨近偽條帶；以及通過沿著標準胞元陣列的至少一些水平側(cè)的每一個來分布多個第二臨近偽胞元而形成的第二臨近偽條帶；其中多種類型的標準胞元的每一種包括位于分布于具有上側(cè)、下側(cè)、左側(cè)和右側(cè)的標準胞元框架中的多個層中的標準胞元構(gòu)圖，其中多種類型的標準胞元具有由標準胞元框架的上側(cè)和下側(cè)之間的距離所定義的共同高度；形成的標準胞元陣列的垂直側(cè)和水平側(cè)的每一側(cè)相連于分布于標準胞元陣列的最外部分中的標準胞元的框架的各個側(cè)；在分布于具有上側(cè)、下側(cè)、左側(cè)和右側(cè)的第一臨近偽胞元框架中的多個層的至少一層中，每一個第一臨近偽胞元包括第一臨近偽構(gòu)圖，它無助于半導體集成電路的邏輯功能，每一個第一臨近偽胞元具有由第一臨近偽胞元框架的上側(cè)和下側(cè)之間的距離所定義的高度，該高度為標準胞元的共同高度的k1倍，其中k1為不小于1的整數(shù)；在分布于具有上側(cè)、下側(cè)、左側(cè)和右側(cè)的第二臨近偽胞元框架中的該多個層的至少一層中，每一個第二臨近偽胞元包括第二臨近偽構(gòu)圖，它無助于半導體集成電路的邏輯功能；形成的每一個第一臨近偽條帶使得多個第一臨近偽胞元的框架的上側(cè)和下側(cè)相互接觸，并且使得多個第一臨近偽胞元的每一個的框架的左側(cè)和右側(cè)之一與標準胞元陣列的垂直側(cè)中的相應部分相接觸；并且形成的每一個第二臨近偽條帶使得多個第二臨近偽胞元的每一個的框架的上側(cè)和下側(cè)之一與標準胞元陣列的水平側(cè)的相應部分相接觸。
21.如權(quán)利要求20所述的光掩模，其中對用于在布局結(jié)構(gòu)中形成標準胞元陣列的掩模構(gòu)圖的第一部分執(zhí)行光學臨近校正(OPC)，但是對用于在布局結(jié)構(gòu)中形成第一和第二臨近偽條帶的掩模構(gòu)圖的第二部分不執(zhí)行光學臨近校正。
22.如權(quán)利要求21所述的光掩模，其中λ不大于248nm；并且在第一部分中，對用于形成標準胞元構(gòu)圖的其尺寸小于臨界尺寸的部分的掩模構(gòu)圖的第三部分執(zhí)行OPC，其中臨界尺寸小于λ。
23.如權(quán)利要求21或22所述的光掩模，其中第一和第二臨近偽構(gòu)圖的最小尺寸不大于2×λ。
全文摘要
本發(fā)明涉及在計算機上執(zhí)行半導體集成電路的布局方法。本發(fā)明提出了用于設計半導體集成電路的布局方法，該方法能夠抑制構(gòu)圖大小的偏移。分布多個標準胞元(10)以形成具有垂直側(cè)和水平側(cè)的無溝道類型的標準胞元陣列(1)。多個第一臨近偽胞元(20)沿著標準胞元陣列的每一個垂直側(cè)而分布，以形成第一臨近偽條帶(20)，以便第一臨近偽胞元的上側(cè)和下側(cè)相互接觸，并且以便每一個第一臨近偽胞元的左側(cè)或右側(cè)與標準胞元陣列(1)的垂直側(cè)相接觸。進而，多個第二臨近偽條帶沿著標準胞元陣列的每一個水平側(cè)而分布，以形成第二臨近偽條帶，以便第二臨近偽胞元的上側(cè)或下側(cè)與標準胞元陣列(1)的水平側(cè)相接觸。
文檔編號G03F1/36GK1585110SQ20041006415
公開日2005年2月23日 申請日期2004年8月20日 優(yōu)先權(quán)日2003年8月21日
發(fā)明者前田潤 申請人:川崎微電子股份有限公司