專利名稱：制造半導體器件的方法
技術領域：
本發(fā)明涉及生成掩膜數(shù)據(jù)、掩膜、記錄介質的方法和制造半導體器件的方法，尤其涉及生成掩膜數(shù)據(jù)、掩膜、記錄介質的方法和用于制造具有層間絕緣層的半導體器件的方法，其中，即使布線層之間間隙很小，該層間絕緣層亦可良好地填充于其間。
背景技術：
在如大規(guī)模集成電路(LSI)的半導體器件中，伴隨著元件的小型化，高密度化及多層化，其布線層寬度變小，層間間隔變小。例如在0.13μm代設計規(guī)則中，金屬布線層的最小線寬為0.2μm，最小間隔為0.22μm。在這樣狹窄的空間布線層之間，如果用CVD法進行氧化硅填充，由于布線層的間隔狹窄，會導致填充的氧化硅層出現(xiàn)空隙，從而造成填充不良的后果。
把溶解在有機溶劑中的絕緣材料旋轉涂敷在晶片上，并通過以后的熱處理硬化，便可生成被稱作旋涂沉積薄膜(Spin OnGlass，簡稱SOG)的涂敷氧化硅。由于流動性好，這樣的SOG填充性能良好。但在進行所謂“固化”的熱硬化處理后，當有機溶劑蒸發(fā)時，SOG層會發(fā)生收縮現(xiàn)象。
本發(fā)明的發(fā)明人確認，在例如0.13μm代的設計規(guī)則中，當把SOG層用作層間絕緣層時，由于SOG層的收縮，對布線層在厚度方向施加壓力，對于鋁金屬之類的布線層來說容易產(chǎn)生變形。而在布線層變形后，布線的可靠性和抗遷移性通常會降低。此外，具有孤立圖案的布線層尤其容易發(fā)生變形。

發(fā)明內容
本發(fā)明的一個目的是提供一種生成掩膜數(shù)據(jù)、掩膜、記錄介質的方法和制造半導體器件的方法，此方法用于制造半導體器件時，即使采用0.13μm以下的設計規(guī)則，該半導體器件仍可在鄰近布線層之間形成具有優(yōu)良填充性能的層間絕緣層。
本發(fā)明涉及一種在制造半導體器件方法中生成掩膜數(shù)據(jù)的方法，該半導體器件包括按指定圖案配置在基板上的布線層和按指定圖案配置在基板上的應力減輕層，該方法包括以下步驟通過施加一個正(+)調整量來調整布線層圖案的大小，用以形成調整后的圖案；在該調整后的圖案中刪除相互重疊的調整后的圖案；以及在調整后的圖案外面形成具有特定寬度的應力減輕層圖案。
本發(fā)明的生成掩膜數(shù)據(jù)的方法可能有以下實施例。
(a)在形成調整圖案的步驟中，調整量與所使用的設計規(guī)則中布線層之間的最小間距對應。
(b)應力減輕層圖案的寬度與所使用的設計規(guī)則中布線層的最小線寬對應。
(c)應力減輕層圖案還包括其一個寬度大于所使用的設計規(guī)則中布線層的最小線寬的部分。
(d)形成應力減輕層圖案的步驟包括在調整后圖案的外面形成寬度與所使用的最小線寬相對應的一個第一中間層圖案；將該第一中間層圖案的寬度增加至所使用設計規(guī)則中布線層最小間隔的1/2的寬度，形成一個第二中間層圖案；將該第二中間層圖案的寬度減少至所使用設計規(guī)則中布線層最小間隔的1/2的寬度；以及將該第二中間層圖案中相互重疊的部分作為一個圖案。
(e)應力減輕層圖案可沿著布線層圖案連續(xù)。
(f)應力減輕層圖案的至少一個區(qū)域位于與布線層中的疏圖案區(qū)域對應的位置上。在半導體器件中，與密圖案區(qū)域相比，疏圖案區(qū)域中的布線層更容易受平坦化絕緣層引起的壓力的影響，因此有必要在疏圖案區(qū)域中提供壓力減輕絕緣層。此處，“密圖案區(qū)域”是指具有布線密度高的區(qū)域，例如使用所應用的設計規(guī)則中的最小間距的區(qū)域。同時，“疏圖案區(qū)域”是指，布線層與其它布線層相分離的區(qū)域或與密圖案區(qū)域相比布線密度較低的區(qū)域。而且，本發(fā)明的“設計規(guī)則”符合國際半導體技術發(fā)展指南(ITRS)2000中所明確記載的各種設計規(guī)則。
(g)將用于虛擬生成區(qū)域的數(shù)據(jù)添加至用于應力減輕層圖案的數(shù)據(jù)中。換言之，用于應力減輕層圖案的數(shù)據(jù)和虛擬圖案可以作為一個掩膜數(shù)據(jù)。而且，將用于布線層圖案的數(shù)據(jù)添加至應力減輕層圖案和虛擬圖案中。換言之，可以將用于應力減輕層圖案的數(shù)據(jù)，虛擬圖案和布線層圖案作為一個掩膜數(shù)據(jù)。
本發(fā)明中的掩膜可以使用通過本發(fā)明生成方法所得到的掩膜數(shù)據(jù)來制造。而且，本發(fā)明中的可被計算機讀取的記錄介質記錄將按照本發(fā)明中生成掩膜數(shù)據(jù)的方法得到的掩膜數(shù)據(jù)進行記錄。
制造半導體器件的方法包括制造位于基板的布線層和覆蓋布線層的層間絕緣層的方法，該方法包括以下步驟使該掩膜至少形成基板指定圖案中的應力減輕層；以及通過使用流態(tài)化絕緣體覆蓋該應力減輕層和該布線層形成平坦化絕緣層。
形成平坦化絕緣層的步驟可采用涂敷法或流態(tài)化CVD法進行。
形成平坦化絕緣層的步驟包括通過CVD法沉積絕緣層，覆蓋基板上的布線層并形成絕緣層圖案。而且應力減輕層和虛擬層的圖案可以同時形成。
形成應力減輕層的步驟包括在應力減輕層和布線層上同時形成圖案的步驟。而且虛擬層還可以與應力減輕層和布線層的圖案同時形成。
形成層間絕緣層的步驟還包括至少在布線層和應力減輕層上形成基板絕緣層的步驟，和在平坦化絕緣層上形成罩絕緣層的步驟。
通過本發(fā)明的制造方法得到的半導體器件包括具有指定圖案的應力減輕層。因此，即使當填充在布線層之間的平坦化絕緣層對布線層造成壓力時，該壓力也會被應力減輕層所吸收。結果，作用在布線層上的壓力就相對降低了，從而避免了壓力引起的布線層的變形。設置應力減輕絕緣層的目的主要是減輕由于平坦化絕緣層引起的作用于布線層上的壓力。本發(fā)明的生成掩膜數(shù)據(jù)、掩膜、記錄介質的方法和制造半導體器件的方法適用于容易在壓力下發(fā)生變形的金屬布線層的情形中。
附圖簡要描述圖1示出了根據(jù)本發(fā)明第一實施例的制造半導體器件的方法得到的半導體器件的平面圖。
圖2示出了為沿圖1所示線A-A截取的半導體器件的橫截面圖。
圖3以橫截面簡要示出了根據(jù)本發(fā)明第一實施例的制造半導體器件方法的一個步驟。
圖4以橫截面簡要示出了根據(jù)本發(fā)明第一實施例的制造半導體器件方法的一個步驟。
圖5以橫截面簡要示出了根據(jù)本發(fā)明第一實施例的制造半導體器件方法的一個步驟。
圖6示出了根據(jù)本發(fā)明的第一實施例的第一掩膜數(shù)據(jù)。
圖7示出了根據(jù)本發(fā)明的第一實施例的第二掩膜數(shù)據(jù)。
圖8示出了根據(jù)本發(fā)明的第一實施例的用于生成第三掩膜數(shù)據(jù)的第一中間掩膜數(shù)據(jù)。
圖9示出了根據(jù)本發(fā)明的第一實施例的用于生成第三掩膜數(shù)據(jù)的第二中間掩膜數(shù)據(jù)。
圖10示出了根據(jù)本發(fā)明的第一實施例的第三掩膜數(shù)據(jù)。
圖11示出了根據(jù)本發(fā)明的第一實施例的第四掩膜數(shù)據(jù)。
圖12示出了根據(jù)本發(fā)明的第一實施例的第五掩膜數(shù)據(jù)。
圖13示出了根據(jù)本發(fā)明的第一實施例的第六掩膜數(shù)據(jù)。
圖14示出了根據(jù)本發(fā)明的第一實施例的第七掩膜數(shù)據(jù)。
圖15示出了根據(jù)本發(fā)明的第一實施例的第八掩膜數(shù)據(jù)。
圖16示出了根據(jù)本發(fā)明的第一實施例的第九掩膜數(shù)據(jù)。
圖17示出了通過根據(jù)本發(fā)明的第二實施例的制造半導體器件的方法得到的半導體器件的平面圖。
圖18示出了沿圖17所示線B-B截取的半導體器件的橫截面圖。
圖19示出了根據(jù)本發(fā)明的第二實施例的掩膜數(shù)據(jù)。
圖20示出了根據(jù)本發(fā)明第一實施例的用于生成第三掩膜數(shù)據(jù)的另一個第一中間掩膜數(shù)據(jù)。
圖21示出了根據(jù)本發(fā)明第一個實施例的用于生成第三掩膜數(shù)據(jù)的另一個第二中間掩膜數(shù)據(jù)。
具體實施例方式
下面將參考


本發(fā)明的實施例。
(第一個實施例)器件首先，將描述使用掩膜制造的半導體器件，該掩膜是按照本實施例的掩膜生成方法得到的。圖1為根據(jù)本發(fā)明的半導體器件的平面圖，其中，在基板10上有半導體器件100的布線層，圖2為沿圖1的線A-A截取的橫截面圖。
半導體器件100包括布線層12(12a，12b)，由絕緣體構成的應力減輕層22，和位于基板10上并覆蓋布線層12和應力減輕層22的層間絕緣層20。此處，“基板”是指位于某一特定布線層和覆蓋該布線層的層間絕緣層20之下的結構體。例如，當層間絕緣層20是位于第二層的層間絕緣層時，基板10(未示出)由半導體襯底，元件分離區(qū)域，位于半導體襯底上的諸如MOSFET的半導體元件及布線層，和第一層層間絕緣層組成。使用本發(fā)明的制造半導體器件的方法制造的層可以是位于任何位置的層，但優(yōu)選是金屬布線層和用于覆蓋金屬布線層的層間絕緣層。
圖1和圖2中的示例分別表示密圖案區(qū)域14a中的布線層12a和疏圖案區(qū)域14b中的布線層12b。布線層12(12a和12b)可以用如鋁、鋁合金、銅、和銅合金等為主的金屬材料構成。
具有指定圖案的應力減輕層22位于基板10上。不必將該應力減輕絕緣層22的圖案限定為一特定圖案，如圖5所示，該圖案可以是連續(xù)的，也可以由以不連續(xù)方式設置的塊狀絕緣層構成。優(yōu)選的是，應力減輕層22應至少沿圖1中布線層12的延伸方向(長度方向)連續(xù)，以減輕應力。通過如此配置的應力減輕層22，可使應力被均勻吸收。
應力減輕層22至少在疏圖案區(qū)域14b中形成。更具體地，應力減輕層22的形成區(qū)域，圖案，和密度應使平坦化絕緣層26作用在布線層12上的應力影響降低，并防止布線層12變形。而且，應按照所應用的設計規(guī)則中的最小間隔和最小線寬形成應力減輕層22。更具體地，當相鄰的應力減輕層22和布線層12之間的間距為W1，應力減輕層22的寬度為W2時，可以將W1設置為布線層的最小間隔，將W2設置為布線層的最小線寬。例如，根據(jù)0.13μm代的設計規(guī)則，金屬布線層的最小線寬為0.20μm，最小間距為0.22μm。根據(jù)這一規(guī)則形成應力減輕層22，就可以得到具有微型圖案的應力減輕層，可以將平坦化絕緣層26對布線層12的壓力的影響降至最小。
而且，在本實施例中，如圖1所示，該應力減輕層22的局部寬度W3大于布線層的最小線寬W2。在此例中，應力減輕層22的部分22a的寬度W3是最小線寬W2的2倍和最小間距W1之和。下面將結合掩膜數(shù)據(jù)詳細闡述寬度W3。
應力減輕層22可優(yōu)選更密并具有比平坦化絕緣層26更高的絕緣強度，它可由通過例如CVD的方法得到的氧化硅層構成。更具體地，應力減輕層22可由通過CVD的方法得到的氧化硅層構成，例如，SiH4-O2系常壓CVD，SiH4-N2O系CVD，TEOS-O2系等離子CVD，SiH4-O2系高密度等離子CVD等方法。各種CVD方法所使用的氣體并不限于上述的幾種，而可以是任何的氣體。另外，為了提高填充性，在這些氣體種類中可以導入氟化物。
而且，優(yōu)選的是，應力減輕層22的高度應等于或大于布線層12的高度H，如圖2所示。當應力減輕層22的高度大于布線層12的高度時，平坦化絕緣層26的壓力優(yōu)先作用于應力減輕層22，進一步降低了平坦化絕緣層26對布線層12的壓力的影響。更具體地說，當布線層12的高度為H時，考慮到緩解上述的平坦化絕緣層26的壓力，應力減輕層22突出的高度(即布線層12的上表面到應力減輕層22上表面之間的距離)可設為0≤h≤H/2。當應力減輕層的突出高度超過H/2時，布線層12和應力減輕層22的間隙變大，或相鄰應力減輕層22之間的長寬比會變大，使平坦化絕緣層26產(chǎn)生填充性能不良。
另外，除了上述緩解平坦化絕緣層26壓力的功能外，應力減輕層22還可以具有虛擬圖案的功能，以便防止在CMP處理中出現(xiàn)被稱作凹狀扭曲的研磨不良。
如圖1、圖2所示，根據(jù)要求的不同，半導體器件100可以包括虛擬圖案30，其圖案與應力減輕層22的圖案不同。在這種情況下，虛擬圖案30可以是由與應力減輕層22相同材料構成的，或由與布線層12相同材料構成的絕緣層。在圖中所示的示例中，考慮到布線層的短路和布線電容的問題，虛擬圖案30是由與應力減輕層22相同的材料構成的絕緣層。在圖中所示的示例中，虛擬圖案30所包括的平面圖案的寬度都比應力減輕層22的大，并被規(guī)則配置。
本發(fā)明的應力減輕層在以下方面與用于提高CMP處理的平面度的所謂虛擬圖案不同。由于虛擬圖案是用于提高襯底整個表面的平面度，或用于提高CMP處理中整個平面研磨的均勻性，因此規(guī)則配置這些虛擬圖案，使其遍布晶片的整個表面。相反，本發(fā)明的應力減輕絕緣層可以位于任何特定區(qū)域以減輕應力，而不必規(guī)則地遍布配置在穿過晶片的整個表面上。
層間絕緣層20覆蓋在布線層12、應力減輕層22、和虛擬層30上。層間絕緣層20包括基板絕緣層24、平坦化絕緣層26、和罩絕緣層28。
基板絕緣層24用于避免布線層12和平坦化絕緣層26的直接接觸。下文將詳述的平坦化絕緣層26通常具有多孔結構和高吸濕能力。因此，當平坦化絕緣層26與布線層12直接接觸時，布線層12會被腐蝕，或由于層間絕緣層20本身強度降低發(fā)生斷裂。為了避免此類問題，基板絕緣層24可以由致密的并具有較高機械強度的氧化硅層構成。與應力減輕層22相同，該氧化硅層也可以通過諸如常壓CVD，等離子CVD，或高密度等離子CVD等CVD方法得到。而且，基板絕緣層24具有一個可實現(xiàn)上述功能的厚度，例如10-50nm。
平坦化絕緣層26由具有很好段差覆蓋性能的流態(tài)化絕緣體構成。更具體地說，平坦化絕緣層26可以由氧化硅層或其它由涂敷法或流態(tài)化CVD法得到的具有低絕緣系數(shù)的絕緣層構成。在此，“具有低絕緣系數(shù)的絕緣層”通常是指其介電常數(shù)值為3.0或更低的層。
由流態(tài)化絕緣體構成的氧化硅層通常分為由涂敷法得到的SOG與由流態(tài)化CVD法得到的氧化硅。平坦化絕緣層26的材料可以是SOG或是由流態(tài)化CVD方法得到的氧化硅，優(yōu)選SOG，因為它可以使用相對簡單的設備得到因此非常經(jīng)濟。
使用SOG或流態(tài)化CVD方法形成的氧化硅沒有特別的限制，可以是通常使用的任何一種。
SOG是通過把絕緣膜材料溶解到有機溶劑里，而后旋轉涂敷到晶片上，最后通過涂敷后的熱處理工藝形成。一般熱處理工藝包括稱作“烘焙”的用于去掉溶劑的熱處理工藝，以及被稱作“固化”的用于熱硬化的熱處理工藝。SOG通常分為無機SOG和有機SOG。無機SOG包括硅酸鹽類、烷氧基硅烷類及聚硅氮烷類。
在流態(tài)化CVD中，流態(tài)化反應介質沉積在基板上，然后通過熱處理或類似處理將該反應介質變?yōu)橥暾难趸锉∧?。下列方法是上述流態(tài)化CVD方法(a)TEOS和O3的熱CVD方法(溫度大約400℃)(b)Si(CH3)4和O2的等離子體反應(襯底溫度-20℃至-40℃)(c)TEOS和H2O的等離子體反應(襯底溫度60℃至120℃)(d)SiH4和O2的等離子體反應(襯底溫度-80℃以下)(e)SiH4和H2O2減壓條件下的熱處理反應(襯底溫度大約0℃)關于由流態(tài)化絕緣體所形成的平坦化絕緣層26，該層在基板上形成，在SOG過程中是流態(tài)化，在流態(tài)化CVD中是流態(tài)化反應介質的狀態(tài)，因此具有非常好的段差覆蓋性。其結果能夠形成具有良好填充性的絕緣層，例如按照0.13μm代以下的設計規(guī)則配置的密圖案區(qū)域14a的布線層12a，在12a之間不產(chǎn)生空隙。另外，不僅在布線層12之間的空隙，在布線層12和應力減輕絕緣層22之間的空隙或應力減輕絕緣層22之間的空隙也能形成具有優(yōu)良填充性的絕緣層。
由于上述與基板絕緣層24相同的原因，罩絕緣層28形成于平坦化絕緣層26上。當層間絕緣層20采用CMP法平坦化時，罩絕緣層28考慮用CMP法的研磨厚度成膜。另外，罩絕緣層28的成膜方法和材料能夠選用與基板絕緣層24同樣的方法和材料成膜。
根據(jù)本發(fā)明的制造方法所得到的半導體器件具有以下使用效果。
半導體器件100包括在布線層12之間特別是在疏圖案區(qū)域14b中具有指定圖案的應力減輕絕緣層22。因此，即使填充在布線層12之間的平坦化絕緣層26對布線層12有壓力，但此壓力被應力減輕層22吸收。其結果是把作用于布線層12上的壓力相對地變小，防止由于壓力造成布線層12的變形。例如，當根據(jù)0.13μm代以下的設計規(guī)則形成布線層時，布線最小間隔即使是0.18～0.22μm，也不會產(chǎn)生由于平坦化絕緣層26的壓力所造成的布線層的變形或斷裂。
在半導體器件100中，由于配置在布線層12之間的應力減輕絕緣層22是由氧化硅層等的絕緣層所構成，即使在布線層12之間窄間距配置也不會產(chǎn)生短路問題。再有，由于應力減輕絕緣層22不是由金屬等導體構成，不會導致布線電容的增大，因此幾乎不會導致電信號的傳送延遲。
對于本實施例的半導體器件100，即使用難以得到大機械強度的平坦化絕緣層26，在某個密度下，應力減輕絕緣層22存在于平坦化絕緣層26中，由于其收縮力(對布線層12及應力減輕絕緣層22來說為壓力)被吸收，在平坦化絕緣層26上不產(chǎn)生裂紋。
還有，應力減輕層22能夠起到防止在CMP過程中稱作凹狀扭曲的研磨不良的虛擬圖案的作用。
生成掩膜數(shù)據(jù)的方法下面將參考圖6至圖14闡述生成掩膜數(shù)據(jù)的方法的一個示例，該方法用于形成基板10上的應力減輕層22。掩膜數(shù)據(jù)可通過計算機產(chǎn)生。在本實施例中，將說明圖1和圖2所示的制造半導體器件100的方法中生成掩膜數(shù)據(jù)的方法。在本實施例中，將說明生成掩膜數(shù)據(jù)方法的示例，該方法用于形成圖1中剖面線所表示的應力減輕層22和虛擬層30的圖案。
(1)建立第一和第二掩膜數(shù)據(jù)(用于調整大小后圖案的掩膜數(shù)據(jù))建立圖6中所示的第一掩膜數(shù)據(jù)1000。在第一掩膜數(shù)據(jù)1000中，設置調整尺寸后的圖案130，也就是與布線層12對應地調整布線層圖案120的尺寸。具體而言，通過向布線層120施加一個正的(+)調整量得到調整后的圖案130。此處，“調整尺寸”是指使指定圖案以相似形變化。換言之，以一個正(+)調整量調整尺寸是指將指定圖案的每一邊在與每條邊垂直的方向上擴大相同的量。在本實施例中，調整量與布線層12和應力減輕層22之間的間隔寬度對應；例如，它可以是與所使用設計規(guī)則中布線層之間的最小間距對應的尺寸。
然后，將調整后相互重疊的那些圖案130刪除。在圖中所示的示例中，在與圖1和圖2所示的半導體器件的密圖案區(qū)域14a相對應的區(qū)域140a中，由于相鄰布線層圖案120的調整尺寸后的圖案130相互重疊，因此那些調整尺寸后的圖案130被刪除。相反，在與圖1和圖2所示的半導體器件的疏圖案區(qū)域14b相對應的區(qū)域140b中，由于相鄰的調整尺寸后的圖案130并未相互重疊，因此被保留為掩膜數(shù)據(jù)。圖7所示為依此形成的表示調整尺寸后的圖案130的第二掩膜數(shù)據(jù)2000。
(2)第三掩膜數(shù)據(jù)的生成(用于應力減輕層圖案的掩膜數(shù)據(jù))接著，建立圖10所示的第三掩膜數(shù)據(jù)3200。在第三掩膜數(shù)據(jù)3200中，具有與應力減輕層22相對應的應力減輕層圖案220。應力減輕層圖案220位于調整尺寸后的圖案130的外面并被設置在第二掩膜數(shù)據(jù)2000中，它具有一個特定的寬度。應力減輕層圖案220的寬度與應力減輕層22的寬度相對應；例如它可以是與所使用的設計規(guī)則中的布線層最小線寬相對應的尺寸。
在本實施例中，應力減輕層圖案220的一部分220a可以具有大于布線層最小線寬的尺寸，下文將參考圖8至圖10解釋建立應力減輕層圖案220的方法。
首先，如圖8所示建立第一中間掩膜數(shù)據(jù)3000。在第一中間掩膜數(shù)據(jù)3000中，設置第一中間圖案240。第一中間圖案240位于調整尺寸后的圖案130的外面并被設置在第二掩膜數(shù)據(jù)2000中，它具有一個特定的寬度。在圖中所示的示例中，特定寬度與所使用設計規(guī)則中的布線層的最小線寬相對應。
然后，如圖9所示建立第二中間掩膜數(shù)據(jù)3100。在第二中間掩膜數(shù)據(jù)3100中，設置第二中間圖案260。第二中間圖案260是對第一中間圖案240施加一個正調整量得到的。在此示例情形中，調整量與所使用的設計規(guī)則中的布線層最小間距的1/2寬度相對應。(也就是說，與W10/2相對應的寬度，其中W10是與最小間距相對應的寬度)。然后，將相互重疊的部分刪除(圖9中標號262所指的部分)，使第二個中間圖案260形成一個整體圖案。然后，將第二個中間圖案260減少與所使用的設計規(guī)則中的布線層的最小間距W10的1/2相對應的寬度。在這種情況下，通過第一和第二中間掩膜數(shù)據(jù)3000和3100形成圖10中所示的應力減輕層圖案220。
更具體地說，如圖10所示，在間距小于最小間距對應寬度W10的第一中間圖案240區(qū)域中，形成部分220a，其寬度W30大于與最小間距對應的寬度W10。在此示例中，W30是與最小線寬對應的寬度W20的兩倍(W20×2)和與最小間距對應的寬度W10之和。而且，在間距大于最小間距對應的寬度W10的第一中間圖案240區(qū)域中，應力減輕層圖案220的寬度W20與最小線寬對應。
在此實施例中，在第一中間圖案240中的間距等于或小于與最小間距W1對應寬度W10的區(qū)域中，保留相互重疊的第二中間圖案260用以形成寬度大于最小線寬的應力減輕層圖案220。通過這樣形成圖案，避免了應力減輕層圖案220的間隔小于與所使用設計規(guī)則中最小間距W1對應的寬度W10。
而且，在第一中間圖案240的間距大于與最小間距對應的寬度W10的區(qū)域中，第二中間圖案260并不相互重疊，因此應力減輕層圖案220的寬度與最小線寬相對應。例如，如圖21和圖22所示的示例，由于第一中間圖案240的間隔大于與所使用的設計規(guī)則中最小間距W1對應的寬度W10，因此第二中間圖案260并不相互重疊。因此，應力減輕層圖案220的寬度W20與最小線寬相對應。應該指出，在圖20和21中與圖1和圖10中相同的部分使用相同的標號，省略了對它們的詳細描述。
(3)第四—第六掩膜數(shù)據(jù)的生成(用于虛擬生成區(qū)域的掩膜數(shù)據(jù))將用于布線層圖案的掩膜數(shù)據(jù)和設置有應力減輕層圖案的第三掩膜數(shù)據(jù)3200混合起來，建立如圖11所示的第四掩膜數(shù)據(jù)4000。然后，如圖12所示，在第四掩膜數(shù)據(jù)4000中的布線層圖案120和應力減輕層圖案220周圍添加用于阻止虛擬圖案產(chǎn)生的阻止區(qū)域圖案400，從而建立第五掩膜數(shù)據(jù)5000。更具體地說，在第五掩膜數(shù)據(jù)5000中，用剖面線表示的虛擬禁止區(qū)域410是沒有產(chǎn)生與虛擬層30對應的虛擬圖案的區(qū)域。
然后，將第五掩膜數(shù)據(jù)5000進行圖像翻轉，形成圖13中的第六掩膜數(shù)據(jù)6000。換言之，在第六掩膜數(shù)據(jù)6000中，空白區(qū)域表示沒有生成虛擬圖案的虛擬禁止區(qū)域410，剖面線表示生成虛擬圖案的虛擬生成區(qū)域420。
(4)第七和第八掩膜數(shù)據(jù)的生成(用于虛擬圖案的掩膜數(shù)據(jù))圖14表示第七掩膜數(shù)據(jù)7000，其中設置與虛擬層30對應的虛擬圖案300。在該示例中，在掩膜數(shù)據(jù)7000中，具有矩形平面的虛擬圖案3000被緊密安置在整個區(qū)域內。
將圖13所示的第六掩膜圖案6000和圖14所示的第七掩膜圖案7000混合起來建立圖15所示第八掩膜數(shù)據(jù)8000。在第八掩膜數(shù)據(jù)8000中，將第六掩膜數(shù)據(jù)6000中的偽生成區(qū)域420和第七掩膜數(shù)據(jù)7000中的虛擬圖案300抽取出來。換言之，就是將虛擬圖案300中與第六掩膜數(shù)據(jù)6000中虛擬禁止區(qū)域410重疊的部分刪除。因此，在第八掩膜數(shù)據(jù)8000中，虛擬圖案300只在虛擬生成區(qū)域420中生成。
(5)第九掩膜數(shù)據(jù)的生成(用于應力減輕層圖案和虛擬圖案的掩膜數(shù)據(jù))然后，將圖10所示的第三掩膜數(shù)據(jù)3200和圖15所示的第八掩膜數(shù)據(jù)8000混合起來，建立圖16所示的第九掩膜數(shù)據(jù)9000。在第九掩膜數(shù)據(jù)9000中，設置應力減輕層圖220和虛擬圖案300。第九掩膜數(shù)據(jù)9000用于形成應力減輕層22和虛擬層30的圖案，其用于制造半導體器件的方法將在下文中詳細闡述。
當使用第九掩膜數(shù)據(jù)9000形成應力減輕層22和虛擬層30，并使用正抗蝕層時，第九掩膜數(shù)據(jù)中的剖面線部分表示掩膜中的遮蔽部分(例如，鉻圖案)。當使用負抗蝕層時，剖面線之外的部分(空白區(qū)域)表示掩膜中的遮蔽部分(例如，鉻圖案)。
因此，如必要，可將第九掩膜數(shù)據(jù)9000記錄在可被計算機讀取的記錄介質上。而且，可以根據(jù)第九掩膜數(shù)據(jù)9000得到用于形成應力減輕層22和虛擬層30圖案的掩膜。
上述實施例闡述了生成所使用的掩膜數(shù)據(jù)的方法，應力減輕層22和虛擬層30在同一步驟形成。但是，本發(fā)明并不限于本實施例。例如，當在不同步驟形成應力減輕層22和虛擬層30時，圖10所示的第三掩膜數(shù)據(jù)3200可用于形成應力減輕層22的圖案。在這種情況下，可以在形成布線層12的同一步驟中形成虛擬層30。
應力減輕層22的間距和線寬并不限于上述的最小間距和最小線寬，而可以是設計允許范圍內的各種尺寸。
制造方法接著，說明一個制造圖1和2所示半導體器件100的方法的示例。圖3-5以剖面圖的形式簡要地表示了制造的步驟。
(a)如圖3所示，基板10上形成由金屬或類似材料構成的導電層，然后通過通常的平版印刷或蝕刻的方法在導電層上形成布線層12。在圖1或圖2所示示例中，用標號“12a”表示密圖案區(qū)域14a的布線層12，用標號“12b”表示疏圖案區(qū)域14b的布線層12。上面已經(jīng)闡述了構成導電層的金屬，在此不再贅述。
然后，使用CVD方法在基板10的整個表面上形成氧化硅層240。氧化硅層240至少覆蓋布線層12。可以使用常壓CVD法，等離子CVD，高密度等離子CVD等CVD方法。即使氧化硅層240是通過通?？傻玫教畛湫院玫母呙芏鹊入x子CVD形成的，在具有最小布線層間距的調整尺寸后的布線層12a之間仍很容易形成空隙250。
然后，通過根據(jù)上述本發(fā)明實施例的第九掩膜數(shù)據(jù)得到的掩膜，在氧化硅層240上形成用于應力減輕層22和虛擬層30的抗蝕層R10。
(b)接著，如圖4所示，使用抗蝕層R10作為掩模對圖3所示的氧化硅層240進行蝕刻，形成應力減輕層22。同時，也將以最小間距配置的布線層12a之間的氧化硅層去除。這樣一來，也就消除了圖3中的空隙250。
然后，通過已知的灰化方法除去抗蝕層R10。
上面已經(jīng)闡述了壓力減輕絕緣層22和虛擬層30的圖案，在此不再贅述。
(c)然后，如圖5所示，在基板10的整個表面上形成基板絕緣層24，其上有布線層12(12a，12b)和應力減輕層22。然后，在基板絕緣層24上形成有流態(tài)化絕緣體構成的平坦化絕緣層26。平坦化絕緣層26至少覆蓋基板絕緣層24，并填充于布線層12之間的，布線層12和應力減輕層22之間，以及應力減輕層22和虛擬層30之間的間隔。上面已經(jīng)闡述了基板絕緣層24和平坦化絕緣層26的薄膜形成方法，在此不再贅述。
(d)然后，如圖2所示，在平坦化絕緣層26的整個表面上形成罩絕緣層28。罩絕緣層28的厚度足以填充平坦化絕緣層表面的凹凸，必要的話可以補充由于CMP處理研磨掉的厚度。圖2所示的示例表示使用CMP處理對罩絕緣層28的上表面進行平整化的狀態(tài)。
(第二個實施例)首先，說明使用掩膜制造半導體器件的方法，該掩膜是通過本實施例的掩膜生成方法得到的。圖17為簡要表示半導體器件的部分布線的平面圖，圖18是沿圖17中B-B線所截取的橫截面視圖。本實施例中應力減輕層和布線層在同一步驟中形成，這一點與第一個實施例不同。其中，同樣的部件使用相同的標號，并省略了對它們的闡述。
半導體器件200包括布線層12(12a，12b)，應力減輕層22，虛擬層30，和位于基板10上并覆蓋布線層12，應力減輕層22，和虛擬層30的層間絕緣層20。
應力減輕層22和虛擬層30在形成布線層12的同一步驟形成，并由與布線層12相同的材料構成。
根據(jù)圖19所示的掩膜數(shù)據(jù)10000形成用于形成布線層12，應力減輕層22和虛擬層30圖案的掩膜?？梢酝ㄟ^向第一個實施例中該第九掩膜數(shù)據(jù)9000添加用于布線層圖案120的掩膜數(shù)據(jù)來建立掩膜數(shù)據(jù)10000。換言之，可以將圖8所示的第三掩膜數(shù)據(jù)3000，圖13所示的第八掩膜數(shù)據(jù)8000，和用于布線層圖案120的掩膜數(shù)據(jù)混合起來建立掩膜數(shù)據(jù)10000。在掩膜數(shù)據(jù)10000中，有布線層圖案120，應力減輕層圖案220，和虛擬圖案300。掩膜數(shù)據(jù)10000用于形成布線層12，應力減輕層22和虛擬層30的圖案，其用于制造半導體器件的方法將在下文中闡述。
然后，下面將闡述圖17和18所示制造半導體器件200的方法的一個示例。
(a)基板10上有由金屬或類似材料構成的導電層，然后使用根據(jù)本實施例的掩膜數(shù)據(jù)10000得到的掩膜形成用于布線層12，應力減輕層22，和虛擬層30的抗蝕層(圖中未示)。通過通常的平版印刷或蝕刻的方法在導電層上形成布線層12，應力減輕層22，和虛擬層30。上面已經(jīng)闡述了構成導電層的金屬，在此不再贅述。
(b)然后，如圖18所示，使用上述CVD方法在基板10的整個表面上形成基板絕緣層24。基板10上有布線層12(12a，12b)，應力減輕層，和虛擬層30。
(c)然后，如圖18所示，在基板絕緣層24上形成由流態(tài)化絕緣體構成的平坦化絕緣層26。平坦化絕緣層至少覆蓋基板絕緣層24，并填充于布線層12之間，布線層12和應力減輕層22之間，和應力減輕層22和虛擬層30之間。
(d)然后，如圖18所示，在平坦化絕緣層26的整個表面上形成罩絕緣層28。罩絕緣層28的厚度足以填充平坦化絕緣層的表面粗糙，必要的話補充由于CMP處理所去掉的厚度。圖18所示的示例表示使用CMP處理對罩絕緣層28的上表面進行平坦化的狀態(tài)。
層間絕緣層20是由分別在上述步驟(b)，(c)，(d)形成的基板絕緣層24，平坦化絕緣層26，和罩絕緣層28構成的。
盡管本發(fā)明已經(jīng)參照附圖和優(yōu)選實施例進行了說明，但是，對于本領域的技術人員來說，本發(fā)明可以有各種更改和變化。本發(fā)明的各種更改，變化，和等同物由所附的權利要求書的內容涵蓋。
標號說明10 基板12，12a，12b 布線層14a密圖案區(qū)域14b疏圖案區(qū)域20 層間絕緣層22 應力減輕絕緣層24 基板絕緣層26 平坦化絕緣層28 罩絕緣層30 虛擬層100，200 半導體器件120布線層圖案130調整大小后的圖案140a 與密圖案區(qū)域對應的區(qū)域140b 與疏圖案區(qū)域對應的區(qū)域220應力減輕層圖案240第一中間圖案260第二中間圖案300虛擬圖案400禁止區(qū)域圖案410虛擬禁止區(qū)域420虛擬生成區(qū)域
權利要求
1.一種用于制造包括位于基板上的布線層和覆蓋所述布線層的層間絕緣層的半導體器件的方法，所述方法包括以下步驟使用一種用于制造半導體器件的掩膜，至少形成所述基板指定圖案中的所述應力減輕層，其中，通過CVD方法沉積絕緣層，以覆蓋所述基板上的所述布線層并形成所述絕緣層圖案，所述掩膜包括調整后的圖案，所述調整后的圖案是通過施加一個正的調整量來調整布線層圖案的大小并刪除相互重疊的調整后的圖案而形成的；應力減輕層圖案，所述應力減輕層圖案在所述調整后的圖案外面形成并具有特定寬度；以及通過使用流態(tài)化絕緣體覆蓋所述應力減輕層和所述布線層形成一個平坦化絕緣層。
2.根據(jù)權利要求1所述的制造半導體器件的方法，其中，所述形成所述平坦化絕緣層的步驟通過涂敷法完成。
3.據(jù)權利要求1所述的制造半導體器件的方法，其中，所述形成平坦化絕緣層的步驟通過流態(tài)化CVD方法完成。
4.據(jù)權利要求1至3中任一項所述的制造半導體器件的方法，其中，所述應力減輕層和虛擬層的圖案同時形成。
全文摘要
本發(fā)明提供了一種用于制造包括位于基板上的布線層和覆蓋所述布線層的層間絕緣層的半導體器件的方法，該方法應用于具有優(yōu)良填充性的層間絕緣層的半導體器件的制造中，該層間絕緣層按照0.13μm設計規(guī)則，在相鄰布線層的間隔中形成。該半導體器件的制造方法包括使掩膜，至少形成所述基板指定圖案中的所述應力減輕層的步驟和通過使用流態(tài)化絕緣體覆蓋所述應力減輕層和所述布線層形成一個平坦化絕緣層的步驟。掩膜包括通過施加一個正(+)調整量來調整布線層圖案(120)的大小以及刪除調整大小后相互重疊的那些圖案(130)，和調整大小后的圖案外面形成具有特定寬度的應力減輕層圖案。
文檔編號G03F1/68GK1734741SQ20051008347
公開日2006年2月15日 申請日期2002年9月6日 優(yōu)先權日2001年9月7日
發(fā)明者森克已 申請人:精工愛普生株式會社