專利名稱：一種納米級庫侖島結(jié)構的制備方法
技術領域：
本發(fā)明涉及納米電子器件及納米加工技術領域，尤其涉及一種用于制作單電子器件的納米級庫侖島結(jié)構的制備方法。
背景技術：
以互補性-金屬氧-化物半導體(CMOS)器件為主流技術的集成電路一直遵循著摩爾定律迅速發(fā)展，在2004年集成電路已進入90nm技術節(jié)點。隨著特征尺寸進入到納米級，傳統(tǒng)的CMOS技術面臨著越來越嚴重的挑戰(zhàn)，因此，基于新原理的納米電子器件成為研究的熱點。
單電子器件具有尺寸小、速度快、功耗低、可大規(guī)模集成等優(yōu)點，而且具有十分廣闊的應用前景，如可用來制作單電子存儲器、單電子邏輯電路、電流標準、超靈敏靜電計、微波或紅外探測器等等。因此，單電子器件已經(jīng)成為未來替代MOS晶體管的重要侯選器件之一。
一般情況下，單電子器件由一個庫侖島結(jié)構構成。如圖1所示，圖1為庫侖島結(jié)構的示意圖。庫侖島結(jié)構包括源極101、漏極102、庫侖島103、隧道結(jié)104和隧道結(jié)105，還可以進一步包括側(cè)柵106和側(cè)柵107，其核心部分是庫侖島103、隧道結(jié)104和隧道結(jié)105。庫侖島103由極微小金屬或半導體量子點構成，它在某一方向上分別通過兩側(cè)的隧道結(jié)104和105與源極101、漏極102相連接。源極101和漏極102位于庫侖島103兩側(cè)。
單電子晶體管要正常工作必須滿足島的充電能大于熱能的條件，即e2/2C＞＞kBT，其中kB為玻爾茲曼常數(shù)，因此必須通過降低島的電容C來提高單電子晶體管的工作溫度T，這樣就必須通過盡量縮小隧道結(jié)面積特別是島尺寸來實現(xiàn)。因此，如何獲得小尺寸的庫侖島是制作高溫甚至常溫單電子器件的關鍵。
目前，在制備庫侖島結(jié)構時大多采用碳納米管、金屬納米顆粒、納米金屬氧化線、量子線材料或量子點材料等。例如，申請?zhí)枮?2244235.9的中國專利公開了一種采用碳納米管制備庫侖島結(jié)構的方法，申請?zhí)枮?3131772.3的中國專利公開了一種采用金屬納米顆粒制備庫侖島結(jié)構的方法，申請?zhí)枮?2157972.5的中國專利公開了一種采用納米金屬氧化線制備庫侖島結(jié)構的方法，申請?zhí)枮?1200510.X的中國專利公開了一種采用量子線材料制備庫侖島結(jié)構的方法，申請?zhí)枮?1200511.8的中國專利公開了一種采用量子點材料制備庫侖島結(jié)構的方法。
利用上述制備的庫侖島結(jié)構制作的單電子器件一般都能獲得較高的工作溫度，但是制備這些庫侖島結(jié)構的方法存在以下不足1、制備工藝復雜；2、制備成本高；3、制備效率低，不能大規(guī)模生產(chǎn)；4、制備庫侖島結(jié)構的隨機性大，可靠性差；5、制備庫侖島結(jié)構的可行性差。

發(fā)明內(nèi)容
(一)要解決的技術問題針對上述現(xiàn)有技術存在的不足，本發(fā)明的主要目的在于提供一種用于制作單電子器件的納米級庫侖島結(jié)構的制備方法，以簡化制備工藝、降低制備成本、提高制備效率，并提高制備庫侖島結(jié)構的可靠性。
(二)技術方案為達到上述目的，本發(fā)明的技術方案是這樣實現(xiàn)的一種納米級庫侖島結(jié)構的制備方法，所述庫侖島結(jié)構至少包括庫侖島、位于庫侖島兩側(cè)的源極和漏極、連接庫侖島與源極的隧道結(jié)和連接庫侖島與漏極的隧道結(jié)，該方法包括A、在襯底的導電層上涂敷電子抗蝕劑；B、對涂敷的電子抗蝕劑進行前烘；C、對電子抗蝕劑進行電子束直寫曝光；D、對曝光后的抗蝕劑進行顯影；
E、對顯影后的電子抗蝕劑進行定影；F、將定影后的電子抗蝕劑作為掩?？涛g導電層，在導電層上得到納米級的庫侖島結(jié)構；G、對得到的庫侖島結(jié)構進行去膠和高溫干氧氧化處理，得到更小尺寸的納米級庫侖島結(jié)構。
步驟A中所述襯底為絕緣襯底或高阻態(tài)半導體襯底，所述步驟A之前進一步包括在絕緣襯底或高阻態(tài)半導體襯底上，采用蒸發(fā)、濺射、外延或化學氣相沉積方法生長單晶、多晶或非晶導電層。
所述絕緣襯底為平整、潔凈的SiO2、Si3N4、Al2O3、MgO或CaO襯底，所述高阻態(tài)半導體襯底為平整、潔凈的Si、Ge、GaAs、GaN、GaSb、GaP、AlAs、InAs、InP、InSb、SiC、ZnO、ZnS、CdS、CdTe或金剛石襯底；所述采用的蒸發(fā)方法為熱蒸發(fā)或電子束蒸發(fā)，所述采用的濺射方法為直流濺射、射頻濺射或磁控濺射，所述采用的外延方法為液相外延(LPE)或分子束外延(MBE)，所述采用的化學氣相沉積方法為等離子增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、常壓化學氣相沉積(APCVD)或金屬有機物化學氣相沉積(MOCVD)；所述導電層為金屬材料導電層、或為半導體材料導電層。
所述金屬材料導電層為Au、Ag、Pt、Cu、Al、W、Ti或Cr導電層，所述半導體材料導電層為高摻雜的Si、Ge、GaAs、AlAs、InAs、InP、SiC、ZnS或CdS導電層。
所述步驟A包括在生長出的導電層上用勻膠機涂敷正性電子抗蝕劑或負性電子抗蝕劑。
步驟A中所述襯底為表面具有導電層的襯底，所述步驟A包括在襯底表面具有的導電層上用勻膠機涂敷正性電子抗蝕劑或負性電子抗蝕劑。
所述正性電子抗蝕劑為PMMA、ZEP520、KRS、UV-III或P(SI-CMS)；所述負性電子抗蝕劑為SAL601、HSQ或Calixarene。
步驟A中所述在導電層上涂敷的電子抗蝕劑為KRS、UV-III或SAL601，所述步驟C與步驟D之間進一步包括對曝光后的電子抗蝕劑進行后烘。
步驟F中所述刻蝕導電層采用的刻蝕方法為電感耦合等離子ICP刻蝕、反應離子刻蝕RIE或電子回旋共振ECR刻蝕，采用的氣體為CCl4、BCl3、CHF3、SF6或CF2Cl2。
步驟G中所述去膠處理采用的去膠方法為專用去膠液去膠、RIE干法氧等離子去膠或濕法去膠，所述高溫干氧氧化處理采用的的氧化溫度為800至1200℃。
所述濕法去膠為采用濃H2SO4+H2O2煮膠。
步驟F中所述得到的納米級庫侖島結(jié)構的直徑為30至100nm，步驟G中所述得到的更小尺寸的納米級庫侖島結(jié)構的直徑為5至30nm。
所述襯底為SOI襯底，以SOI的重摻雜表層硅作為導電層，電子抗蝕劑為SAL601，刻蝕方法為ICP刻蝕，步驟B中所述前烘包括采用熱板在120℃下烘烤3分鐘；所述步驟C包括采用加速電壓為50KeV、電子束流為50pA、曝光劑量為20至30μC/cm2的電子束光刻系統(tǒng)，對電子抗蝕劑進行電子束直寫曝光；步驟C與步驟D之間進一步對曝光后的電子抗蝕劑進行后烘包括采用熱板在120℃下烘烤3分鐘；步驟D包括采用顯影液在室溫下顯影6至10分鐘；步驟E包括采用去離子水在室溫下定影20秒。
所述襯底為SOI襯底，以SOI的重摻雜表層硅作為導電層，電子抗蝕劑為ZEP520，刻蝕方法為ICP刻蝕，步驟B中所述前烘包括采用烘箱在160℃下烘烤35分鐘；所述步驟C包括采用加速電壓為50KeV、電子束流為50pA、曝光劑量為130至160μC/cm2的電子束光刻系統(tǒng)，對電子抗蝕劑進行電子束直寫曝光；步驟D包括采用乙酸戊脂在室溫下顯影4分鐘；步驟E包括采用用4-甲基戊酮2在室溫下定影30秒。
(三)有益效果從上述技術方案可以看出，本發(fā)明具有以下有益效果
1、利用本發(fā)明，通過采用電子束光刻(EBL)、干法刻蝕、干氧氧化等方法在導電層上制備出納米級的庫侖島結(jié)構，大大簡化了制備工藝，降低了制備成本，提高了制備效率，并提高了制備庫侖島結(jié)構的可靠性。
2、本發(fā)明采用的電子束光刻技術是一種有效的納米加工手段，具有納米級的分辨率，特別是在原子序數(shù)相對較小的襯底上，分辨率更高。本發(fā)明利用電子束光刻技術制備出的庫侖島結(jié)構具有納米尺度，在氧化前可達到30至100nm，在氧化后可達到5至30nm，能夠直接用于制作各種具有側(cè)柵或頂柵結(jié)構的單電子器件和電路。
3、本發(fā)明采用高溫氧化工藝，在減小隧道結(jié)的寬度的同時也減小了庫侖島的直徑，從而提高了單電子器件的工作溫度。
4、本發(fā)明為了便于制作各種結(jié)構的單電子器件，在制備過程中靈活使用側(cè)柵，既可以不使用側(cè)柵從而制作純頂柵單電子器件，也可以使用一個或一對側(cè)柵從而制作純側(cè)柵單電子器件，還可以制作側(cè)柵/頂柵混合單電子器件。另外，側(cè)柵和源極、漏極、庫侖島在同一次電子束光刻中形成，大大簡化了制備工藝。
5、本發(fā)明提供的這種納米級庫侖島結(jié)構的制備方法，具有與傳統(tǒng)CMOS工藝兼容的優(yōu)點，有利于本發(fā)明的廣泛推廣和應用。


圖1為庫侖島結(jié)構的示意圖；圖2為本發(fā)明制備納米級庫侖島結(jié)構總體技術方案的實現(xiàn)流程圖；圖3為在襯底上生長導電層的示意4為在導電層上涂敷電子抗蝕劑的示意圖；圖5為對電子抗蝕劑進行電子束直寫曝光的示意圖；圖6為以定影后的電子抗蝕劑作為掩模刻蝕導電層的示意圖；圖7為對庫侖島結(jié)構進行去膠處理的示意圖；圖8為對去膠后庫侖島結(jié)構進行高溫干氧氧化處理的示意圖；圖9為在SOI襯底涂敷電子抗蝕劑SAL601的示意圖；圖10為在電子抗蝕劑SAL601中形成庫侖島結(jié)構的示意圖；圖11為刻蝕SOI襯底形成庫侖島結(jié)構的示意圖；
圖12為本發(fā)明第一個實施例中在ICP刻蝕之后庫侖島結(jié)構核心部分的實物SEM照片；圖13為本發(fā)明第二個實施例中在ICP刻蝕之后庫侖島結(jié)構核心部分的實物SEM照片。
具體實施例方式
為使本發(fā)明的目的、技術方案和優(yōu)點更加清楚明白，以下結(jié)合具體實施例，并參照附圖，對本發(fā)明進一步詳細說明。
如圖2所示，圖2為本發(fā)明制備納米級庫侖島結(jié)構總體技術方案的實現(xiàn)流程圖，該方法包括以下步驟步驟201在襯底的導電層上涂敷電子抗蝕劑；步驟202對涂敷的電子抗蝕劑進行前烘；步驟203對電子抗蝕劑進行電子束直寫曝光；步驟204對曝光后的抗蝕劑進行顯影；步驟205對顯影后的電子抗蝕劑進行定影；步驟206將定影后的電子抗蝕劑作為掩?？涛g導電層，在導電層上得到納米級的庫侖島結(jié)構；步驟207對得到的庫侖島結(jié)構進行去膠和高溫干氧氧化處理，得到更小尺寸的納米級庫侖島結(jié)構。
本發(fā)明制備的庫侖島結(jié)構至少包括庫侖島、位于庫侖島兩側(cè)的源極和漏極、連接庫侖島與源極的隧道結(jié)和連接庫侖島與漏極的隧道結(jié)。
上述步驟201中所述襯底可以為絕緣襯底或高阻態(tài)半導體襯底，也可以為表面具有導電層的襯底。絕緣襯底一般為平整、潔凈的SiO2、Si3N4、Al2O3、MgO或CaO襯底等；高阻態(tài)半導體襯底一般為平整、潔凈的Si、Ge、GaAs、GaN、GaSb、GaP、AlAs、InAs、InP、InSb、SiC、ZnO、ZnS、CdS、CdTe或金剛石襯底等。表面具有導電層的襯底可以為SOI襯底，SOI襯底由三層結(jié)構組成，從下到上依次為Si、SiO2和Si。
當襯底為絕緣襯底或高阻態(tài)半導體襯底時，步驟201之前進一步包括在絕緣襯底或高阻態(tài)半導體襯底上，采用蒸發(fā)、濺射、外延或化學氣相沉積等方法生長單晶、多晶或非晶導電層。如圖3所示，圖3為在襯底1上生長導電層2的示意圖。圖3a為主視圖，圖3b為側(cè)視圖。
上述采用的蒸發(fā)方法一般為熱蒸發(fā)或電子束蒸發(fā)，采用的濺射方法一般為直流濺射、射頻濺射或磁控濺射等，采用的外延方法一般為LPE或MBE，采用的化學氣相沉積方法一般為PECVD、LPCVD、APCVD或MOCVD等；生長出來的導電層一般為金屬材料導電層或半導體材料導電層。金屬材料導電層一般為Au、Ag、Pt、Cu、Al、W、Ti或Cr導電層等，半導體材料導電層一般為高摻雜的Si、Ge、GaAs、AlAs、InAs、InP、SiC、ZnS或CdS導電層等。
此時，步驟201包括在生長出的導電層上用勻膠機涂敷正性電子抗蝕劑或負性電子抗蝕劑。
當襯底為表面具有導電層的襯底時，例如襯底為SOI襯底，步驟201包括在襯底表面具有的導電層上用勻膠機涂敷正性電子抗蝕劑或負性電子抗蝕劑。
與步驟201對應的工藝流程如圖4所示，圖4為在導電層2上涂敷電子抗蝕劑3的示意圖。圖4a為主視圖，圖4b為側(cè)視圖。
電子抗蝕劑可以為正性電子抗蝕劑或負性電子抗蝕劑。正性電子抗蝕劑一般為PMMA、ZEP520、KRS、UV-III或P(SI-CMS)等，負性電子抗蝕劑一般為SAL601、HSQ或Calixarene等。如果步驟201中在導電層上涂敷的電子抗蝕劑為KRS、UV-III或SAL601，則步驟203與步驟204之間進一步包括對曝光后的電子抗蝕劑進行后烘。
步驟202所述對涂敷的電子抗蝕劑進行前烘包括對涂敷的電子抗蝕劑采用烘箱或熱板進行一定時間和一定溫度的前烘，具體前烘的時間和溫度由具體的工藝決定，隨具體工藝的變化而變化。
與步驟203至步驟205對應的工藝流程如圖5所示，圖5為對電子抗蝕劑進行電子束直寫曝光的示意圖。圖5a為主視圖，圖5b為側(cè)視圖。對電子抗蝕劑進行電子束直寫曝光，對曝光的抗蝕劑進行顯影和定影，去除曝光區(qū)域的正性電子抗蝕劑或未曝光區(qū)域的負性電子抗蝕劑，形成用于刻蝕的抗蝕劑掩?！獛靵鰨u4、源極5、漏極6、隧道結(jié)7、隧道結(jié)8、側(cè)柵9、側(cè)柵10。通過工藝控制，顯影后庫侖島4的直徑為30至100nm。
上述步驟206中所述刻蝕導電層采用的刻蝕方法一般為ICP刻蝕、RIE刻蝕或ECR刻蝕等，利用上述方法刻蝕時采用的氣體可以為CCl4、BCl3、CHF3、SF6或CF2Cl2等。與步驟206對應的工藝流程如圖6所示，圖6為以定影后的電子抗蝕劑作為掩?？涛g導電層的示意圖。圖6a為主視圖，圖6b為側(cè)視圖。利用顯影后的電子抗蝕劑4、5、6、7、8、9、10作為掩模，采用RIE刻蝕、ICP刻蝕或ECR刻蝕等方法刻蝕導電層2，在導電層上形成庫侖島結(jié)構——庫侖島11、源極12、漏極13、隧道結(jié)14、隧道結(jié)15、側(cè)柵16、側(cè)柵17。本步驟中得到的納米級庫侖島結(jié)構的直徑一般為30至100nm。
上述步驟207中所述去膠處理采用的去膠方法一般為專用去膠液去膠、RIE干法氧等離子去膠或濕法去膠，所述濕法去膠為采用濃H2SO4+H2O2煮膠；所述高溫干氧氧化處理采用的的氧化溫度為800至1200℃。與步驟207對應的工藝流程如圖7和圖8所示，圖7為對庫侖島結(jié)構進行去膠處理的示意圖，圖8為對去膠后庫侖島結(jié)構進行高溫干氧氧化處理的示意圖。圖7a和8a為主視圖，圖7b和8b為側(cè)視圖。
如圖7a、7b所示，采用專用去膠液去膠、RIE干法氧等離子去膠、濕法去膠(如用#3號清洗液即濃H2SO4+H2O2煮膠)等去膠方法去除電子抗蝕劑4、5、6、7、8、9、10，露出庫侖島11、源12、漏13、隧道結(jié)14、隧道結(jié)15、側(cè)柵16、側(cè)柵17。
如圖8a、8b所示，采用高溫干氧氧化進一步縮小庫侖島的直徑和隧道結(jié)的寬度，完成庫侖島結(jié)構的制備，形成最終的庫侖島18、源19、漏20、隧道結(jié)21、隧道結(jié)22、側(cè)柵23、側(cè)柵24，最終得到的納米級庫侖島18的直徑為5至30nm。
基于圖2所述的制備納米級庫侖島結(jié)構總體技術方案的實現(xiàn)流程圖，以下結(jié)合具體的實施例對本發(fā)明制備納米級庫侖島結(jié)構的方法進一步詳細說明。
實施例一本實施例使用重摻雜的SOI襯底、SAL601化學放大負性電子抗蝕劑、ICP刻蝕方法，結(jié)合附圖進一步說明本發(fā)明的詳細工藝方法和步驟。
如圖9所示，圖9為在SOI襯底涂敷電子抗蝕劑SAL601的示意圖。在重摻雜的n型、(111)晶向的SOI襯底(從下到上依次由硅基底1、160nm厚的埋氧層2和80nm厚的頂層硅3三層構成)上涂敷SAL601負性化學放大電子抗蝕劑4，涂敷轉(zhuǎn)速為3000rpm，并采用熱板在120℃下前烘3分鐘。
如圖10所示，圖10為在電子抗蝕劑SAL601中形成庫侖島結(jié)構的示意圖。采用電子束直寫曝光、后烘、顯影在電子抗蝕劑4中形成庫侖島結(jié)構圖形——源5、漏6、庫侖島7、連接庫侖島與源和漏的隧道結(jié)8和9、側(cè)柵10。電子束曝光采用加速電壓為50KeV、電子束流為50pA、曝光劑量為20至30μC/cm2的電子束光刻系統(tǒng)。后烘條件為120℃、3分鐘，即采用熱板在120℃下烘烤3分鐘。采用MF CD-26顯影液在室溫下顯影6至10分鐘，用去離子水在室溫下定影20秒。
如圖11所示，圖11為刻蝕SOI襯底形成庫侖島結(jié)構的示意圖。利用SAL601電子抗蝕劑圖形5、6、7、8、9、10作為掩模采用ICP刻蝕方法刻蝕SOI襯底的頂層硅3，從而在頂層硅3中形成庫侖島結(jié)構圖形即源11、漏12、島13、隧道結(jié)14、隧道結(jié)15、側(cè)柵16。ICP刻蝕采用CHF3氣體或CHF3/N2混合氣體，CHF3流量為60sccm，在400W射頻功率下刻蝕2.5分鐘。接著采用濕法去膠法，即采用濃H2SO4+H2O2煮膠，去除電子抗蝕劑掩模5、6、7、8、9、10。然后采用高溫干氧氧化，使硅島13和隧道結(jié)14、15的尺寸進一步縮小，形成最終的庫侖島和隧道結(jié)。氧化溫度為800至1200℃，氧化后庫侖島的直徑可達5至30nm，構成隧道結(jié)的縮頸的寬度小于5nm，側(cè)柵與島的間隔為20至100nm。
圖12為本發(fā)明第一個實施例中在ICP刻蝕之后庫侖島結(jié)構核心部分的實物SEM照片。圖中黑色背底為SOI襯底的埋氧層2；灰色部分對應于SOI襯底的頂層硅層3，其中最中間的點為未氧化的庫侖島13，左右兩邊稍大的圖形為源11和漏12，源區(qū)或漏區(qū)與島相連的部分為未氧化的縮頸，即隧道結(jié)14和15，島13上方稍大的圖形為側(cè)柵16。
實施例二本實施例采用重摻雜的SOI襯底、ZEP520正性電子抗蝕劑、ICP刻蝕。本實施例中除EBL的部分條件外，其它條件與實施例一相同。其中前烘條件為用烘箱在160℃下烘烤35分鐘；曝光劑量為130至160μC/cm2；無需后烘；用乙酸戊脂在室溫下顯影4分鐘，用4-甲基戊酮2(MIBK)在室溫下定影30秒。
圖13為本發(fā)明第二個實施例中在ICP刻蝕之后庫侖島結(jié)構核心部分的實物SEM照片。圖中灰色背底為SOI襯底的埋氧層2；白色部分對應于SOI襯底的頂層硅層3，其中最中間的的點為未氧化的庫侖島13，左右兩邊稍大的圖形為源11和漏12，源區(qū)或漏區(qū)與島相連的部分為未氧化的縮頸，即隧道結(jié)14和15，島13上方和下方稍大的兩塊白色圖形為一對側(cè)柵。
以上所述的具體實施例，對本發(fā)明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內(nèi)。
權利要求
1.一種納米級庫侖島結(jié)構的制備方法，所述庫侖島結(jié)構至少包括庫侖島、位于庫侖島兩側(cè)的源極和漏極、連接庫侖島與源極的隧道結(jié)和連接庫侖島與漏極的隧道結(jié)，其特征在于，該方法包括A、在襯底的導電層上涂敷電子抗蝕劑；B、對涂敷的電子抗蝕劑進行前烘；C、對電子抗蝕劑進行電子束直寫曝光；D、對曝光后的抗蝕劑進行顯影；E、對顯影后的電子抗蝕劑進行定影；F、將定影后的電子抗蝕劑作為掩?？涛g導電層，在導電層上得到納米級的庫侖島結(jié)構；G、對得到的庫侖島結(jié)構進行去膠和高溫干氧氧化處理，得到更小尺寸的納米級庫侖島結(jié)構。
2.根據(jù)權利要求1所述的方法，其特征在于，步驟A中所述襯底為絕緣襯底或高阻態(tài)半導體襯底，所述步驟A之前進一步包括在絕緣襯底或高阻態(tài)半導體襯底上，采用蒸發(fā)、濺射、外延或化學氣相沉積方法生長單晶、多晶或非晶導電層。
3.根據(jù)權利要求2所述的方法，其特征在于，所述絕緣襯底為平整、潔凈的SiO2、Si3N4、Al2O3、MgO或CaO襯底，所述高阻態(tài)半導體襯底為平整、潔凈的Si、Ge、GaAs、GaN、GaSb、GaP、AlAs、InAs、InP、InSb、SiC、ZnO、ZnS、CdS、CdTe或金剛石襯底；所述采用的蒸發(fā)方法為熱蒸發(fā)或電子束蒸發(fā)，所述采用的濺射方法為直流濺射、射頻濺射或磁控濺射，所述采用的外延方法為液相外延LPE或分子束外延MBE，所述采用的化學氣相沉積方法為等離子增強化學氣相沉積PECVD、低壓化學氣相沉積LPCVD、常壓化學氣相沉積APCVD或金屬有機物化學氣相沉積MOCVD；所述導電層為金屬材料導電層，或為半導體材料導電層。
4.根據(jù)權利要求3所述的方法，其特征在于，所述金屬材料導電層為Au、Ag、Pt、Cu、Al、W、Ti或Cr導電層，所述半導體材料導電層為高摻雜的Si、Ge、GaAs、AlAs、InAs、InP、SiC、ZnS或CdS導電層。
5.根據(jù)權利要求2所述的方法，其特征在于，所述步驟A包括在生長出的導電層上用勻膠機涂敷正性電子抗蝕劑或負性電子抗蝕劑。
6.根據(jù)權利要求1所述的方法，其特征在于，步驟A中所述襯底為表面具有導電層的襯底，所述步驟A包括在襯底表面具有的導電層上用勻膠機涂敷正性電子抗蝕劑或負性電子抗蝕劑。
7.根據(jù)權利要求5或6所述的方法，其特征在于，所述正性電子抗蝕劑為PMMA、ZEP520、KRS、UV-III或P(SI-CMS)；所述負性電子抗蝕劑為SAL601、HSQ或Calixarene。
8.根據(jù)權利要求7所述的方法，其特征在于，步驟A中所述在導電層上涂敷的電子抗蝕劑為KRS、UV-III或SAL601，所述步驟C與步驟D之間進一步包括對曝光后的電子抗蝕劑進行后烘。
9.根據(jù)權利要求1所述的方法，其特征在于，步驟F中所述刻蝕導電層采用的刻蝕方法為電感耦合等離子ICP刻蝕、反應離子刻蝕RIE或電子回旋共振ECR刻蝕，采用的氣體為CCl4、BCl3、CHF3、SF6或CF2Cl2。
10.根據(jù)權利要求1所述的方法，其特征在于，步驟G中所述去膠處理采用的去膠方法為專用去膠液去膠、RIE干法氧等離子去膠或濕法去膠，所述高溫干氧氧化處理采用的的氧化溫度為800至1200℃。
11.根據(jù)權利要求10所述的方法，其特征在于，所述濕法去膠為采用濃H2SO4+H2O2煮膠。
12.根據(jù)權利要求1所述的方法，其特征在于，步驟F中所述得到的納米級庫侖島結(jié)構的直徑為30至100nm，步驟G中所述得到的更小尺寸的納米級庫侖島結(jié)構的直徑為5至30nm。
13.根據(jù)權利要求1所述的方法，其特征在于，所述襯底為SOI襯底，以SOI的重摻雜表層硅作為導電層，電子抗蝕劑為SAL601，刻蝕方法為ICP刻蝕，步驟B中所述前烘包括采用熱板在120℃下烘烤3分鐘；所述步驟C包括采用加速電壓為50KeV、電子束流為50pA、曝光劑量為20至30μC/cm2的電子束光刻系統(tǒng)，對電子抗蝕劑進行電子束直寫曝光；步驟C與步驟D之間進一步對曝光后的電子抗蝕劑進行后烘包括采用熱板在120℃下烘烤3分鐘；步驟D包括采用顯影液在室溫下顯影6至10分鐘；步驟E包括采用去離子水在室溫下定影20秒。
14.根據(jù)權利要求1所述的方法，其特征在于，所述襯底為SOI襯底，以SOI的重摻雜表層硅作為導電層，電子抗蝕劑為ZEP520，刻蝕方法為ICP刻蝕，步驟B中所述前烘包括采用烘箱在160℃下烘烤35分鐘；所述步驟C包括采用加速電壓為50KeV、電子束流為50pA、曝光劑量為130至160μC/cm2的電子束光刻系統(tǒng)，對電子抗蝕劑進行電子束直寫曝光；步驟D包括采用乙酸戊脂在室溫下顯影4分鐘；步驟E包括采用用4-甲基戊酮2在室溫下定影30秒。
全文摘要
本發(fā)明公開了一種納米級庫侖島結(jié)構的制備方法，包括A.在襯底的導電層上涂敷電子抗蝕劑；B.對涂敷的電子抗蝕劑進行前烘；C.對電子抗蝕劑進行電子束直寫曝光；D.對曝光后的抗蝕劑進行顯影；E.對顯影后的電子抗蝕劑進行定影；F.將定影后的電子抗蝕劑作為掩?？涛g導電層，在導電層上得到納米級的庫侖島結(jié)構；G.對得到的庫侖島結(jié)構進行去膠和高溫干氧氧化處理，得到更小尺寸的納米級庫侖島結(jié)構。利用本發(fā)明，簡化了制備工藝，降低了制備成本，提高了制備效率，并提高了制備庫侖島結(jié)構的可靠性。本發(fā)明提供的制備方法具有與傳統(tǒng)CMOS工藝兼容的優(yōu)點，有利于本發(fā)明的廣泛推廣和應用。
文檔編號G03F7/00GK101086966SQ200610012129
公開日2007年12月12日 申請日期2006年6月7日 優(yōu)先權日2006年6月7日
發(fā)明者龍世兵, 陳杰智, 李志剛, 劉明, 陳寶欽 申請人:中國科學院微電子研究所