專利名稱：顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及顯示裝置，尤其涉及具有驅(qū)動(dòng)電路的顯示裝置，其中，該驅(qū)動(dòng)電路具有由CMOS電路構(gòu)成的CMOS移位寄存器。
背景技術(shù)：
一般地，在將薄膜晶體管(TFTThin Film Transistor)作為有源元件使用的有源矩陣液晶顯示裝置中，例如，為了對(duì)掃描線依次施加選擇掃描電壓而使用移位寄存器電路。
作為該移位寄存器電路，眾所周知有由CMOS(ComplementaryMetal Oxide Semiconductor)電路構(gòu)成的CMOS移位寄存器(下述，參照專利文獻(xiàn)1、專利文獻(xiàn)2)，或由nMOS單溝道晶體管構(gòu)成的nMOS單溝道移位寄存器(下述，參照專利文獻(xiàn)3)。
圖14是表示以往的CMOS移位寄存器的單位電路的電路圖，是在上述專利文獻(xiàn)1、專利文獻(xiàn)2中記載的電路結(jié)構(gòu)。
該圖14表示的單位電路包括使輸入信號(hào)(IN)反相的時(shí)鐘反相器(INV1)；使輸入信號(hào)(IN)的反相信號(hào)再反相的反相器(INV2)；將輸入信號(hào)(IN)的再反相信號(hào)反饋至反相器(IN2)的輸入的時(shí)鐘反相器(INV3)。
反相器(IN2)的輸出成為傳送輸出(TRN)。另外，輸入信號(hào)(IN)和傳送輸入(TRN)輸入至邏輯與非電路(NAND)。邏輯與非電路(NAND)的輸出信號(hào)由反相器(INV4)反相，成為掃描電路輸出(OT)。
這里，第奇數(shù)級(jí)的單位電路中的時(shí)鐘反相器(INV1)，在時(shí)鐘(CLK)為High電平(反相時(shí)鐘(CLKB)為Low電平)的時(shí)候，使輸入信號(hào)反相，同級(jí)單位電路中的時(shí)鐘反相器(INV3)，在時(shí)鐘(CLK)為Low電平(反相時(shí)鐘(CLKB)為High電平)的時(shí)候，使輸入信號(hào)反相。
而在第偶數(shù)級(jí)的單位電路的時(shí)鐘反相器(INV1、INV3)中，使輸入信號(hào)反相的時(shí)鐘信號(hào)的關(guān)系為與第奇數(shù)級(jí)的信號(hào)交替的關(guān)系。
作為本發(fā)明相關(guān)的在先技術(shù)文獻(xiàn)如下。
日本特開2000-227784號(hào)公報(bào)[專利文獻(xiàn)2]日本特開平10-199284號(hào)公報(bào)[專利文獻(xiàn)3]日本特開2002-215118號(hào)公報(bào)發(fā)明內(nèi)容近年來，用于數(shù)字照相機(jī)、便攜電話等的有源矩陣液晶顯示裝置，正向更高精密化的方向發(fā)展。
伴隨這種高精密化，在CMOS移位寄存器中，如圖15所示，出現(xiàn)晶體管元件數(shù)量增多而難于處理這樣的問題。圖15是表示圖14所示的單位電路的實(shí)際電路結(jié)構(gòu)的電路圖。
圖15的p型MOS晶體管(PM1，PM2)以及n型晶體管(NM1，NM2)由于是柵極直接連接在傳送時(shí)鐘(CLK)和反相時(shí)鐘(CLKB)的時(shí)鐘總線上的結(jié)構(gòu)，所以出現(xiàn)了時(shí)鐘負(fù)荷增大、功耗增大的問題。
另外，圖15的p型MOS晶體管(PM1，PM2)以及n型MOS晶體管(NM1，NM2)，因?yàn)樵诿總€(gè)時(shí)鐘信號(hào)都動(dòng)作，所以晶體管的老化顯著，在高速動(dòng)作時(shí)的可靠性上存在問題。
另外，例如在上述專利文獻(xiàn)3記載的nMOS單溝道移位寄存器中，雖然實(shí)現(xiàn)了低輸入電容、高可靠性，但出現(xiàn)了難以實(shí)現(xiàn)低電壓化、高速驅(qū)動(dòng)的問題。
本發(fā)明是為解決上述現(xiàn)有技術(shù)的問題而提出的發(fā)明，本發(fā)明的目的是提供一種具有驅(qū)動(dòng)電路的顯示裝置，該驅(qū)動(dòng)電路包括由簡(jiǎn)單的CMOS電路構(gòu)成的CMOS移位寄存器。
本發(fā)明的上述以及其它的目的與新的特征，根據(jù)本說明書的記述和附圖得以明確。
簡(jiǎn)單說明本申請(qǐng)公開的發(fā)明中有代表性的內(nèi)容的概要如下。
(1)一種顯示裝置，其特征在于具有多個(gè)像素和驅(qū)動(dòng)上述多個(gè)像素的驅(qū)動(dòng)電路，上述驅(qū)動(dòng)電路具有移位寄存器，上述移位寄存器具有多級(jí)級(jí)聯(lián)連接的n(n≥2)個(gè)基本電路，上述基本電路具有在第1電極上施加時(shí)鐘的第1導(dǎo)電類型的第1晶體管、和與上述第1導(dǎo)電類型不同的第2導(dǎo)電類型的第2晶體管，其中，上述第2晶體管，其第2電極連接在上述第1晶體管的第2電極上，在其第1電極上施加第2電源電壓，在上述第1晶體管的控制電極和上述第2晶體管的控制電極上施加輸入信號(hào)，上述第1晶體管的上述第2電極連接在掃描電路輸出端子上。
(2)在(1)中，上述基本電路包括第3晶體管，為上述第1導(dǎo)電類型，在其第1電極上施加與上述第2電源電壓不同的第1電源電壓；第4晶體管，為上述第2導(dǎo)電類型，其第2電極連接在上述第3晶體管的第2電極上，并且其控制電極連接在上述第1晶體管的上述第2電極上，在其第1電極上施加上述第2電源電壓；第5晶體管，為上述第1導(dǎo)電類型，在其第1電極上施加上述第1電源電壓，其第2電極連接在上述第3晶體管的控制電極上；第6晶體管，為第2導(dǎo)電類型，其第2電極連接在上述第5晶體管的上述第2電極上，在其第1電極上施加上述第2電源電壓，其中，在上述第5晶體管的控制電極上施加上述輸入信號(hào)，在上述第6晶體管的控制電極上施加復(fù)位信號(hào)，上述第3晶體管的第2電極連接在傳送輸出端子上。
(3)在(2)中，上述基本電路具有電容元件，該電容元件，其一端連接在上述第5晶體管的上述第2電極上，在其另一端上施加預(yù)定的電壓。
(4)在(3)中，上述預(yù)定的電壓是上述第1電源電壓或上述第2電源電壓。
(5)在(1)至(4)的任意一項(xiàng)中，上述基本電路具有第7晶體管，該第7晶體管為第2導(dǎo)電類型，其第2電極連接在上述第2晶體管的上述控制電極上，且其控制電極連接在上述第1晶體管的上述第2電極上，在其第1電極上施加上述第2電源電壓。
(6)在(1)至(5)的任意一項(xiàng)中，上述基本電路具有緩沖電路，該緩沖電路設(shè)置在上述第1晶體管的上述第2電極與上述掃描電路輸出端子之間。
(7)在(6)中，上述緩沖電路為偶數(shù)級(jí)級(jí)聯(lián)連接的反相器。
(8)在(2)至(4)的任意一項(xiàng)中，上述基本電路具有第8晶體管，該第8晶體管為上述第2導(dǎo)電類型，與上述第6晶體管并聯(lián)連接，在上述第8晶體管的控制電極上施加啟動(dòng)信號(hào)的反相信號(hào)。
(9)在(1)至(8)的任意一項(xiàng)中，上述基本電路具有第9晶體管，該第9晶體管為上述第2導(dǎo)電類型，與上述第1晶體管并聯(lián)連接，在上述第9晶體管的控制電極上施加輸入信號(hào)的反相信號(hào)。
(10)在(6)或(7)中，上述基本電路具有第10晶體管，該第10晶體管為上述第2導(dǎo)電類型，與上述第1晶體管并聯(lián)連接，上述第10晶體管的控制電極連接在上述緩沖電路的輸出端子上。
(11)在(1)至(10)的任意一項(xiàng)中，對(duì)上述n個(gè)基本電路中的第奇數(shù)級(jí)基本電路的上述第1晶體管的上述第1電極提供第1時(shí)鐘，對(duì)上述n個(gè)基本電路中的第偶數(shù)級(jí)基本電路的上述第1晶體管的上述第1電極提供第2時(shí)鐘，上述第1時(shí)鐘與上述第2時(shí)鐘的周期相同，相位不同。
(12)在(11)中，上述第1時(shí)鐘與上述第2時(shí)鐘具有成為相同電平的期間。
(13)在(11)或(12)中，作為上述n個(gè)基本電路中的第m(2≤m≤n)級(jí)基本電路的上述輸入信號(hào)，輸入第(m-1)級(jí)基本電路的傳送輸出，作為上述第m級(jí)基本電路的復(fù)位信號(hào)，輸入第(m+2)級(jí)基本電路的上述掃描電路輸出。
(14)在(13)中，作為上述n個(gè)基本電路中的第1級(jí)基本電路的上述輸入信號(hào)，輸入啟動(dòng)信號(hào)。
(15)在(11)至(14)的任意一項(xiàng)中，作為上述n個(gè)基本電路中的第(n-1)級(jí)和第n級(jí)基本電路的復(fù)位信號(hào)，輸入啟動(dòng)信號(hào)的反相信號(hào)。
(16)在(11)至(15)的任意一項(xiàng)中，上述n個(gè)基本電路中的第n級(jí)基本電路，作為虛擬級(jí)使用，對(duì)移位動(dòng)作沒有貢獻(xiàn)。
簡(jiǎn)單說明根據(jù)本申請(qǐng)公開的發(fā)明中的代表性的內(nèi)容得到的效果如下。
根據(jù)本發(fā)明，能提供一種具有驅(qū)動(dòng)電路的顯示裝置，該驅(qū)動(dòng)電路具有由簡(jiǎn)單的CMOS電路構(gòu)成的CMOS移位寄存器。


圖1是表示本發(fā)明的實(shí)施例的有源矩陣式液晶顯示裝置的等效電路的電路圖。
圖2是用于說明本發(fā)明的實(shí)施例的CMOS移位寄存器的基本電路的電路圖。
圖3是用于說明輸入到圖2所示的基本電路的時(shí)鐘(CLK)輸入信號(hào)(IN)的時(shí)序的圖。
圖4是表示本發(fā)明的實(shí)施例的CMOS移位寄存器的圖。
圖5是表示圖4所示的CMOS移位寄存器的時(shí)序圖的一個(gè)例子的圖。
圖6是表示圖4所示的CMOS移位寄存器的時(shí)序圖的其它例子的圖。
圖7是表示圖2所示的基本電路的變形例子的電路圖。
圖8是表示圖2所示的基本電路的變形例子的電路圖。
圖9是表示圖2所示的基本電路的變形例子的電路圖。
圖10是表示圖2所示的基本電路的變形例子的電路圖。
圖11是表示圖2所示的基本電路的變形例子的電路圖。
圖12是表示圖2所示的基本電路的變形例子的電路圖。
圖13是表示匯集圖7～圖12的變形例子的基本電路的電路圖。
圖14是表示以往的CMOS移位寄存器的單位電路的電路圖。
圖15是表示圖14所示的單位電路的實(shí)際電路結(jié)構(gòu)的電路圖。
具體實(shí)施例方式
以下，參照附圖詳細(xì)說明本發(fā)明的實(shí)施例。
在用于說明實(shí)施例的全部附圖中，具有相同功能的部分標(biāo)注相同標(biāo)號(hào)，省略對(duì)其的重復(fù)說明。
圖1是表示本發(fā)明的實(shí)施例的有源矩陣式液晶顯示裝置的等效電路的電路圖。
如圖1所示，本實(shí)施例的有源矩陣式液晶顯示裝置，在間隔液晶彼此相對(duì)配置的一對(duì)基板的一塊基板的液晶面上，具有沿x方向延伸的n條掃描線(X1，X2，......，Xn)和沿y方向延伸的m條圖像線(Y1，Y2，......，Ym)。
由掃描線(也稱為柵極線)和圖像線(也稱為漏極線)包圍的區(qū)域?yàn)橄袼貐^(qū)域，在1個(gè)像素區(qū)域，設(shè)置有柵極連接在掃描線上、漏極線(或源極)連接在圖像線上、源極(或漏極)連接在像素電極上的薄膜晶體管(Tnm)。此外，在像素電極和公共電極(COM)之間設(shè)置有保持電容(Cnm)。
各掃描線(X1，X2，......，Xn)連接在垂直驅(qū)動(dòng)電路(XDV)上，由垂直驅(qū)動(dòng)電路(XDV)依次對(duì)X1至Xn的掃描線提供柵極信號(hào)(正向掃描)，或依次對(duì)Xn至X1的掃描線提供柵極信號(hào)(反向掃描)。
各圖像線(Y1，Y2，......，Ym)連接在開關(guān)元件(S1，S2，......，Sm)的漏極(或源極)上。
開關(guān)元件(S1，S2，......，Sm)的源極(或漏極)連接在圖像信號(hào)線(DATA)上，柵極連接在水平驅(qū)動(dòng)電路(YDV)上。
由水平驅(qū)動(dòng)電路(YDV)對(duì)S1至Sm的開關(guān)元件依次掃描(正向掃描)，或?qū)m至S1的開關(guān)元件依次掃描(反向掃描)。
圖2是用于說明本發(fā)明的實(shí)施例的CMOS移位寄存器的基本電路的電路圖，是用于說明適用于圖1所示的垂直驅(qū)動(dòng)電路(XDV)或水平驅(qū)動(dòng)電路(YDV)的CMOS移位寄存器的基本電路的電路圖。
本實(shí)施例的CMOS移位寄存器，以圖2所示的p型MOS晶體管(Tr1，Tr4，Tr5)和n型MOS晶體管(Tr2，Tr3，Tr5)這6個(gè)晶體管構(gòu)成的電路為基本電路。
這6個(gè)晶體管(Tr1～Tr6)由使用了多晶硅作為半導(dǎo)體層的薄膜晶體管構(gòu)成。
另外，圖1中的垂直掃描驅(qū)動(dòng)電路(XDV)、水平掃描驅(qū)動(dòng)電路(YDV)是液晶顯示面板內(nèi)的電路，這些電路與6個(gè)晶體管(Tr1～Tr6)相同，由使用了多晶硅作為半導(dǎo)體層的薄膜晶體管構(gòu)成，這些薄膜晶體管與像素的薄膜晶體管(Tnm)等同時(shí)形成。
圖2中，第1電源電壓(VDD)為High電平(以下稱為H電平)，第2電源電壓(VSS)為Low電平(以下稱為L電平)。
p型MOS晶體管(Tr4)的漏極與n型MOS晶體管(Tr3)的漏極連接，p型MOS晶體管(Tr4)的源極連接第1電源電壓(VDD)，n型MOS晶體管(Tr3)的源極連接第2電源電壓(VSS)。
同樣地，p型MOS晶體管(Tr5)的漏極與n型MOS晶體管(Tr6)的漏極連接，p型MOS晶體管(Tr5)的源極連接第1電源電壓(VDD)，n型MOS晶體管(Tr6)的源極連接第2電源電壓(VSS)。
另外，p型MOS晶體管(Tr1)的漏極與n型MOS晶體管(Tr2)的漏極連接，n型MOS晶體管(Tr2)的源極連接第2電源電壓(VSS)。
在p型MOS晶體管(Tr1)的源極上施加時(shí)鐘(CLK)，在p型MOS晶體管(Tr1)的柵極和n型MOS晶體管(Tr2)的柵極上施加輸入信號(hào)(IN)。另外，輸入信號(hào)(IN)也施加在p型MOS晶體管(Tr5)的柵極上。
p型MOS晶體管(Tr5)的漏極連接在p型MOS晶體管(Tr4)的柵極上，p型MOS晶體管(Tr4)的漏極連接在傳送輸出端子上，從該傳送輸出端子輸出傳送輸出(TRN)。
n型MOS晶體管(Tr3)的柵極連接在p型MOS晶體管(Tr1)的漏極上，p型MOS晶體管(Tr1)的漏極連接在掃描電路輸出端子上，從該掃描電路輸出端子輸出掃描電路輸出(OT)。
在n型MOS晶體管(Tr6)的柵極上施加復(fù)位信號(hào)(RST)。
在穩(wěn)定狀態(tài)下，輸入信號(hào)(IN)為H電平，節(jié)點(diǎn)(RS)和復(fù)位信號(hào)(RST)為L電平。此時(shí)，掃描電路輸出(OT)為L電平，傳送輸出(TRN)為H電平。
對(duì)圖2所示的基本電路，輸入如圖3所示的時(shí)序的時(shí)鐘(CLK)和輸入信號(hào)(IN)。
通過輸入信號(hào)(IN)從H電平變?yōu)長電平，晶體管(Tr1)和晶體管(Tr5)導(dǎo)通，晶體管(Tr2)截止。
在該時(shí)段，因?yàn)闀r(shí)鐘(CLK)為L電平，所以掃描電路輸出(OT)的電位保持L電平不變化。另外，因?yàn)榫w管(Tr5)導(dǎo)通，所以節(jié)點(diǎn)(RS)成為H電平，晶體管(Tr4)截止。
因?yàn)榫w管(Tr3)截止，所以傳送輸出(TRN)浮置，保持H電平。
因?yàn)楫?dāng)時(shí)鐘(CLK)成為H電平時(shí)，晶體管(Tr1)導(dǎo)通，所以掃描電路輸出(OT)成為H電平，晶體管(Tr3)導(dǎo)通，傳送輸出(TRN)成為L電平。
時(shí)鐘(CLK)切換為L電平的同時(shí)，輸入信號(hào)(IN)成為H電平，晶體管(Tr1)截止，晶體管(Tr2)導(dǎo)通。
由此，掃描電路輸出(OT)成為L電平，晶體管(Tr3)截止，傳送輸出(TRN)保持L電平。
輸入信號(hào)(IN)為H電平，晶體管(Tr5)截止，因此節(jié)點(diǎn)(RS)成為浮置，保持H電平。
當(dāng)復(fù)位信號(hào)(RST)從L電平變?yōu)镠電平時(shí)，晶體管(Tr6)接通，節(jié)點(diǎn)(RS)成為L電平。由此，傳送輸出(TRN)成為H電平，成為穩(wěn)定狀態(tài)。
由此，作為傳送輸出(TRN)，能夠使輸入信號(hào)(IN)移位1個(gè)時(shí)鐘傳送，并且以輸入信號(hào)(IN)的時(shí)序鎖存時(shí)鐘(CLK)輸出。
如圖4所示，n個(gè)多級(jí)地連接上述基本電路(S/R)，通過輸入彼此反相的時(shí)鐘至奇數(shù)號(hào)基本電路(S/R)的CLK端子和偶數(shù)號(hào)基本電路(S/R)的CLK端子，能依次傳送時(shí)鐘，得到作為移位寄存器的功能。圖4所示的CMOS移位寄存器的時(shí)序圖的一個(gè)例子如圖5所示。
在圖15表示的電路結(jié)構(gòu)的情況下，p型MOS晶體管(PM1，PM2)以及n型MOS晶體管(nM1，nM2)，柵極直接連接在傳送時(shí)鐘(CLK)和反相時(shí)鐘(CLKB)的時(shí)鐘總線上。
即，在圖15所示的電路結(jié)構(gòu)的情況下，與如圖2所示的晶體管(Tr1)那樣漏極(或源極)連接在傳送時(shí)鐘(CLK)的時(shí)鐘總線上的情況相比，時(shí)鐘總線的負(fù)荷增大柵極電容的量。
一般地，為穩(wěn)定驅(qū)動(dòng)更高負(fù)荷的布線，需要增加穩(wěn)定電流，所以功耗增大，但通過采用本實(shí)施例的基本電路結(jié)構(gòu)，能降低時(shí)鐘總線的負(fù)荷，能夠降低由時(shí)鐘總線的充放電引起的功耗，并且能通過降低驅(qū)動(dòng)時(shí)鐘總線的電路的負(fù)荷來降低功耗。
另外，在圖15所示的電路結(jié)構(gòu)的情況下，p型MOS晶體管(PM1，PM2)以及n型MOS晶體管(nM1，nM2)以時(shí)鐘(CLK)的周期進(jìn)行開關(guān)動(dòng)作。
時(shí)鐘(CLK)的周期由于比CMOS移位寄存器的動(dòng)作的周期快數(shù)倍，所以其它的晶體管在1次動(dòng)作期間進(jìn)行數(shù)倍次數(shù)的動(dòng)作。
本實(shí)施例的基本電路，所有的晶體管以CMOS移位寄存器的動(dòng)作周期動(dòng)作，因此與圖15所示的電路結(jié)構(gòu)相比能使可靠性提高。
在圖15所示的電路結(jié)構(gòu)中，有在傳送部和邏輯與非電路(NAND)等中串聯(lián)連接的晶體管。通常，當(dāng)串聯(lián)連接晶體管時(shí)，與單個(gè)晶體管相比，接通電阻增大，驅(qū)動(dòng)能力降低。
在本實(shí)施例的基本電路中，因?yàn)椴槐匦鐽AND電路，不存在串聯(lián)連接的晶體管，所以能夠進(jìn)行高速動(dòng)作(低電壓化)。
一般地，在反相器等切換電位的狀態(tài)轉(zhuǎn)變時(shí)，流過穿透電流。這成為功耗增加的原因。
在本實(shí)施例的基本電路中，假定在切換輸入信號(hào)(IN)的電壓的轉(zhuǎn)變狀態(tài)，在時(shí)鐘(CLK)為H電平的情況下，經(jīng)由晶體管(Tr1)和晶體管(Tr2)，從傳送時(shí)鐘(CLK)的時(shí)鐘總線向第2電源電壓(VSS)流過穿透電流，但基于以下理由，幾乎不流過穿透電流。
如圖4所示，IN端子連接在前級(jí)TRN端子上，RST端子連接在其后第二級(jí)的OT端子上。即，輸入信號(hào)(IN)為前級(jí)傳送輸出(TRN)，復(fù)位信號(hào)(RST)為其后第二級(jí)的掃描電路輸出(OT)。
一般地，晶體管發(fā)生動(dòng)作延遲，因此，切換輸入信號(hào)(IN)的時(shí)刻相對(duì)于時(shí)鐘(CLK)產(chǎn)生延遲。
因此，輸入信號(hào)(IN)從H電平變?yōu)長電平是在時(shí)鐘(CLK)從H電切換為L電平之后，輸入信號(hào)(IN)從L電平變?yōu)镠電平是在時(shí)鐘(CLK)從H電平切換為L電平之后。
這樣，本實(shí)施例的基本電路是一種時(shí)序電路，由于幾乎不流過穿透電流，所以具有降低功耗的效果。
在本實(shí)施例的基本電路的輸出中，輸出切換以相同時(shí)序進(jìn)行，所以能考慮到由延遲引起交叉。
通常，柵極信號(hào)在切換的時(shí)段設(shè)有L電平的期間，以不發(fā)生2條線路同時(shí)接通。
在圖15所示的電路結(jié)構(gòu)的情況下，使用設(shè)邏輯與非電路(NAND)為3輸入，輸入設(shè)有L電平期間的信號(hào)等方法，但在本實(shí)施例中，如圖6所示，通過對(duì)時(shí)鐘(CLK1)和時(shí)鐘(CLK2)都設(shè)置L電平期間，能夠在輸出切換時(shí)段設(shè)置L電平期間。當(dāng)然，也可以使用邏輯與非電路(NAND)等。
如圖4所示，對(duì)RST端子輸入其后第二級(jí)的掃描電路輸出(OT)。因此，CMOS移位寄存器的最后2級(jí)基本電路不存在輸入至RST端子的信號(hào)。即，由于節(jié)點(diǎn)(RS)不成為L電平，傳送輸出(TRN)保持L電平。
最末級(jí)的基本電路，因?yàn)椴淮嬖谶B接在TRN端子上的電路，所以沒有問題，但從最末級(jí)的前1級(jí)的基本電路的TRN端子輸出的傳送輸出(TRN)即最末級(jí)的輸入信號(hào)(IN)保持L電平，繼續(xù)讀入時(shí)鐘(CLK)。因此，最末級(jí)的基本電路需要作為虛擬級(jí)利用。
通過對(duì)最后2級(jí)的基本電路的RST端子輸入啟動(dòng)信號(hào)(FLM)的反相信號(hào)(FLMB)，能夠在輸入時(shí)使節(jié)點(diǎn)(RS)為L電平，成為穩(wěn)定狀態(tài)。
另外，從最末級(jí)的基本電路的OT端子，繼續(xù)輸出時(shí)鐘(CLK)的波形，因此，對(duì)最末級(jí)的前2級(jí)的基本電路的RST端子，繼續(xù)輸入H電平和L電平的信號(hào)。但是，節(jié)點(diǎn)(RS)因?yàn)槭欠€(wěn)定狀態(tài)且為L電平，所以沒有問題。
在穩(wěn)定狀態(tài)，節(jié)點(diǎn)(RS)為浮置狀態(tài)，保持L電平。但是，在存在晶體管的截止電流等的漏電流的情況下，節(jié)點(diǎn)(RS)不能保持L電平。
作為節(jié)電(RS)主要的漏電路徑，考慮經(jīng)由晶體管(Tr5)的至第1電源電壓(VDD)的路徑，在節(jié)點(diǎn)(RS)的電位由L電平上升了的情況下，有發(fā)生誤動(dòng)作的可能性。
所以，例如，如圖7所示，通過在節(jié)點(diǎn)(RS)和第1電源電壓(VDD)之間追加保持電容(Cs)，能夠?qū)崿F(xiàn)穩(wěn)定化。
當(dāng)然，保持電容(Cs)的連接目標(biāo)也可以為第2電源電壓(VSS)或其它穩(wěn)定電位。
另外，因?yàn)闇p少主要漏電路徑的晶體管(Tr5)的漏電，所以對(duì)增長晶體管(Tr5)的溝道長度、縮短溝道寬度等也當(dāng)然是有效的。
IN端子(換而言之，前級(jí)基本電路的TRN端子)在輸出H電平的掃描電路輸出(OT)的時(shí)段，也就是輸入信號(hào)(IN)為L電平、時(shí)鐘(CLK)為H電平的時(shí)段，為浮置狀態(tài)。
因此，預(yù)料到時(shí)鐘(CLK)從L電平變?yōu)镠電平時(shí)，通過晶體管(Tr1)的柵極電容的電容耦合，IN端子的電位由L電平上升。
在該情況下，晶體管(Tr1)的導(dǎo)通電阻上升，對(duì)掃描電路輸出(OT)的輸出延遲增大。在上升的電位超過了晶體管(Tr2)的閾值的情況下，晶體管(Tr2)導(dǎo)通，輸出掃描電路輸出(OT)的期間，經(jīng)由晶體管(Tr2)、晶體管(Tr1)，從傳送時(shí)鐘(CLK)的時(shí)鐘總線向第2電源電壓(VSS)流過穿透電流。
所以，如圖8所示，在晶體管(Tr2)的柵極與第2電源電壓之間連接n型晶體管(Tr7)，在該晶體管(Tr7)的柵極上施加掃描電路輸出(OT)。
由此，掃描電路輸出(OT)為H電平的期間，能夠使IN端子為L電平。
在追加了晶體管(Tr7)的情況下，假設(shè)在輸入信號(hào)(IN)從L電平切換至H電平、掃描電路輸出(OT)從H電平切換至L電平的瞬間，在晶體管(Tr7)中流過穿透電流。
但是，輸入信號(hào)(IN)的切換時(shí)刻相對(duì)于掃描電路輸出(OT)的切換時(shí)刻延遲，所以預(yù)料到幾乎不流過穿透電流。
OT為掃描電路輸出。即，例如，在連接掃描線的情況下，掃描電路輸出(OT)的負(fù)荷電容增大。
當(dāng)然，晶體管(Tr3)的柵極電位上升、下降的延遲也變大，傳送延遲增大。因此，預(yù)料到電路的動(dòng)作頻率降低。
為了防止這些問題，增大晶體管(Tr1)的溝道寬度不是優(yōu)選的方法，因?yàn)殡娙蓠詈系挠绊懸沧兇蟆?br> 作為一般的對(duì)策，優(yōu)選如下方法，即、如圖9所示，設(shè)置使用由p型MOS晶體管(Tr9)和n型MOS晶體管(Tr8)構(gòu)成的反相器、由p型MOS晶體管(TrB)和n型MOS晶體管(TrA)構(gòu)成的反相器的緩沖電路，降低掃描電路輸出(OT)的負(fù)荷。
節(jié)點(diǎn)(RS)為浮置節(jié)點(diǎn)，為穩(wěn)定狀態(tài)且為L電平，但在初始狀態(tài)(電源接通時(shí))是不穩(wěn)定的。
所以，如圖10所示，與晶體管(Tr6)并聯(lián)地設(shè)置n型MOS晶體管(TrC)，通過對(duì)該晶體管(TrC)的柵極施加啟動(dòng)信號(hào)(FLM)的反相信號(hào)(FLMB)，能夠在輸入啟動(dòng)信號(hào)時(shí)使節(jié)點(diǎn)(RS)復(fù)位為穩(wěn)定狀態(tài)。
在輸入信號(hào)(IN)從L電平變?yōu)镠電平，時(shí)鐘(CLK)從H電平變?yōu)長電平的時(shí)刻，如上所述，由于延遲輸入信號(hào)(IN)的時(shí)序發(fā)生延遲。
因此，經(jīng)由晶體管(Tr2)，寫入L電平至掃描電路輸出(OT)的時(shí)序延遲，切換開始時(shí)，經(jīng)由晶體管(Tr1)寫入L電平。即，在晶體管(Tr1)的柵極為L電平、漏極(或源極)為L電平時(shí)，在源極(或漏極)寫入L電平。
該情況下，預(yù)料到不能得到高柵極源極(或漏極)電壓，對(duì)掃描電路輸出(OT)的寫入延遲變大。
一般地，作為寫入L電平的晶體管，n溝道晶體管優(yōu)于p溝道晶體管。
所以，如圖11所示，與晶體管(Tr1)并聯(lián)地連接n型MOS晶體管(TrD)，在該晶體管(TrD)的柵極上施加由p型MOS晶體管(TrE)和n型MOS晶體管(TrF)組成的反相器反相的輸入信號(hào)，通過形成CMOS開關(guān)，能夠減少延遲。另外，如圖12所示，通過組合由圖11的晶體管(TrD)構(gòu)成的反相器、由圖9所示的p型MOS晶體管(Tr9)和n型MOS晶體管(Tr8)構(gòu)成的反相器、由p型MOS晶體管(TrB)和n型MOS晶體管(TrA)構(gòu)成的反相器，能夠削減圖11中的p型MOS晶體管(TrE)和n型MOS晶體管(TrF)組成的反相器。
該情況下，掃描電路輸出(OT)變?yōu)長電平后，也能夠使晶體管(TrD)在由2級(jí)反相器延遲的期間導(dǎo)通。因?yàn)橹灰谎舆t1個(gè)時(shí)鐘，作為動(dòng)作就沒有問題，所以連接負(fù)荷大、延遲大的輸出也沒有問題。圖13表示具備上述全部功能的情況的電路。
另外，通過將全部n型MOS晶體管換成p型MOS晶體管，將p型MOS晶體管換成n型MOS晶體管，互換第1電源電壓(VDD)與第2電源電壓(VSS)，轉(zhuǎn)換輸入信號(hào)的邏輯，而成為用反相邏輯動(dòng)作的CMOS移位寄存器。另外，在上述說明中，說明了作為晶體管使用MOS(Metal Oxide Semiconductor)型TFT的情況，但也可以使用MIS(Metal Insulator Semiconductor)FET等。另外，在上述說明中，說明了將垂直驅(qū)動(dòng)電路(XDV)和水平驅(qū)動(dòng)電路(YDV)內(nèi)置于顯示面板的情況，但本發(fā)明并不限定于此，也可以使用半導(dǎo)體芯片構(gòu)成垂直驅(qū)動(dòng)電路(XDV)和水平驅(qū)動(dòng)電路(YDV)本身或一部分的功能。
此外，在上述說明中，說明了將本發(fā)明應(yīng)用于液晶顯示裝置的實(shí)施例，但不言而喻，本發(fā)明并不限定于此，也可以應(yīng)用于例如使用有機(jī)EL元件等的EL顯現(xiàn)裝置。以上基于上述實(shí)施例，具體說明了本發(fā)明人完成的發(fā)明，當(dāng)然，本發(fā)明不限于上述實(shí)施例，也可以在不脫離其主旨的范圍進(jìn)行各種變更。
權(quán)利要求
1.一種顯示裝置，其特征在于具有多個(gè)像素和驅(qū)動(dòng)上述多個(gè)像素的驅(qū)動(dòng)電路，上述驅(qū)動(dòng)電路具有移位寄存器，上述移位寄存器具有多級(jí)級(jí)聯(lián)連接的n個(gè)基本電路，其中，n≥2，上述基本電路具有在第1電極上施加時(shí)鐘的第1導(dǎo)電類型的第1晶體管、和與上述第1導(dǎo)電類型不同的第2導(dǎo)電類型的第2晶體管，其中，上述第2晶體管，其第2電極連接在上述第1晶體管的第2電極上，在其第1電極上施加第2電源電壓，在上述第1晶體管的控制電極和上述第2晶體管的控制電極上施加輸入信號(hào)，上述第1晶體管的上述第2電極連接在掃描電路輸出端子上。
2.根據(jù)權(quán)利要求1所述的顯示裝置，其特征在于上述基本電路包括第3晶體管，為上述第1導(dǎo)電類型，在其第1電極上施加與上述第2電源電壓不同的第1電源電壓；第4晶體管，為上述第2導(dǎo)電類型，其第2電極連接在上述第3晶體管的第2電極上，并且其控制電極連接在上述第1晶體管的上述第2電極上，在其第1電極上施加上述第2電源電壓；第5晶體管，為上述第1導(dǎo)電類型，在其第1電極上施加上述第1電源電壓，其第2電極連接在上述第3晶體管的控制電極上；第6晶體管，為上述第2導(dǎo)電類型，其第2電極連接在上述第5晶體管的上述第2電極上，在其第1電極上施加上述第2電源電壓，其中，在上述第5晶體管的控制電極上施加上述輸入信號(hào)，在上述第6晶體管的控制電極上施加復(fù)位信號(hào)，上述第3晶體管的第2電極連接在傳送輸出端子上。
3.根據(jù)權(quán)利要求2所述的顯示裝置，其特征在于上述基本電路具有電容元件，上述電容元件，其一端連接在上述第5晶體管的上述第2電極上，在其另一端施加預(yù)定的電壓。
4.根據(jù)權(quán)利要求3所述的顯示裝置，其特征在于上述預(yù)定的電壓是上述第1電源電壓或上述第2電源電壓。
5.根據(jù)權(quán)利要求1至權(quán)利要求4的任意一項(xiàng)所述的顯示裝置，其特征在于上述基本電路具有第7晶體管，該第7晶體管為第2導(dǎo)電類型，其第2電極連接在上述第2晶體管的上述控制電極上，且其控制電極連接在上述第1晶體管的上述第2電極上，在其第1電極上施加上述第2電源電壓。
6.根據(jù)權(quán)利要求1至權(quán)利要求5的任意一項(xiàng)所述的顯示裝置，其特征在于上述基本電路具有緩沖電路，該緩沖電路設(shè)置在上述第1晶體管的上述第2電極與上述掃描電路輸出端子之間。
7.根據(jù)權(quán)利要求6所述的顯示裝置，其特征在于上述緩沖電路是偶數(shù)級(jí)級(jí)聯(lián)連接的反相器。
8.根據(jù)權(quán)利要求2至權(quán)利要求4的任意一項(xiàng)所述的顯示裝置，其特征在于上述基本電路具有第8晶體管，該第8晶體管為上述第2導(dǎo)電類型，與上述第6晶體管并聯(lián)連接，在上述第8晶體管的控制電極上施加啟動(dòng)信號(hào)的反相信號(hào)。
9.根據(jù)權(quán)利要求1至權(quán)利要求8的任意一項(xiàng)所述的顯示裝置，其特征在于上述基本電路具有第9晶體管，該第9晶體管為上述第2導(dǎo)電類型，與上述第1晶體管并聯(lián)連接，在上述第9晶體管的控制電極上施加輸入信號(hào)的反相信號(hào)。
10.根據(jù)權(quán)利要求6或權(quán)利要求7所述的顯示裝置，其特征在于上述基本電路具有第10晶體管，該第10晶體管為上述第2導(dǎo)電類型，與上述第1晶體管并聯(lián)連接，上述第10晶體管的控制電極連接在上述緩沖電路的輸出端子上。
11.根據(jù)權(quán)利要求1至權(quán)利要求10的任意一項(xiàng)所述的顯示裝置，其特征在于對(duì)上述n個(gè)基本電路中的第奇數(shù)級(jí)基本電路的上述第1晶體管的上述第1電極提供第1時(shí)鐘，對(duì)上述n個(gè)基本電路中的第偶數(shù)級(jí)基本電路的上述第1晶體管的上述第1電極提供第2時(shí)鐘，上述第1時(shí)鐘與上述第2時(shí)鐘的周期相同，相位不同。
12.根據(jù)權(quán)利要求11所述的顯示裝置，其特征在于上述第1時(shí)鐘與上述第2時(shí)鐘具有成為相同電平的期間。
13.根據(jù)權(quán)利要求11或權(quán)利要求12所述的顯示裝置，其特征在于作為上述n個(gè)基本電路中的第m級(jí)基本電路的上述輸入信號(hào)，輸入第(m-1)級(jí)基本電路的傳送輸出，其中，2≤m≤n，作為上述第m級(jí)基本電路的復(fù)位信號(hào)，輸入第(m+2)級(jí)基本電路的上述掃描電路輸出。
14.根據(jù)權(quán)利要求13所述的顯示裝置，其特征在于作為上述n個(gè)基本電路中的第1級(jí)基本電路的上述輸入信號(hào)，輸入啟動(dòng)信號(hào)。
15.根據(jù)權(quán)利要求11至權(quán)利要求14的任意一項(xiàng)所述的顯示裝置，其特征在于作為上述n個(gè)基本電路中的第(n-1)級(jí)和第n級(jí)基本電路的復(fù)位信號(hào)，輸入啟動(dòng)信號(hào)的反相信號(hào)。
16.根據(jù)權(quán)利要求11至權(quán)利要求15的任意一項(xiàng)所述的顯示裝置，其特征在于上述n個(gè)基本電路中的第n級(jí)基本電路，作為虛擬級(jí)使用，對(duì)移位動(dòng)作沒有貢獻(xiàn)。
全文摘要
本發(fā)明提供一種具有驅(qū)動(dòng)電路的顯示裝置，該驅(qū)動(dòng)電路具有由簡(jiǎn)單的CMOS電路構(gòu)成的CMOS移位寄存器。CMOS移位寄存器的基本電路，具有第1導(dǎo)電類型的第1晶體管與第2導(dǎo)電類型的第2晶體管的串聯(lián)電路、第1導(dǎo)電類型的第3晶體管與第2導(dǎo)電類型的第4晶體管的串聯(lián)電路、第1導(dǎo)電類型的第5晶體管與第2導(dǎo)電類型的第6晶體管的串聯(lián)電路，第1晶體管的第2電極連接在第4晶體管的控制電極上，第3晶體管的控制電極連接在第5晶體管的第2電極上，在第1晶體管的第1電極上施加時(shí)鐘信號(hào)，在第1晶體管、第2晶體管以及第5晶體管的控制電極上施加輸入信號(hào)，第1晶體管的第2電極的電壓成為掃描電路輸出，第3晶體管的第2電極的電壓成為傳送輸出。
文檔編號(hào)G02F1/133GK1941064SQ200610159909
公開日2007年4月4日 申請(qǐng)日期2006年9月27日 優(yōu)先權(quán)日2005年9月28日
發(fā)明者仲尾貴之, 佐藤秀夫, 槙正博 申請(qǐng)人:株式會(huì)社日立顯示器