專利名稱：具有多個摻雜硅層的薄膜晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實施例大致上關(guān)于薄膜晶體管(TFT)及其制造方法。
背景技術(shù)：
液晶顯示器(IXDs)大量應(yīng)用在平面面板顯示器エ業(yè)。在IXD中，兩玻璃板以ー層液晶材料夾置在其之間來接合在一起?；暹B接到功率源以改變液晶材料的方位。TFTs已經(jīng)被用來以非?？焖俣葘XD的像素分別地定址(address)。在先進(jìn)的顯示器面板中，具有數(shù)百萬的像素，各像素由相應(yīng)的TFT來分別地定址。用在IXD制造的一種類型TFT即是底部柵極TFT。底部柵極TFT含有形成在基板上方的柵極電極、形成在柵極電極上方的柵極介電層、有源材料層(諸如非晶硅)、摻雜硅層、與源極及漏極電極。有源材料容許在柵極電極開啟時電流能從源極通過到漏極電極。一旦電流通過到漏極電扱，像素即被定址。摻雜硅層的電阻率會影響TFT的效率。電阻率越高，則TFT的品質(zhì)越低。通常，摻雜硅層不像非晶硅層如此厚。所以，就基板產(chǎn)能而言，摻雜硅層的沉積時間通常不是瓶頸。 由于摻雜硅的沉積通常不是瓶頸，已經(jīng)考量降低摻雜硅層的沉積速率來沉積較低電阻率的摻雜硅層。然而，隨著處理腔室變得更大以制造更大的IXDs，難以同時達(dá)到橫越整個基板的低電阻率且不用降低沉積速率到會使瓶頸發(fā)生的程度。實際上，沉積的均勻性顯著地于 400人/min與1800A/min之間受到損害。隨著腔室尺寸變得更大，沉積非均勻性范圍會持續(xù)增加。所以，需要ー種制造摻雜硅層的TFT制造方法，其中該摻雜硅層同時具有低電阻率和高到基板瓶頸不會發(fā)生的沉積速率。

發(fā)明內(nèi)容
本發(fā)明的實施例大致上關(guān)于TFT及其制造方法。在此掲示的TFT是硅系TFT，其中有源溝道包含非晶硅。多個摻雜硅層沉積在非晶硅上方，其中摻雜硅層的電阻率在和非晶硅層的界面處比在和源極及漏極電極的界面處更高。替代地，単一摻雜硅層沉積在非晶硅上方，其中単一摻雜層的性質(zhì)在厚度中改變。在和源極及漏極電極的界面處具有較低電阻率是較佳的，但是較低電阻率通常意謂著較低的基板產(chǎn)能。通過使用多個或分級層，可達(dá)到低電阻率。在此掲示的實施例包括低電阻率而不會犧牲基板產(chǎn)能。在一實施例中，掲示ー種薄膜晶體管制造方法。該方法包含下述步驟沉積非晶硅層于基板上方，該基板具有形成在其上的柵極電極與柵極介電層。該方法還包含下述步驟 沉積兩或多個摻雜硅層于該非晶硅層上方。各摻雜硅層具有不同于其他摻雜硅層的至少ー 特性。該方法還包含下述步驟沉積金屬層于該兩或多個摻雜硅層上方；圖案化該金屬層， 以形成源極電極與漏極電極；及圖案化該兩或多個摻雜硅層，以暴露該非晶硅層。該方法還包含下述步驟沉積鈍化層于該源極電極、該漏極電極與該暴露的非晶硅層上方。在另ー實施例中，掲示ー種薄膜晶體管制造方法。該方法包含下述步驟沉積非晶硅層于基板上方，該基板具有形成在其上的柵極電極與柵極介電層。該方法還包含下述步驟以第一沉積速率沉積第一摻雜硅層于該非晶硅層上，該第一摻雜硅層具有第一電阻率； 及沉積第二摻雜硅層于該第一摻雜硅層上，該第二摻雜硅層具有小于該第一電阻率的第二電阻率。該第二摻雜硅層是以小于該第一沉積速率的第二沉積速率來沉積。該方法還包含下述步驟沉積金屬層于該第二摻雜硅層上方；圖案化該金屬層，以形成源極電極與漏極電極；及圖案化該第一摻雜硅層與該第二摻雜硅層，以暴露該非晶硅層。該方法還包含下述步驟沉積鈍化層于該源極電極、該漏極電極與該暴露的非晶硅層上方。在另ー實施例中，掲示ー種薄膜晶體管制造方法。該方法包含下述步驟沉積非晶硅層于基板上方，該基板具有形成在其上的柵極電極與柵極介電層。該方法還包含下述步驟沉積摻雜硅層于該非晶硅層上。該摻雜硅層具有從和該非晶硅層接觸的第一表面向和該第一表面相対的第二表面降低的電阻率。該方法還包含下述步驟沉積金屬層于該摻雜硅層的該第二表面上；圖案化該金屬層，以形成源極電極與漏極電極；及圖案化該摻雜硅層，以暴露該非晶硅層。該方法還包含下述步驟沉積鈍化層于該源極電極、該漏極電極與該暴露的非晶硅層上方。


可通過參考本發(fā)明的實施例來詳細(xì)了解本發(fā)明的特征，該些特征簡短地在前面概述過，其中該些實施例在附圖中示出。但是應(yīng)注意的是，附圖僅示出本發(fā)明的典型實施例， 因此其不應(yīng)被視為對本發(fā)明范疇的限制，因為本發(fā)明可允許其他等效實施例。圖1A-1H為TFT結(jié)構(gòu)100在各個制造階段中的剖視圖。圖2為ー圖表，其顯示根據(jù)ー實施例的用在一些腔室的沉積速率對電阻率關(guān)系。為促進(jìn)了解，在可能時使用相同的元件符號來表示附圖共有的相同元件。應(yīng)了解， 一實施例的元件可有利地并入到其他實施例而不需特別詳述。
具體實施例方式本發(fā)明的實施例大致上關(guān)于TFT及其制造方法。在此掲示的TFT是硅系TFT，其中有源溝道包含非晶硅。多個摻雜硅層沉積在非晶硅上方，其中摻雜硅層的電阻率在和非晶硅層的界面處比在和源極及漏極電極的界面處更高。替代地，単一摻雜硅層沉積在非晶硅上方，其中単一摻雜層的性質(zhì)在厚度中改變。在和源極及漏極電極的界面處具有較低電阻率是較佳的，但是較低電阻率通常意謂著較低的基板產(chǎn)能。通過使用多個或分級層，可達(dá)到低電阻率。在此掲示的實施例包括低電阻率而不會犧牲基板產(chǎn)能。在此討論的實施例可實施在等離子體增強化學(xué)氣相沉積(PECVD)腔室中，該腔室由AKT America, Inc.(其為美國加州圣大克勞拉市的應(yīng)用材料公司的子公司)制造且販?zhǔn)?。?yīng)了解，在此討論的實施例可實施在其他腔室中，包括由其他制造業(yè)者販?zhǔn)鄣那皇?。圖1A-1H為TFT結(jié)構(gòu)100在各個制造階段中的剖視圖。結(jié)構(gòu)100包括基板102。 在一實施例中，基板102可包含半導(dǎo)體基板。在另ー實施例中，基板102可包含硅基板。在另ー實施例中，基板102可包含鍺。柵極電極104形成在基板上方。柵極電極是由以下步驟來形成毯覆式沉積ー層、形成掩模于該層上方、蝕刻該層、與移除該掩模以留下柵極電極104。在一實施例中，柵極電極104可包含金屬。在另ー實施例中，柵極電極104可包含選自從鉻、鉬、銅、鈦、鎢、鋁、及其組合所組成的組的金屬。在一實施例中，制造柵極電極104 的層可通過物理氣相沉積(PVD)來沉積。在另ー實施例中，制造柵極電極104的層可通過蒸鍍來沉積。在另ー實施例中，制造柵極電極104的層可通過電鍍來沉積。應(yīng)了解，可使用其他沉積方法來沉積制造柵極電極104的層。在一實施例中，柵極電極104可具有約2000人至約3000人的厚度。應(yīng)了解，可調(diào)整柵極電極104的厚度以符合器件需求。柵極介電層106形成在柵極電極104上方。在一實施例中，柵極介電層106可通過PECVD來沉積。在另ー實施例中，柵極介電層106可通過化學(xué)氣相沉積(CVD)來沉積。 應(yīng)了解，可使用其他沉積方法來沉積柵極介電層106。在一實施例中，柵極介電層106可包含絕緣材料。在另ー實施例中，柵極介電層106可包含氮化硅。在另ー實施例中，柵極介電層106可包含氮氧化硅。在另ー實施例中，柵極介電層106可包含氧化硅。在另ー實施例中，柵極介電層106可包含ニ氧化硅。在一實施例中，柵極介電層106可具有約1000人至約 6000人的厚度。在另ー實施例中，柵極介電層106的厚度可以是約2000人至約4000人。在一實施例中，柵極介電層106可包含多層。當(dāng)柵極介電層106使用多層時，該些層的一者可以是高沉積速率材料(諸如具有不佳品質(zhì)的氮化硅)，并且該些層的另ー者可包含低沉積速率材料(諸如具有高品質(zhì)的氮化硅)，以同時獲得非晶硅TFT的產(chǎn)能與界面品質(zhì)。一旦已經(jīng)沉積了柵極介電層106，可沉積半導(dǎo)體層108。在一實施例中，半導(dǎo)體層 108可包含硅。在另ー實施例中，半導(dǎo)體層108可包含非晶硅。在另ー實施例中，半導(dǎo)體層 108可包含本征硅。在另ー實施例中，半導(dǎo)體層108可包含本征非晶硅。在另ー實施例中， 半導(dǎo)體層108可包含微晶硅。在一實施例中，半導(dǎo)體層108可通過PECVD來沉積。應(yīng)了解， 也可通過其他沉積方法來沉積半導(dǎo)體層108。在一實施例中，半導(dǎo)體層108可具有約300人至約3000A的厚度。為了改善半導(dǎo)體層108與后續(xù)將形成的源極及漏極電極之間的電接觸，可沉積ー 或多個摻雜半導(dǎo)體層在半導(dǎo)體層108上。確保良好電接觸的一方式即是降低電阻率。為了降低電阻率，可僅降低沉積速率。然而，如上所討論，降低沉積速率將影響基板產(chǎn)能。圖 2為ー圖表，其顯示根據(jù)ー實施例的用在一些腔室的沉積速率對電阻率關(guān)系。隨著腔室尺寸已經(jīng)從處理表面積約40，OOOcm2 (即40K/40KA)的基板的腔室増加到處理表面積約 555，OOOcm2 (即55K)的基板的腔室到處理表面積約90，OOOcm2 (即90K)的基板的腔室，相同的低沉積速率無法制造相同的低電阻率。反而，隨著腔室尺寸已經(jīng)增加，單ー摻雜半導(dǎo)體層中的電阻率也會増加。通常，摻雜半導(dǎo)體層不會非常厚。所以，可使用雙層或多層的摻雜半導(dǎo)體材料。接觸半導(dǎo)體層108的層能夠以高速率來沉積且因此具有高電阻率，而接觸源極及漏極電極的層能夠以低速率來沉積以具有低電阻率。因此，雙層或多層的摻雜半導(dǎo)體材料具有從半導(dǎo)體層108(其可稱為非晶硅溝道層)到源極及漏極電極(其可包含鋁硅材料)形成良好歐姆接觸的優(yōu)點。在一實施例中，雙層或多層的摻雜半導(dǎo)體層可具有小于約 100 Ω cm的總電阻率。在另ー實施例中，雙層或多層的摻雜半導(dǎo)體層可具有小于約50 Ω cm 的總電阻率。在一實施例中，結(jié)構(gòu)100的總電阻率可以小于約200 Ω cm。圖IC顯示結(jié)構(gòu)100，在結(jié)構(gòu)100中已經(jīng)沉積兩個摻雜半導(dǎo)體層110、112在半導(dǎo)體層108上方。應(yīng)了解，盡管僅顯示兩層，可存在有更多的摻雜半導(dǎo)體層。在一實施例中，存在有三個摻雜半導(dǎo)體層。在另ー實施例中，存在有五個摻雜半導(dǎo)體層。在另ー實施例中，可存在有単一層，其中該層的電阻率在厚度中逐漸地降低。當(dāng)摻雜半導(dǎo)體層使用多層時，可使用不同的沉積條件來沉積各層。舉例而言，沉積速率可以不同，氣體的流速可以不同，腔室壓カ可以不同，并且施加的功率可以不同。在一實施例中，摻雜半導(dǎo)體層110、112可包含硅。在另ー實施例中，摻雜半導(dǎo)體層 110、112可包含非晶硅。在另ー實施例中，摻雜半導(dǎo)體層110、112可包含微晶硅。在另ー實施例中，摻雜半導(dǎo)體層110、112可包含本征硅。在另ー實施例中，摻雜半導(dǎo)體層110、112可包含本征非晶硅。在一實施例中，摻雜半導(dǎo)體層110、112可通過PECVD來沉積。在ー實施例中，摻雜劑可包含磷。在一實施例中，摻雜半導(dǎo)體層110、112可具有約250A至約575人的總厚度。在一實施例中，第一摻雜半導(dǎo)體層110可具有約75人至約100人的厚度。在ー實施例中，第二摻雜半導(dǎo)體層112可具有約200人至約500人的厚度。表 權(quán)利要求
1.ー種薄膜晶體管制造方法，包含下述步驟沉積非晶硅層于基板上方，所述基板具有形成在其上的柵極電極與柵極介電層； 沉積兩或多個摻雜硅層于所述非晶硅層上方，各摻雜硅層具有不同于其他摻雜硅層的至少ー特性；沉積金屬層于所述兩或多個摻雜硅層上方；圖案化所述金屬層，以形成源極電極與漏極電極；圖案化所述兩或多個摻雜硅層，以暴露所述非晶硅層；及沉積鈍化層于所述源極電極、所述漏極電極與所述暴露的非晶硅層上方。
2.如權(quán)利要求1所述的方法，其中沉積所述兩或多個摻雜硅層的步驟包含下述步驟 在第一沉積條件下，沉積第一摻雜硅層于所述非晶硅層上；及在第二沉積條件下，沉積第二摻雜硅層于所述第一摻雜硅層上，所述第二沉積條件不同于所述第一沉積條件。
3.如權(quán)利要求2所述的方法，其中所述第一摻雜硅層具有第一電阻率，并且所述第二摻雜硅層具有第二電阻率，所述第二電阻率低于所述第一電阻率，其中所述第一摻雜硅層的沉積速率大于所述第二摻雜硅層的沉積速率。
4.如權(quán)利要求2所述的方法，其中所述第一摻雜硅層包含非晶硅，并且所述第二摻雜硅層包含微晶硅。
5.如權(quán)利要求2所述的方法，其中所述第一摻雜硅層與所述第二摻雜硅層皆包含非晶娃。
6.如權(quán)利要求2所述的方法，其中所述第一摻雜硅層和所述第二摻雜硅層使用第一方法或第二方法來沉積，其中所述第一方法包含所述第一沉積條件包含約800 A/min至約4000 A/min的沉積速率、高達(dá)約30秒的沉積時間，以制造電阻率為約70 Ω cm至約3000 Ω cm的第一摻雜硅層；及所述第二沉積條件包含約50 A/min至約800人/min的沉積速率、約15秒至約3000 秒的沉積時間，以制造電阻率為約10 Ω cm至約70 Ω cm的所述第二摻雜硅層；及所述第二方法包含所述第一沉積條件包含約1800 A/min至約2200 A/min的沉積速率、約5秒至約10 秒的沉積時間，以制造電阻率為約110 Ω cm至約120 Ω cm的第一摻雜硅層；及所述第二沉積條件包含約280人/min至約320 A/min的沉積速率、約10秒至約18秒的沉積時間，以制造電阻率為約30 Ω cm至約40 Ω cm的所述第二摻雜硅層。
7.如權(quán)利要求2所述的方法，其中所述第二沉積包含于約5000sccm至約20000sccm的流速引進(jìn)硅烷氣體、于高達(dá)約200000sccm的流速引進(jìn)氫氣、于約IOOOsccm至約200000sccm的流速引進(jìn)在H2中的0. 5% PH3、施加約500W至約15000W的RF功率到噴頭、維持腔室壓カ于約ITorr至約5Torr以及噴頭和基板之間間隔于約400mils至約1200mils ；或者于約5000sccm至約50000sccm的流速引進(jìn)硅烷氣體、于高達(dá)約150000sccm的流速引進(jìn)氫氣、于約IOOOsccm至約150000sccm的流速引進(jìn)在H2中的0. 5% PH3、施加約10000W至約40000W的RF功率到噴頭、維持腔室壓カ于約ITorr至約5Torr以及噴頭和基板之間間隔于約 400mils 至約 1200mils。
8.ー種薄膜晶體管制造方法，包含下述步驟沉積非晶硅層于基板上方，所述基板具有形成在其上的柵極電極與柵極介電層； 以第一沉積速率沉積第一摻雜硅層于所述非晶硅層上，所述第一摻雜硅層具有第一電阻率；沉積第二摻雜硅層于所述第一摻雜硅層上，所述第二摻雜硅層具有小于所述第一電阻率的第二電阻率，所述第二摻雜硅層是以小于所述第一沉積速率的第二沉積速率來沉積； 沉積金屬層于所述第二摻雜硅層上方； 圖案化所述金屬層，以形成源極電極與漏極電極； 圖案化所述第一摻雜硅層與所述第二摻雜硅層，以暴露所述非晶硅層；及沉積鈍化層于所述源極電極、所述漏極電極與所述暴露的非晶硅層上方。
9.如權(quán)利要求8所述的方法，還包含下述步驟沉積第三摻雜硅層于所述第二摻雜硅層上，所述第三摻雜硅層具有小于所述第二電阻率的第三電阻率，所述第三摻雜硅層是以小于所述第二沉積速率的第三沉積速率來沉積。
10.如權(quán)利要求8所述的方法，其中所述第一摻雜硅層包含非晶硅，并且所述第二摻雜硅層包含微晶硅。
11.如權(quán)利要求8所述的方法，其中所述第一摻雜硅層和所述第二摻雜硅層使用第一方法或第二方法來沉積，其中所述第一方法包含所述第一摻雜硅層是在第一沉積條件下來沉積，所述第一沉積條件包含約 800 A/min至約4000人/min的沉積速率、高達(dá)約30秒的沉積時間，以制造電阻率為約 70 Ω cm至約300 Ω cm的第一摻雜硅層；及所述第二摻雜硅層是在第二沉積條件下來沉積，所述第二沉積條件包含約50 A/min 至約800 A/min的沉積速率、約15秒至約300秒的沉積時間，以制造電阻率為約10 Ω cm至約70 Ω cm的所述第二摻雜硅層 ’及所述第二方法包含所述第一摻雜硅層是在第一沉積條件下來沉積，所述第一沉積條件包含約 1800人/min至約2200 A/min的沉積速率、約5秒至約10秒的沉積時間，以制造電阻率為約110 Ω cm至約120 Ω cm的第一摻雜硅層；及所述第二摻雜硅層是在第二沉積條件下來沉積，所述第二沉積條件包含約 280 A/min至約320 A/min的沉積速率、約10秒至約18秒的沉積時間，以制造電阻率為約 30 Ω cm至約40 Ω cm的所述第二摻雜硅層。
12.如權(quán)利要求8所述的方法，其中所述第二摻雜硅層是在沉積條件下來沉積，所述沉積條件包含于約5000sCCm至約 20000sccm的流速引進(jìn)硅烷氣體、于高達(dá)約200000sccm的流速引進(jìn)氫氣、于約IOOOsccm 至約200000sccm的流速引進(jìn)在H2中的0. 5% PH3、施加約500W至約15000W的RF功率到噴頭、維持腔室壓カ于約IiTorr至約5Torr以及噴頭和基板之間間隔于約400mils至約 1200mils ；或者所述第二摻雜硅層是在沉積條件下來沉積，所述沉積條件包含于約5000sCCm至約 50000sccm的流速引進(jìn)硅烷氣體、于高達(dá)約150000sccm的流速引進(jìn)氫氣、于約IOOOsccm至約150000sccm的流速引進(jìn)在H2中的0. 5% PH3、施加約IOOOOff至約40000W的RF功率到噴頭、維持腔室壓カ于約IiTorr至約5Torr以及噴頭和基板之間間隔于約400mils至約 1200mils。
13.ー種薄膜晶體管制造方法，包含下述步驟沉積非晶硅層于基板上方，所述基板具有形成在其上的柵極電極與柵極介電層； 沉積摻雜硅層于所述非晶硅層上，所述摻雜硅層具有從第一表面向第二表面降低的電阻率，所述第一表面和所述非晶硅層接觸，所述第二表面和所述第一表面相対； 沉積金屬層于所述摻雜硅層的所述第二表面上； 圖案化所述金屬層，以形成源極電極與漏極電極； 圖案化所述摻雜硅層，以暴露所述非晶硅層；及沉積鈍化層于所述源極電極、所述漏極電極與所述暴露的非晶硅層上方。
14.如權(quán)利要求13所述的方法，其中所述摻雜硅層包含非晶硅。
15.如權(quán)利要求13所述的方法，其中所述摻雜硅層包含微晶硅。
全文摘要
本發(fā)明的實施例大致上關(guān)于TFT及其制造方法。在此揭示的TFT是硅系TFT，其中有源溝道包含非晶硅。多個摻雜硅層沉積在非晶硅上方，其中摻雜硅層的電阻率在和非晶硅層的界面處比在和源極及漏極電極的界面處更高。替代地，單一摻雜硅層沉積在非晶硅上方，其中單一摻雜層的性質(zhì)在厚度中改變。在和源極及漏極電極的界面處具有較低電阻率是較佳的，但是較低電阻率通常意謂著較低的基板產(chǎn)能。通過使用多個或分級層，可達(dá)到低電阻率。在此揭示的實施例包括低電阻率而不會犧牲基板產(chǎn)能。
文檔編號G02F1/136GK102598281SQ201080049073
公開日2012年7月18日 申請日期2010年10月28日 優(yōu)先權(quán)日2009年11月3日
發(fā)明者古田學(xué), 大森健次, 崔壽永 申請人:應(yīng)用材料公司