專利名稱：一種柵極驅(qū)動(dòng)電路及其平面顯示設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及液晶顯示技術(shù)，尤其涉及一種柵極驅(qū)動(dòng)電路以及包含該柵極驅(qū)動(dòng)電路的平面顯示設(shè)備。
背景技術(shù)：
平板顯示器(Flat panel display),又稱平面顯示器,包括液晶顯示器、等離子體顯示器、電致發(fā)光顯示器、真空熒光顯示器、平板型陰極射線管和發(fā)光二極管等。平板顯示器有許多優(yōu)點(diǎn)薄型而輕巧，整機(jī)可做成便攜式；電壓低、無X射線輻射、沒有閃爍抖動(dòng)、不產(chǎn)生靜電，因而不會(huì)有礙健康；功耗低；大部分平板顯示器的壽命比陰極射線管的壽命長。隨著科技的發(fā)展和半導(dǎo)體技術(shù)的不斷進(jìn)步，薄膜晶體管液晶顯示器(TFT-IXD，Thin Film Transistor Liquid Crystal Display)以其高亮度、高對(duì)比度、低功耗、體積小 和重量輕等諸多優(yōu)勢，逐漸成為平面顯示設(shè)備中的主流顯示器。具體而言，在TFT-IXD中，為精確地控制顯示屏上每個(gè)像素的顏色和亮度，一般需在每一像素對(duì)應(yīng)地安裝類似百葉窗的開關(guān)(即TFT)，當(dāng)“百葉窗”打開時(shí)光線可以透射進(jìn)來，而“百葉窗”關(guān)閉時(shí)光線無法透射。例如，傳統(tǒng)的TFT-LCD中，通過Vra(也可稱為高電位電壓)和Va(也可稱為低電位電壓)也控制TFT開關(guān)的打開和關(guān)斷，進(jìn)而使液晶層中的液晶分子充放電以實(shí)現(xiàn)畫面的驅(qū)動(dòng)顯示。然而，在上述控制方式中，需要在控制電路中額外提供柵極驅(qū)動(dòng)所需的Va(通常為負(fù)電壓)，因而會(huì)使電路設(shè)計(jì)更為復(fù)雜，并且還會(huì)增加驅(qū)動(dòng)芯片的引腳數(shù)量，使元器件成本升高。此外，引腳數(shù)量眾多的驅(qū)動(dòng)芯片往往尺寸較大，需要占用更多的布板空間，從而增加了印刷電路板的面積。有鑒于此，如何對(duì)現(xiàn)有的柵極驅(qū)動(dòng)電路進(jìn)行改進(jìn)，在實(shí)現(xiàn)正常驅(qū)動(dòng)功能的同時(shí)，還可降低電路元器件的采購成本，減小印刷電路板的布板面積，是業(yè)內(nèi)相關(guān)技術(shù)人員需要解決的一項(xiàng)課題。
發(fā)明內(nèi)容
針對(duì)現(xiàn)有技術(shù)中的柵極驅(qū)動(dòng)電路在設(shè)計(jì)時(shí)所存在的上述缺陷，本發(fā)明提供了一種新穎的柵極驅(qū)動(dòng)電路以及包含該柵極驅(qū)動(dòng)電路的平面顯示設(shè)備。依據(jù)本發(fā)明的一實(shí)施方式，提供了一種柵極驅(qū)動(dòng)電路，包括一脈沖輸入電路，用于接收一輸入脈沖，并根據(jù)所述輸入脈沖輸出一第一控制信號(hào)和一第二控制信號(hào)，所述第一控制信號(hào)與所述第二控制信號(hào)極性相反；一電平移位電路，用于接收所述第一控制信號(hào)和所述第二控制信號(hào)，并輸出一移位信號(hào)；以及—輸出緩沖電路,包括一PMOS晶體管和一電阻,所述PMOS晶體管的柵極用于接收所述移位信號(hào)，所述PMOS晶體管的源極連接至一第一閾值電壓，所述PMOS晶體管的漏極與所述電阻的一端相連的節(jié)點(diǎn)電性連接至薄膜晶體管的柵極，所述電阻的另一端連接至一接地端。在一實(shí)施例中，脈沖輸入電路還包括一反相器，所述反相器的輸入端接收所述脈沖信號(hào)并輸出所述第二控制信號(hào)。在一實(shí)施例中，電平移位電路還包括一第一 PMOS晶體管，其源極電性連接至所述第一閾值電壓，其柵極電性連接至所述第二 NMOS晶體管的源極，其漏極電性連接至所述第一 NMOS晶體管的源極；一第二 PMOS晶體管，其源極電性連接至所述第一閾值電壓，其柵極電性連接至所述第一 NM OS晶體管的源極，其漏極電性連接至所述第二 NMOS晶體管的源極；一第一 NMOS晶體管，其柵極用于接收所述第一控制信號(hào)，其源極電性連接至所述輸出緩沖電路的PMOS晶體管的柵極，其漏極電性連接至所述接地端；以及一第二 NMOS晶體管，其柵極用于接收所述第二控制信號(hào)，其漏極電性連接至所述接地端。當(dāng)所述第一控制信號(hào)為高電平且所述第二控制信號(hào)為低電平時(shí)，所述輸出緩沖電路的PMOS晶體管處于開通狀態(tài)。當(dāng)所述第一控制信號(hào)為低電平且所述第二控制信號(hào)為高電平時(shí)，所述輸出緩沖電路的PMOS晶體管處于關(guān)斷狀態(tài)。依據(jù)本發(fā)明的另一實(shí)施方式，提供了一種平面顯示設(shè)備，該平面顯示設(shè)備包括如上述本發(fā)明的一實(shí)施方式所述的多個(gè)柵極驅(qū)動(dòng)電路、一像素陣列以及多個(gè)限流電阻。其中，像素陣列包括多條柵極線，沿水平方向彼此平行設(shè)置；多條數(shù)據(jù)線，沿豎直方向彼此平行設(shè)置；以及多個(gè)薄膜晶體管，每一薄膜晶體管設(shè)置于所述柵極線與相應(yīng)的數(shù)據(jù)線的交叉位置。每一限流電阻的一端電性連接至同一柵極線上的多個(gè)薄膜晶體管各自的柵極，另一端電性連接至外部的一第二閾值電壓，其中該第二閾值電壓為負(fù)電壓。在一實(shí)施例中，輸出緩沖電路的電阻為兆歐級(jí)，所述限流電阻為千歐級(jí)。當(dāng)所述輸出緩沖電路的PMOS晶體管開通時(shí)，所述第一閾值電壓經(jīng)由所述PMOS晶體管、所述限流電阻和所述第二閾值電壓形成一第一電流回路，所述薄膜晶體管打開。當(dāng)所述輸出緩沖電路的PMOS晶體管關(guān)斷時(shí)，所述第二閾值電壓經(jīng)由所述限流電阻和所述輸出緩沖電路的電阻形成一第二電流回路，所述薄膜晶體管關(guān)斷。在一實(shí)施例中，該平面顯不設(shè)備為一液晶顯不器。采用本發(fā)明的柵極驅(qū)動(dòng)電路以及包含該柵極驅(qū)動(dòng)電路的平面顯示設(shè)備，將輸出緩沖電路設(shè)計(jì)成PMOS晶體管與電阻串聯(lián)連接的方式，使PMOS晶體管的源極連接至第一閾值電壓，且電阻的一端連接至接地端，同樣可輸出TFT打開或關(guān)斷所需的驅(qū)動(dòng)電壓。相比于現(xiàn)有技術(shù)，本發(fā)明的柵極驅(qū)動(dòng)電路無需額外提供負(fù)極性的閾值電壓，因而可降低電路設(shè)計(jì)的復(fù)雜度。此外，通過電阻串接PMOS晶體管，以取代現(xiàn)有的NMOS晶體管，不僅能優(yōu)化電路制程，還能縮減印刷電路板所占用的布板空間。
讀者在參照附圖閱讀了本發(fā)明的具體實(shí)施方式
以后，將會(huì)更清楚地了解本發(fā)明的各個(gè)方面。其中，圖I示出依據(jù)本發(fā)明的一實(shí)施方式的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；圖2示出使用圖I的柵極驅(qū)動(dòng)電路來驅(qū)動(dòng)薄膜晶體管打開時(shí)的電路原理示意圖；以及圖3示出使用圖I的柵極驅(qū)動(dòng)電路來驅(qū)動(dòng)薄膜晶體管關(guān)斷時(shí)的電路原理示意圖。
具體實(shí)施例方式為了使本申請(qǐng)所揭示的技術(shù)內(nèi)容更加詳盡與完備，可參照附圖以及本發(fā)明的下述各種具體實(shí)施例，附圖中相同的標(biāo)記代表相同或相似的組件。然而，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，下文中所提供的實(shí)施例并非用來限制本發(fā)明所涵蓋的范圍。此外，附圖僅僅用于示意性地加以說明，并未依照其原尺寸進(jìn)行繪制。下面參照附圖，對(duì)本發(fā)明各個(gè)方面的具體實(shí)施方式
作進(jìn)一步的詳細(xì)描述。圖I示出依據(jù)本發(fā)明的一實(shí)施方式的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖。參照?qǐng)D1，該柵極驅(qū)動(dòng)電路I包括一脈沖輸入電路10、一電平移位電路20和一輸出緩沖電路30。具體地，電平移位電路20與脈沖輸入電路10級(jí)聯(lián)，輸出緩沖電路30與電平移位電路級(jí)聯(lián)。其中，脈沖輸入電路10用于接收一輸入脈沖，并根據(jù)該輸入脈沖輸出一第一控制信號(hào)和一第二控制信號(hào)，該第一控制信號(hào)與該第二控制信號(hào)極性相反。例如，輸入脈沖由多個(gè)矩形脈沖(或稱為方波脈沖)構(gòu)成，脈沖信號(hào)的高電位對(duì)應(yīng)電壓VDD，脈沖信號(hào)的低電位對(duì)應(yīng)電壓Vss。在圖I中,脈沖輸入電路10所輸出的第一控制信號(hào)對(duì)應(yīng)于輸入脈沖,而脈沖輸入電路10所輸出的第二控制信號(hào)對(duì)應(yīng)于輸入脈沖經(jīng)由反相器反相后的信號(hào)。在一實(shí)施例中，第一控制信號(hào)為高電位電壓Vdd,則第二控制信號(hào)為低電位電壓Vss。在另一實(shí)施例中,第二控制信號(hào)為高電位電壓Vdd,則第一控制信號(hào)為低電位電壓Vss。電平移位電路20用于接收來自脈沖輸入電路10的第一控制信號(hào)和第二控制信號(hào)，并根據(jù)該第一控制信號(hào)和第二控制信號(hào)來輸出一移位信號(hào)。在一具體實(shí)施例中，電平移位電路20包括PMOS晶體管Ml、PMOS晶體管M3、NMOS晶體管M2和NMOS晶體管M4。具體的電路連接關(guān)系可描述如下PM0S晶體管Ml的源極電性連接至第一閾值電壓Vra, PMOS晶體管Ml的柵極電性連接至NMOS晶體管M4的源極，PMOS晶體管Ml的漏極電性連接至NMOS晶體管M2的源極。PMOS晶體管M3的源極電性連接至第一閾值電壓VeH，PMOS晶體管M3的柵極電性連接至NMOS晶體管M2的源極，PMOS晶體管M3的漏極電性連接至NMOS晶體管M4的源極。NMOS晶體管M2的柵極用于接收第一控制信號(hào)，NMOS晶體管M2的源極電性連接至輸出緩沖電路30的PMOS晶體管M5的柵極，NMOS晶體管M2的漏極電性連接至接地端GND。NMOS晶體管M4的柵極用于接收第二控制信號(hào)，NMOS晶體管M4的漏極電性連接至接地端GND，NMOS晶體管M4的源極電性連接至PMOS晶體管Ml的柵極和PMOS晶體管M3的漏極。當(dāng)?shù)谝豢刂菩盘?hào)為高電平，且第二控制信號(hào)為低電平時(shí)，PMOS晶體管Ml處于關(guān)斷狀態(tài)，PMOS晶體管M3處于開通狀態(tài)，NMOS晶體管M2處于開通狀態(tài)，NMOS晶體管M4處于關(guān)斷狀態(tài)，此時(shí)，NMOS晶體管M2的源極為接地電壓GND，因而，輸出緩沖電路30的PMOS晶體管M5處于開通狀態(tài)，柵極驅(qū)動(dòng)電路輸出高電位電壓VeH。當(dāng)?shù)谝豢刂菩盘?hào)為低電平，且第二控制信號(hào)為高電平時(shí)，PMOS晶體管Ml處于開通狀態(tài)，PMOS晶體管M3處于關(guān)斷狀態(tài)，NMOS晶體管M2處于關(guān)斷狀態(tài)，NMOS晶體管M4處于開通狀態(tài)，此時(shí)，NMOS晶體管M2的源極為高電位電壓Vra，因而，輸出緩沖電路30的PMOS晶體管M5處于關(guān)斷狀態(tài)，柵極驅(qū)動(dòng)電路輸出接地電壓GND。
本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，上述PMOS晶體管Ml、M3和NMOS晶體管M2和M4的電路構(gòu)建方式僅僅是電平移位電路20的一示意性實(shí)施例，然而本發(fā)明并不只局限于此。例如，還可采用其他的電路形式來實(shí)現(xiàn)電平移位電路20的同等功能。輸出緩沖電路30包括一 PMOS晶體管M5和一電阻R(以標(biāo)記M6表示)。該P(yáng)MOS晶體管M5的柵極用于接收來自電平移位電路20的移位信號(hào)，該P(yáng)MOS晶體管M5的源極連接至一第一閾值電壓Vra，該P(yáng)MOS晶體管M5的漏極與電阻R的一端相連，并且該共同節(jié)點(diǎn)還電性連接至薄膜晶體管的柵極以驅(qū)動(dòng)薄膜晶體管打開或關(guān)斷。電阻R的另一端連接至接地端GND。由于電平移位電路20和輸出緩沖電路30均無需額外提供負(fù)電壓Va，因而可降低電路設(shè)計(jì)的復(fù)雜度。此外，通過電阻R串接PMOS晶體管M5，以取代傳統(tǒng)電路中的NMOS晶體管，不僅可優(yōu)化電路制程，還能縮減印刷電路板所占用的布板空間。圖2示出使用圖I的柵極驅(qū)動(dòng)電路來驅(qū)動(dòng)薄膜晶體管打開時(shí)的電路原理示意圖。 圖3示出使用圖I的柵極驅(qū)動(dòng)電路來驅(qū)動(dòng)薄膜晶體管關(guān)斷時(shí)的電路原理示意圖。參照?qǐng)D2和圖3，本發(fā)明的平面顯示設(shè)備包括柵極驅(qū)動(dòng)電路I (在此，圖2和圖3僅僅示出與平面顯示設(shè)備相關(guān)聯(lián)的輸出緩沖電路30)、一像素陣列40和多個(gè)限流電阻R。例如，該平面顯示設(shè)備為一液晶顯示器。像素陣列40包括沿水平方向彼此平行設(shè)置的多條柵極線G1、沿豎直方向彼此平行設(shè)置的多條數(shù)據(jù)線Dl以及多個(gè)薄膜晶體管。這些薄膜晶體管的每一個(gè)均設(shè)置于相應(yīng)的柵極線Gl與數(shù)據(jù)線Dl的交叉位置。例如，薄膜晶體管TFT的柵極連接至柵極線G1，薄膜晶體管TFT的漏極連接至數(shù)據(jù)線D1，而薄膜晶體管TFT的源極連接至像素存儲(chǔ)電容。每一限流電阻R的一端電性連接至同一柵極線Gl上的多個(gè)薄膜晶體管TFT各自的柵極，限流電阻R的另一端電性連接至外部的一第二閾值電壓Va。由于該第二閾值電壓Va由外部提供，因而可減小平面顯示設(shè)備中用于驅(qū)動(dòng)薄膜晶體管打開或關(guān)斷的驅(qū)動(dòng)電路的布板空間。在一實(shí)施例中，將輸出緩沖電路30的電阻R選為兆歐級(jí)，而將限流電阻R選為千歐級(jí)。因此，當(dāng)輸出緩沖電路30的PMOS晶體管M5開通時(shí)，第一閾值電壓Vra經(jīng)由PMOS晶體管M5、限流電阻R和第二閾值電壓Vgl形成一電流回路(如圖2中的虛線箭頭所示)，此時(shí)薄膜晶體管處于開通狀態(tài)。此外，當(dāng)輸出緩沖電路30的PMOS晶體管M5關(guān)斷時(shí)，第二閾值電SVa經(jīng)由限流電阻R和輸出緩沖電路30的電阻R形成另一電流回路(如圖3中的虛線箭頭所示)，此時(shí)薄膜晶體管處于關(guān)斷狀態(tài)。采用本發(fā)明的柵極驅(qū)動(dòng)電路以及包含該柵極驅(qū)動(dòng)電路的平面顯示設(shè)備，將輸出緩沖電路設(shè)計(jì)成PMOS晶體管與電阻串聯(lián)連接的方式，使PMOS晶體管的源極連接至第一閾值電壓，且電阻的一端連接至接地端，同樣可輸出TFT打開或關(guān)斷所需的驅(qū)動(dòng)電壓。相比于現(xiàn)有技術(shù)，本發(fā)明的柵極驅(qū)動(dòng)電路無需額外提供負(fù)極性的閾值電壓，因而可降低電路設(shè)計(jì)的復(fù)雜度。此外，通過電阻串接PMOS晶體管，以取代現(xiàn)有的NMOS晶體管，不僅能優(yōu)化電路制程，還能縮減印刷電路板所占用的布板空間。上文中，參照附圖描述了本發(fā)明的具體實(shí)施方式
。但是，本領(lǐng)域中的普通技術(shù)人員能夠理解，在不偏離本發(fā)明的精神和范圍的情況下，還可以對(duì)本發(fā)明的具體實(shí)施方式
作各種變更和替換。這些變更和替換都落在本發(fā)明權(quán)利要求書所限定的范圍內(nèi)。
權(quán)利要求
1.一種柵極驅(qū)動(dòng)電路，其特征在于，所述柵極驅(qū)動(dòng)電路包括 一脈沖輸入電路，用于接收一輸入脈沖，并根據(jù)所述輸入脈沖輸出一第一控制信號(hào)和一第二控制信號(hào)，所述第一控制信號(hào)與所述第二控制信號(hào)極性相反； 一電平移位電路，用于接收所述第一控制信號(hào)和所述第二控制信號(hào)，并輸出一移位信號(hào)；以及 一輸出緩沖電路，包括一 PMOS晶體管和一電阻，所述PMOS晶體管的柵極用于接收所述移位信號(hào)，所述PMOS晶體管的源極連接至一第一閾值電壓，所述PMOS晶體管的漏極與所述電阻的一端相連的節(jié)點(diǎn)電性連接至薄膜晶體管的柵極，所述電阻的另一端連接至一接地端。
2.根據(jù)權(quán)利要求I所述的柵極驅(qū)動(dòng)電路，其特征在于，所述脈沖輸入電路還包括一反相器，所述反相器的輸入端接收所述脈沖信號(hào)并輸出所述第二控制信號(hào)。
3.根據(jù)權(quán)利要求I所述的柵極驅(qū)動(dòng)電路，其特征在于，所述電平移位電路還包括 一第一 PMOS晶體管，其源極電性連接至所述第一閾值電壓，其柵極電性連接至所述第二NMOS晶體管的源極，其漏極電性連接至所述第一 NMOS晶體管的源極； 一第二 PMOS晶體管，其源極電性連接至所述第一閾值電壓，其柵極電性連接至所述第一 NMOS晶體管的源極，其漏極電性連接至所述第二 NMOS晶體管的源極； 一第一 NMOS晶體管，其柵極用于接收所述第一控制信號(hào)，其源極電性連接至所述輸出緩沖電路的PMOS晶體管的柵極，其漏極電性連接至所述接地端；以及 一第二 NMOS晶體管，其柵極用于接收所述第二控制信號(hào)，其漏極電性連接至所述接地端。
4.根據(jù)權(quán)利要求3所述的柵極驅(qū)動(dòng)電路，其特征在于，當(dāng)所述第一控制信號(hào)為高電平且所述第二控制信號(hào)為低電平時(shí)，所述輸出緩沖電路的PMOS晶體管處于開通狀態(tài)。
5.根據(jù)權(quán)利要求3所述的柵極驅(qū)動(dòng)電路，其特征在于，當(dāng)所述第一控制信號(hào)為低電平且所述第二控制信號(hào)為高電平時(shí)，所述輸出緩沖電路的PMOS晶體管處于關(guān)斷狀態(tài)。
6.一種平面顯示設(shè)備，其特征在于，所述平面顯示設(shè)備包括 如權(quán)利要求I至5中任一項(xiàng)所述的多個(gè)柵極驅(qū)動(dòng)電路； 一像素陣列，包括 多條柵極線，沿水平方向彼此平行設(shè)置； 多條數(shù)據(jù)線，沿豎直方向彼此平行設(shè)置；以及 多個(gè)薄膜晶體管，每一薄膜晶體管設(shè)置于所述柵極線與相應(yīng)的數(shù)據(jù)線的交叉位置；以及 多個(gè)限流電阻，每一限流電阻的一端電性連接至同一柵極線上的多個(gè)薄膜晶體管各自的柵極，另一端電性連接至外部的一第二閾值電壓，其中，所述第二閾值電壓為負(fù)電壓。
7.根據(jù)權(quán)利要求6所述的平面顯示設(shè)備，其特征在于，所述輸出緩沖電路的電阻為兆歐級(jí)，所述限流電阻為千歐級(jí)。
8.根據(jù)權(quán)利要求7所述的平面顯示設(shè)備，其特征在于，當(dāng)所述輸出緩沖電路的PMOS晶體管開通時(shí)，所述第一閾值電壓經(jīng)由所述PMOS晶體管、所述限流電阻和所述第二閾值電壓形成一第一電流回路，所述薄膜晶體管打開。
9.根據(jù)權(quán)利要求7所述的平面顯示設(shè)備，其特征在于，當(dāng)所述輸出緩沖電路的PMOS晶體管關(guān)斷時(shí)，所述第二閾值電壓經(jīng)由所述限流電阻和所述輸出緩沖電路的電阻形成一第二電流回路，所述薄膜晶體管關(guān)斷。
10.根據(jù)權(quán)利要求6所述的平面顯示設(shè)備，其特征在于，所述平面顯示設(shè)備為一液晶顯示器。
全文摘要
本發(fā)明提供了一種柵極驅(qū)動(dòng)電路及其平面顯示設(shè)備。該柵極驅(qū)動(dòng)電路包括脈沖輸入電路，輸出極性相反的第一和第二控制信號(hào)；電平移位電路，接收第一和第二控制信號(hào)并輸出一移位信號(hào)；以及輸出緩沖電路，其PMOS晶體管的柵極接收移位信號(hào)，源極連接至一第一閾值電壓，PMOS晶體管與電阻的共同節(jié)點(diǎn)連接至薄膜晶體管的柵極，電阻的另一端連接至一接地端。采用本發(fā)明，將輸出緩沖電路設(shè)計(jì)成PMOS晶體管與電阻串聯(lián)連接的方式，使PMOS晶體管的源極連接至第一閾值電壓，且電阻的一端連接至接地端，相比于現(xiàn)有技術(shù)，本發(fā)明無需額外提供負(fù)極性的閾值電壓，因而可降低電路設(shè)計(jì)的復(fù)雜度，還可優(yōu)化電路制程，縮減印刷電路板所占用的布板空間。
文檔編號(hào)G02F1/133GK102708829SQ20121018855
公開日2012年10月3日 申請(qǐng)日期2012年6月6日 優(yōu)先權(quán)日2012年6月6日
發(fā)明者張儷瓊, 梁豈瑋, 鄭凱慈, 鄭美俊 申請(qǐng)人:友達(dá)光電股份有限公司