一種像素電極層、陣列基板、顯示面板和顯示裝置制造方法
【專利摘要】本發(fā)明公開了一種像素電極層、陣列基板、顯示面板和顯示裝置，所述像素電極層包括第一像素電極層、第二像素電極層和絕緣層，所述絕緣層位于所述第一像素電極層和第二像素電極層之間，使所述第一像素電極層和第二像素電極層之間絕緣，且所述第一像素電極層的像素電極和所述第二像素電極層的像素電極呈交替排列。通過本發(fā)明，能提升顯示裝置的開口率，存儲(chǔ)電容也得到大幅提升，對(duì)閃爍(flicker)等不良現(xiàn)象的避免起到重要作用。
【專利說明】一種像素電極層、陣列基板、顯示面板和顯示裝置

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及液晶顯示【技術(shù)領(lǐng)域】，尤其涉及一種像素電極層、陣列基板、顯示面板和 顯示裝置。

【背景技術(shù)】
[0002] 隨著液晶顯示裝置廣泛地推廣和應(yīng)用，對(duì)液晶顯示器提出了越來越高的要求，尤 其是對(duì)于提高開口率提出了很高的要求。所謂液晶顯示器的開口率，是指除去每一個(gè)像素 的配線部、晶體管部（通常采用黑矩陣隱藏）后的光線通過部分的面積與每一個(gè)像素整體 面積的比值。開口率越高，光線通過的效率越高。
[0003] 目前，液晶顯示器制造過程中的像素電極層，是通過在鈍化層（PVX層）之后進(jìn)行 濺射的工藝來實(shí)現(xiàn)的，所有的像素電極層都在同一平面、即屬于同一層，像素結(jié)構(gòu)如圖1所 示。圖1中，101為柵（Gate)線層，102為數(shù)據(jù)線（S/D，源極/漏極）層，103為像素電極層； 圖1中的像素電極層103都在同一平面、即屬于同一層。
[0004] 圖1中區(qū)域a的剖面結(jié)構(gòu)如圖2所示，從下至上，依次為柵線層101、柵絕緣（GI， Gate Insulator)層 104、有源（Active)層 105、數(shù)據(jù)線層 102 (包括 1021 為源極，1022 為 漏極）、PVX層106、像素電極層103,其中，像素電極層103與數(shù)據(jù)線層102通過PVX層106 的過孔相連。圖1中區(qū)域b的剖面結(jié)構(gòu)如圖3所示，從下至上，依次為GI層104、數(shù)據(jù)線層 102、PVX層106、像素電極層103。
[0005] 在傳統(tǒng)的顯示裝置中，由于像素電極都是在同一平面、即只有一層像素電極層， 這樣在制作過程中，相鄰像素中的像素電極不能離得太近，否則就會(huì)因?yàn)槭芟抻诳涛g設(shè)備 的精度而導(dǎo)致相鄰像素的像素電極刻蝕不干凈、進(jìn)而使得相鄰像素的像素電極之間存在連 接；由于相鄰像素的像素電極之間沒有刻蝕干凈，因此在實(shí)際顯示時(shí)連接處的像素電極材 料也會(huì)發(fā)光，導(dǎo)致顯示亮點(diǎn)。目前通常采用相鄰像素的像素電極之間留有較大空隙（根據(jù) 刻蝕設(shè)備的精度來確定）的方式，這種方式雖然能夠解決以上問題，但會(huì)造成像素電極的 面積縮小，由此導(dǎo)致顯示區(qū)域縮小，進(jìn)而導(dǎo)致開口率降低。


【發(fā)明內(nèi)容】

[0006] 有鑒于此，本發(fā)明的主要目的在于提供一種像素電極層、陣列基板、顯示面板和顯 示裝置，以提升顯示裝置的開口率。
[0007] 為達(dá)到上述目的，本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的：
[0008] 本發(fā)明提供一種像素電極層，所述像素電極層包括第一像素電極層、第二像素電 極層和絕緣層，所述絕緣層位于所述第一像素電極層和第二像素電極層之間，使所述第一 像素電極層和第二像素電極層之間絕緣，且所述第一像素電極層的像素電極和所述第二像 素電極層的像素電極呈交替排列。
[0009] 本發(fā)明還提供一種陣列基板，包括所述像素電極層。
[0010] 所述陣列基板還包括柵絕緣層和鈍化層，所述絕緣層包括第一絕緣層和第二絕緣 層，所述第一絕緣層靠近所述第一像素電極層且與所述柵絕緣層材料相同，所述第二絕緣 層靠近所述第二像素電極層且與所述鈍化層材料相同。
[0011] 所述陣列基板還包括多個(gè)薄膜晶體管，所述薄膜晶體管具有漏極，所述第一像素 電極層的像素電極通過貫穿所述柵絕緣層的過孔與所述薄膜晶體管的漏極相連，所述第二 像素電極層的像素電極通過貫穿所述鈍化層的過孔與薄膜晶體管的漏極相連。
[0012] 所述絕緣層與所述鈍化層材料相同。
[0013] 本發(fā)明還提供一種顯示面板，包括所述的陣列基板。
[0014] 本發(fā)明還提供一種顯示裝置，包括所述的顯示面板。
[0015] 本發(fā)明所提供的一種像素電極層、陣列基板、顯示面板和顯示裝置，采用兩層像素 電極層，由于這兩像素電極層不在同一層，因此可以增大像素電極的面積，從而在盡量增大 像素開口率的情況下不必?fù)?dān)心會(huì)有像素電極之間的誤連接產(chǎn)生；此外，存儲(chǔ)電容也得到了 大幅提升，對(duì)閃爍（flicker)等不良現(xiàn)象的避免起到了重要作用。

【專利附圖】

【附圖說明】
[0016] 圖1為現(xiàn)有技術(shù)中陣列基板的像素結(jié)構(gòu)示意圖；
[0017] 圖2為圖1中區(qū)域a的剖面結(jié)構(gòu)示意圖；
[0018] 圖3為圖1中區(qū)域b的剖面結(jié)構(gòu)示意圖；
[0019] 圖4為本發(fā)明實(shí)施例的一種陣列基板的像素結(jié)構(gòu)示意圖；
[0020] 圖5為圖4中區(qū)域A的一種剖面結(jié)構(gòu)示意圖；
[0021] 圖6為圖4中區(qū)域B的一種剖面結(jié)構(gòu)示意圖；
[0022] 圖7為圖4中區(qū)域C的一種剖面結(jié)構(gòu)示意圖；
[0023] 圖8為本發(fā)明實(shí)施例的陣列基板制作工藝的流程圖；
[0024] 圖9為圖4中區(qū)域A的另一種剖面結(jié)構(gòu)示意圖；
[0025] 圖10為圖4中區(qū)域B的另一種剖面結(jié)構(gòu)示意圖；
[0026] 圖11為圖4中區(qū)域C的另一種剖面結(jié)構(gòu)示意圖；
[0027] 圖12為本發(fā)明實(shí)施例的一種像素電極交替排列方式的示意圖。
[0028] 附圖標(biāo)記說明：
[0029] 101 柵線層 102 數(shù)據(jù)線層 1021 源極 1022 漏極 103 像素電極層 1031 第一像素電極層的像素電極 1032 第二像素電極層的像素電極 104 GI 層 105 有源層
[0030] 106 PVX 層 1061 第一 PVX 層 1062 第二 PVX 層

【具體實(shí)施方式】
[0031] 下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明的技術(shù)方案進(jìn)一步詳細(xì)闡述。
[0032] 本發(fā)明實(shí)施例提供一種像素電極層，所述像素電極層包括第一像素電極層、第二 像素電極層和絕緣層，所述絕緣層位于第一像素電極層和第二像素電極層之間，使第一像 素電極層和第二像素電極層之間絕緣，且第一像素電極層的像素電極和第二像素電極層的 像素電極呈交替排列。
[0033] 本發(fā)明實(shí)施例還提供一種陣列基板，包括本發(fā)明實(shí)施例所述的像素電極層，即在 本發(fā)明實(shí)施例的陣列基板中，其像素電極層包括第一像素電極層、第二像素電極層和絕緣 層，所述絕緣層位于第一像素電極層和第二像素電極層之間，使第一像素電極層和第二像 素電極層之間絕緣，且第一像素電極層的像素電極和第二像素電極層的像素電極呈交替排 列。本發(fā)明實(shí)施例的一種交替排列方式參見圖12所示，圖中1031表示第一像素電極層的像 素電極，1032表示第二像素電極層的像素電極，1031和1032位于不同層。需要說明的是， 本發(fā)明實(shí)施例并非僅限于圖12所示的這一種交替排列方式；總之，交替排列需要盡量保證 讓現(xiàn)有技術(shù)中相鄰的像素電極分別位于不同的像素電極層。
[0034] 較佳的，本發(fā)明實(shí)施例的陣列基板還包括柵絕緣層和鈍化層，相應(yīng)的，位于第一像 素電極層和第二像素電極層之間的絕緣層包括第一絕緣層和第二絕緣層，且第一絕緣層靠 近第一像素電極層并與柵絕緣層材料相同，第二絕緣層靠近第二像素電極層并與鈍化層材 料相同。
[0035] 較佳的，本發(fā)明實(shí)施例的陣列基板還包括多個(gè)薄膜晶體管，所述薄膜晶體管具有 漏極，第一像素電極層的像素電極通過貫穿柵絕緣層的過孔與薄膜晶體管的漏極相連，第 二像素電極層的像素電極通過貫穿鈍化層的過孔與薄膜晶體管的漏極相連。
[0036] 較佳的，位于第一像素電極層和第二像素電極層之間的絕緣層材料與鈍化層的材 料相同。
[0037] 需要說明的是，本發(fā)明實(shí)施例的技術(shù)方案不僅適用于通過5mask、6mask工藝制作 的陣列基板，也適用于其他可行數(shù)量的mask工藝制作的陣列基板。本發(fā)明的后續(xù)實(shí)施例以 6mask工藝制作的陣列基板為例進(jìn)行說明，但并不構(gòu)成對(duì)本發(fā)明的限定，其他可行數(shù)量的 mask工藝制作的陣列基板同樣適用于本發(fā)明實(shí)施例的技術(shù)方案。
[0038] 如圖4所示，圖4為本發(fā)明實(shí)施例的一種陣列基板的像素結(jié)構(gòu)示意圖，其中，101為 柵線層，102為數(shù)據(jù)線層，1031為第一像素電極層的像素電極，1032為第二像素電極層的像 素電極。
[0039] 圖4中區(qū)域A的剖面結(jié)構(gòu)如圖5所示，從下至上，依次為柵線層101、第一像素電 極層的像素電極1031、GI層104、Active層105、數(shù)據(jù)線層102 (包括1021為源極，1022為 漏極）、PVX層106(也稱鈍化層），其中，第一像素電極層的像素電極1031位于陣列基板的 GI層104下方，且第一像素電極層的像素電極1031與陣列基板的柵線層101之間通過GI 層104隔開，第一像素電極層的像素電極1031通過貫穿GI層104的過孔與薄膜晶體管的 漏極1022相連。
[0040] 圖4中區(qū)域B的剖面結(jié)構(gòu)如圖6所示，從下至上，依次為柵線層101、GI層104、 Active層105、數(shù)據(jù)線層102 (包括1021為源極，1022為漏極）、PVX層106、第二像素電極 層的像素電極1032,其中，第二像素電極層的像素電極1032位于陣列基板的PVX層106上 方，且第二像素電極層的像素電極1032通過貫穿PVX層106的過孔與薄膜晶體管的漏極 1022相連。
[0041] 圖4中區(qū)域C的剖面結(jié)構(gòu)如圖7所示，從下至上，依次為第一像素電極層的像素電 極1031、GI層104、數(shù)據(jù)線層102、PVX層106、第二像素電極層的像素電極1032。從圖7中 也能夠明顯看出，第一像素電極層的像素電極1031位于GI層104下方，第二像素電極層的 像素電極1032位于PVX層106上方。
[0042] 另外，本發(fā)明實(shí)施例的技術(shù)方案對(duì)于采用雙鈍化層的陣列基板也同樣適用，結(jié)構(gòu) 關(guān)系可以為：第一像素電極層位于陣列基板的第一鈍化層上方、第二鈍化層下方，所述第二 像素電極層位于陣列基板的第二鈍化層上方。
[0043] 本發(fā)明實(shí)施例還提供了一種陣列基板的制作方法，包括：在陣列基板上通過濺射 工藝分別形成第一像素電極層和第二像素電極層，其中，第一像素電極層和第二像素電極 層位于不同層，第一像素電極層與第二像素電極層之間形成有絕緣層，且第一像素電極層 的像素電極和第二像素電極層的像素電極呈交替排列。
[0044] 較佳的，可以在陣列基板上形成柵線層之后、且形成GI層之前，通過濺射工藝形 成第一像素電極層，且將第一像素電極層與陣列基板的柵線層之間通過GI層隔開；在陣列 基板上形成鈍化層之后，通過濺射工藝形成第二像素電極層。
[0045] 較佳的，可以將第一像素電極層通過貫穿GI層的過孔與薄膜晶體管的漏極相連， 第二像素電極層通過鈍化層的過孔與薄膜晶體管的漏極相連。
[0046] 較佳的，在制作雙鈍化層的陣列基板時(shí)，可以在陣列基板上形成第一鈍化層之后、 且形成第一鈍化層之前，通過濺射工藝形成第一像素電極層；在陣列基板上形成第二鈍化 層之后，通過濺射工藝形成第二像素電極層。
[0047] 基于5mask工藝，制作本發(fā)明實(shí)施例的陣列基板的工藝流程如圖8所示，在制作本 發(fā)明實(shí)施例的陣列基板時(shí)，各層的形成順序依次為柵線層、第一像素電極層、GI層、數(shù)據(jù)線 層、PVX層、第二像素電極層。
[0048] 基于6mask工藝，在制作本發(fā)明實(shí)施例的陣列基板時(shí)，各層的形成順序依次為柵 線層、第一像素電極層、GI層、Active層、數(shù)據(jù)線層、PVX層、第二像素電極層。
[0049] 基于雙鈍化層的陣列基板，在制作本發(fā)明實(shí)施例的陣列基板時(shí)，各層的形成順序 依次為柵線層、GI層、Active層、數(shù)據(jù)線層、第一 PVX層、第一像素電極層、第二PVX層、第二 像素電極層。
[0050] 基于雙鈍化層的陣列基板的像素結(jié)構(gòu)也可以參見圖4所示，其中，區(qū)域A的剖面結(jié) 構(gòu)如圖9所示，從下至上，依次為柵線層101、GI層104、A Ctive層105、數(shù)據(jù)線層102(包括 1021為源極，1022為漏極）、第一PVX層1061、第一像素電極層的像素電極1031，其中，第一 像素電極層的像素電極1031位于第一 PVX層1061上方，并通過貫穿第一 PVX層1061的過 孔與薄膜晶體管的漏極1022相連。
[0051] 區(qū)域B的剖面結(jié)構(gòu)如圖10所示，從下至上，依次為柵線層101、GI層104、Active層 105、數(shù)據(jù)線層102 (包括1021為源極，1022為漏極）、第一 PVX層1061、第二PVX層1062、第 二像素電極層的像素電極1032,其中，第二像素電極層的像素電極1032通過貫穿第一 PVX 層1061和第二PVX層1062的過孔與薄膜晶體管的漏極1022相連。
[0052] 區(qū)域C的剖面結(jié)構(gòu)如圖11所示，從下至上，依次為GI層104、數(shù)據(jù)線層102、第一 PVX層1061、第一像素電極層的像素電極1031、第二PVX層1062和第二像素電極層的像素 電極1032。
[0053] 可以看出，第一像素電極層的像素電極1031位于陣列基板的第一鈍化層1061上 方、第二鈍化層1062下方，第二像素電極層的像素電極1032位于陣列基板的第二鈍化層 1062上方。
[0054] 此外，本發(fā)明實(shí)施例中的像素電極除了可以采用銦錫氧化物（ΙΤ0, Indium Tin Oxide)外，還可以采用其他替代材料。本發(fā)明實(shí)施例的陣列基板可以基于傳統(tǒng)的玻璃基板 制作形成，也可以基于其他可行的柔性顯示材料制作形成。
[0055] 綜上所述，本發(fā)明實(shí)施例采用兩層像素電極，由于這兩層像素電極不在同一層， 因此可以增大像素電極的面積，從而在盡量增大像素開口率的情況下不必?fù)?dān)心會(huì)有像素 電極之間的誤連接產(chǎn)生。對(duì)應(yīng)陣列基板上像素電極的面積的增大，彩膜基板上的對(duì)應(yīng)黑 矩陣面積也需要相應(yīng)縮小。此外，本發(fā)明實(shí)施例使得存儲(chǔ)電容也得到了大幅提升，對(duì)閃爍 (flicker)等不良現(xiàn)象的避免起到了重要作用。
[0056] 以上所述，僅為本發(fā)明的較佳實(shí)施例而已，并非用于限定本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1. 一種像素電極層，其特征在于，所述像素電極層包括第一像素電極層、第二像素電極 層和絕緣層，所述絕緣層位于所述第一像素電極層和第二像素電極層之間，使所述第一像 素電極層和第二像素電極層之間絕緣，且所述第一像素電極層的像素電極和所述第二像素 電極層的像素電極呈交替排列。
2. -種陣列基板，其特征在于，包括權(quán)1所述像素電極層。
3. 根據(jù)權(quán)利要求2所述陣列基板，其特征在于，所述陣列基板還包括柵絕緣層和鈍化 層，所述絕緣層包括第一絕緣層和第二絕緣層，所述第一絕緣層靠近所述第一像素電極層 且與所述柵絕緣層材料相同，所述第二絕緣層靠近所述第二像素電極層且與所述鈍化層材 料相同。
4. 根據(jù)權(quán)利要求3所述陣列基板，其特征在于，所述陣列基板還包括多個(gè)薄膜晶體管， 所述薄膜晶體管具有漏極，所述第一像素電極層的像素電極通過貫穿所述柵絕緣層的過孔 與所述薄膜晶體管的漏極相連，所述第二像素電極層的像素電極通過貫穿所述鈍化層的過 孔與薄膜晶體管的漏極相連。
5. 根據(jù)權(quán)利要求3所述陣列基板，其特征在于，所述絕緣層與所述鈍化層材料相同。
6. -種顯示面板，其特征在于，包括權(quán)利要求2?5任一項(xiàng)所述的陣列基板。
7. -種顯示裝置，其特征在于，包括權(quán)利要求6所述的顯示面板。
【文檔編號(hào)】G02F1/1343GK104062814SQ201310088712
【公開日】2014年9月24日 申請(qǐng)日期:2013年3月19日 優(yōu)先權(quán)日:2013年3月19日
【發(fā)明者】姜文博, 陳小川, 李月, 薛海林 申請(qǐng)人:北京京東方光電科技有限公司