移位寄存器、驅(qū)動(dòng)電路、顯示裝置制造方法
【專(zhuān)利摘要】一種移位寄存器，在第1中間級(jí)和第2中間級(jí)中均設(shè)有：第1輸入端子，其中輸入時(shí)鐘信號(hào)；第2輸入端子，其中輸入與上述時(shí)鐘信號(hào)不同相位的時(shí)鐘信號(hào)；輸出端子，其通過(guò)輸出晶體管連接到第1輸入端子；以及設(shè)定電路，其連接到第2輸入端子和輸出晶體管，用于設(shè)定輸出晶體管的控制端子的電位，在第2中間級(jí)中設(shè)有連接到上述設(shè)定電路并輸入控制信號(hào)的控制電路，將在輸入到初級(jí)的移位起始信號(hào)成為激活后直至末級(jí)的輸出從激活變成非激活為止的期間設(shè)為動(dòng)作期間，在輸入到第2中間級(jí)的第1輸入端子的時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始后初次激活了時(shí)，輸入到第2中間級(jí)的第2輸入端子的時(shí)鐘信號(hào)為非激活。由此，抑制各級(jí)中輸入多個(gè)時(shí)鐘信號(hào)的移位寄存器的誤動(dòng)作。
【專(zhuān)利說(shuō)明】移位寄存器、驅(qū)動(dòng)電路、顯示裝置

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及用于顯示裝置等的移位寄存器。

【背景技術(shù)】
[0002]在專(zhuān)利文獻(xiàn)1中公開(kāi)了如下技術(shù):在包含移位寄存器的掃描線驅(qū)動(dòng)電路中，在垂直回掃(消隱)期間，使輸入到移位寄存器的時(shí)鐘信號(hào)停止(固定為非激活)，由此實(shí)現(xiàn)消耗電力的減少。
[0003]現(xiàn)有技術(shù)文獻(xiàn)_4] 專(zhuān)利文獻(xiàn)
[0005]專(zhuān)利文獻(xiàn)1:日本公開(kāi)專(zhuān)利公報(bào)“特開(kāi)2010 - 49767號(hào)公報(bào)”


【發(fā)明內(nèi)容】

[0006]發(fā)明要解決的問(wèn)題
[0007]發(fā)明人發(fā)現(xiàn)如下:在對(duì)各級(jí)輸入多個(gè)時(shí)鐘信號(hào)的移位寄存器中，當(dāng)在移位寄存器的非動(dòng)作期間使上述多個(gè)時(shí)鐘信號(hào)停止時(shí)，由于移位寄存器的動(dòng)作期間初期的這些時(shí)鐘信號(hào)間的相位關(guān)系，有可能發(fā)生誤動(dòng)作。
[0008]本發(fā)明的目的在于抑制對(duì)各級(jí)輸入多個(gè)時(shí)鐘信號(hào)的移位寄存器的誤動(dòng)作。
_9] 用于解決問(wèn)題的方案
[0010]本移位寄存器包含初級(jí)、第1中間級(jí)、第2中間級(jí)、以及末級(jí)，在第1中間級(jí)和第2中間級(jí)中均設(shè)有:第1輸入端子?’第2輸入端子；通過(guò)輸出晶體管連接到第1輸入端子的輸出端子；以及設(shè)定電路，其連接到第2輸入端子和輸出晶體管，用于設(shè)定輸出晶體管的控制端子的電位，第1輸入端子和第2輸入端子中輸入不同相位的時(shí)鐘信號(hào)，在第2中間級(jí)中設(shè)有連接到上述設(shè)定電路并輸入控制信號(hào)的控制電路，將輸入到初級(jí)的移位起始信號(hào)成為激活后直至末級(jí)的輸出從激活變成非激活為止的期間(或者移位起始信號(hào)成為激活后直至末級(jí)復(fù)位為止的期間)設(shè)為動(dòng)作期間，在輸入到第2中間級(jí)的第1輸入端子的時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始后初次激活了時(shí)，輸入到第2中間級(jí)的第2輸入端的時(shí)鐘信號(hào)為非激活。
[0011]通過(guò)這樣在第2中間級(jí)中設(shè)置設(shè)定電路，即使在輸入到第2中間級(jí)的第1輸入端子的時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始后初次激活了時(shí)輸入到第2中間級(jí)的第2輸入端子的時(shí)鐘信號(hào)為非激活，也能防止第2中間級(jí)的誤動(dòng)作。
[0012]發(fā)明效果
[0013]能抑制對(duì)各級(jí)輸入多個(gè)時(shí)鐘信號(hào)的移位寄存器的誤動(dòng)作。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0014]圖1是表示實(shí)施例1的移位寄存器的單位級(jí)的電路圖。
[0015]圖2是表示本實(shí)施方式的顯示裝置的構(gòu)成例的框圖。
[0016]圖3是表示實(shí)施例1的移位寄存器的第1?第8級(jí)的電路圖。
[0017]圖4是表不包含實(shí)施例1的移位寄存器的第9?第16級(jí)的電路圖。
[0018]圖5是表不包含實(shí)施例1的移位寄存器的第η — 5?第η級(jí)的電路圖。
[0019]圖6是表不實(shí)施例1的移位寄存器的動(dòng)作的時(shí)序圖。
[0020]圖7是表示實(shí)施例1的移位寄存器的第1變形例的電路圖。
[0021]圖8是表不圖7的移位寄存器的動(dòng)作的時(shí)序圖。
[0022]圖9是表示實(shí)施例1的移位寄存器的第2變形例的電路圖。
[0023]圖10是表示圖9的移位寄存器的動(dòng)作的時(shí)序圖。
[0024]圖11是表示實(shí)施例1的移位寄存器的第3變形例的電路圖。
[0025]圖12是表示圖11的移位寄存器的動(dòng)作的時(shí)序圖。
[0026]圖13是表示圖1的其它構(gòu)成例的電路圖(a)和輸入信號(hào)的波形(b)。
[0027]圖14(a) (b)是表示實(shí)施例2的移位寄存器的單位級(jí)的電路圖。
[0028]圖15是表示實(shí)施例2的移位寄存器的第1?第8級(jí)的電路圖。
[0029]圖16是表示包含實(shí)施例2的移位寄存器的第9?第16級(jí)的電路圖。
[0030]圖17是表示包含實(shí)施例2的移位寄存器的第η — 5?第η級(jí)的電路圖。
[0031]圖18是表示實(shí)施例2的移位寄存器的第1變形例的電路圖。
[0032]圖19是表示圖14的其它構(gòu)成例的電路圖(a) (b)和輸入信號(hào)的波形(c)。
[0033]圖20是表示實(shí)施例3的移位寄存器的單位級(jí)的電路圖。
[0034]圖21是表示實(shí)施例3的移位寄存器的第1?第8級(jí)的電路圖。
[0035]圖22是表示包含實(shí)施例3的移位寄存器的第9?第16級(jí)的電路圖。
[0036]圖23是表不包含實(shí)施例3的移位寄存器的第η — 5?第η級(jí)的電路圖。
[0037]圖24是表示實(shí)施例3的移位寄存器的動(dòng)作的時(shí)序圖。
[0038]圖25是表示實(shí)施例3的移位寄存器的第1變形例的電路圖。
[0039]圖26是表示圖25的移位寄存器的動(dòng)作的時(shí)序圖。
[0040]圖27是表示實(shí)施例3的移位寄存器的第2變形例的電路圖。
[0041]圖28是表示圖27的移位寄存器的動(dòng)作的時(shí)序圖。
[0042]圖29是表示實(shí)施例1的移位寄存器的第3變形例的電路圖。
[0043]圖30是表示圖20的其它構(gòu)成例的電路圖(a)及其輸入信號(hào)的波形(b)。
[0044]圖31 (a) (b)是表示實(shí)施例4的移位寄存器的單位級(jí)的電路圖。
[0045]圖32是表示實(shí)施例4的移位寄存器的第1?第8級(jí)的電路圖。
[0046]圖33是表示包含實(shí)施例4的移位寄存器的第9?第16級(jí)的電路圖。
[0047]圖34是表示包含實(shí)施例4的移位寄存器的第η — 5?第η級(jí)的電路圖。
[0048]圖35是表示實(shí)施例4的移位寄存器的第1變形例的電路圖。
[0049]圖36是表示圖31的其它構(gòu)成例的電路圖(a) (b)和輸入信號(hào)的波形(c)。
[0050]圖37 (a) (b)是表示實(shí)施例5的移位寄存器的單位級(jí)的電路圖。
[0051]圖38是表示實(shí)施例5的移位寄存器的第1?第η級(jí)的電路圖。
[0052]圖39是表示實(shí)施例5的移位寄存器的變形例的電路圖。
[0053]圖40是表示實(shí)施例6的移位寄存器的單位級(jí)的電路圖。
[0054]圖41是表示實(shí)施例6的移位寄存器的第1?第8級(jí)的電路圖。
[0055]圖42是表示包含實(shí)施例6的移位寄存器的第9?第16級(jí)的電路圖。
[0056]圖43是表不包含實(shí)施例6的移位寄存器的第η — 5?第η級(jí)的電路圖。
[0057]圖44是表示實(shí)施例6的移位寄存器的動(dòng)作的時(shí)序圖。
[0058]圖45是表示實(shí)施例6的移位寄存器的第1變形例的電路圖。
[0059]圖46是表示圖45的移位寄存器的動(dòng)作的時(shí)序圖。
[0060]圖47是表示實(shí)施例6的移位寄存器的第2變形例的電路圖。
[0061]圖48是表不圖47的移位寄存器的動(dòng)作的時(shí)序圖。
[0062]圖49是表示實(shí)施例6的移位寄存器的第3變形例的電路圖。
[0063]圖50是表示圖49的移位寄存器的動(dòng)作的時(shí)序圖。
[0064]圖51是表示圖40的其它構(gòu)成例的電路圖(a)和輸入信號(hào)的波形(b)。
[0065]圖52 (a) (b)是表示實(shí)施例7的移位寄存器的單位級(jí)的電路圖。
[0066]圖53是表示實(shí)施例7的移位寄存器的第1?第8級(jí)的電路圖。
[0067]圖54是表不包含實(shí)施例7的移位寄存器的第9?第16級(jí)的電路圖。
[0068]圖55是表不包含實(shí)施例7的移位寄存器的第η — 5?第η級(jí)的電路圖。
[0069]圖56是表示實(shí)施例7的移位寄存器的第1變形例的電路圖。
[0070]圖57是表示圖52的其它構(gòu)成例的電路圖(a) (b)和輸入信號(hào)的波形(c)。
[0071]圖58是表示實(shí)施例8的移位寄存器的單位級(jí)的電路圖。
[0072]圖59是表示實(shí)施例8的移位寄存器的第1?第8級(jí)的電路圖。
[0073]圖60是表示包含實(shí)施例8的移位寄存器的第9?第16級(jí)的電路圖。
[0074]圖61是表不包含實(shí)施例8的移位寄存器的第η — 5?第η級(jí)的電路圖。
[0075]圖62是表示實(shí)施例8的移位寄存器的動(dòng)作的時(shí)序圖。
[0076]圖63是表示實(shí)施例8的移位寄存器的第1變形例的電路圖。
[0077]圖64是表示圖64的移位寄存器的動(dòng)作的時(shí)序圖。
[0078]圖65是表示實(shí)施例8的移位寄存器的第2變形例的電路圖。
[0079]圖66是表不圖65的移位寄存器的動(dòng)作的時(shí)序圖。
[0080]圖67是表示實(shí)施例8的移位寄存器的第3變形例的電路圖。
[0081]圖68是表示圖58的其它構(gòu)成例的電路圖(a)及其輸入信號(hào)的波形(b)。
[0082]圖69 (a) (b)是表示實(shí)施例9的移位寄存器的單位級(jí)的電路圖。
[0083]圖70是表示實(shí)施例9的移位寄存器的第1?第8級(jí)的電路圖。
[0084]圖71是表示包含實(shí)施例9的移位寄存器的第9?第16級(jí)的電路圖。
[0085]圖72是表示包含實(shí)施例9的移位寄存器的第η — 5?第η級(jí)的電路圖。
[0086]圖73是表示實(shí)施例9的移位寄存器的第1變形例的電路圖。
[0087]圖74是表示圖69的其它構(gòu)成例的電路圖(a) (b)和輸入信號(hào)的波形(c)。
[0088]圖75(a) (b)是表示實(shí)施例10的移位寄存器的單位級(jí)的電路圖。
[0089]圖76是表示實(shí)施例10的移位寄存器的第1?第η級(jí)的電路圖。
[0090]圖77是表示實(shí)施例10的移位寄存器的變形例的電路圖。
[0091]圖78是表示本顯示裝置的驅(qū)動(dòng)器的構(gòu)成例的示意圖。
[0092]圖79是表示除去配線L、I的情況下的變形例的時(shí)序圖。
[0093]圖80是表示使用配線W、w的情況下的變形例的時(shí)序圖。
[0094]圖81是表示實(shí)施例1的另一變形例的電路圖(第η — 5?第η級(jí))。
[0095]圖82是表不實(shí)施例2的另一變形例的電路圖(第η — 5?第η級(jí))。
[0096]圖83是表不實(shí)施例3的另一變形例的電路圖(第η — 5?第η級(jí))。
[0097]圖84是表不實(shí)施例4的另一變形例的電路圖(第η — 5?第η級(jí))。
[0098]圖85是表不實(shí)施例6的另一變形例的電路圖(第9 —第16級(jí))。
[0099]圖86是表示實(shí)施例7的另一變形例的電路圖(第9 一第16級(jí))。
[0100]圖87是表示實(shí)施例8的另一變形例的電路圖(第9 一第16級(jí))。
[0101]圖88是表示實(shí)施例9的另一變形例的電路圖(第9 一第16級(jí))。

【具體實(shí)施方式】
[0102]基于圖1?圖88按如下說(shuō)明本發(fā)明的實(shí)施方式。如圖2所示，本液晶顯示裝置LCD具備液晶面板LCP、驅(qū)動(dòng)液晶面板LCP的掃描信號(hào)線G1?Gn的柵極驅(qū)動(dòng)器GD、驅(qū)動(dòng)液晶面板LCP的數(shù)據(jù)信號(hào)線S1?Sn的源極驅(qū)動(dòng)器SD、以及控制柵極驅(qū)動(dòng)器GD和源極驅(qū)動(dòng)器SD的顯示控制電路DCC。此外，柵極驅(qū)動(dòng)器GD和源極驅(qū)動(dòng)器可以與液晶面板LCP形成為單片。
[0103]柵極驅(qū)動(dòng)器⑶包含:設(shè)于顯示部DA的一側(cè)(在液晶面板的短邊配置于左右的圖1中為左側(cè))的第1移位寄存器SR1和與其連接的用于輸入信號(hào)的多條配線IL1 ；以及設(shè)于顯示部DA的另一側(cè)(在液晶面板的短邊配置于左右的圖1中為右側(cè))的第2移位寄存器SR2和與其連接的用于輸入信號(hào)的多條配線IL2，第1移位寄存器SR1連接到第奇數(shù)條掃描信號(hào)線(Gl-Gn — 1)，第2移位寄存器SR2連接到第偶數(shù)條掃描信號(hào)線(G2-Gn)。
[0104]〔實(shí)施例1〕
[0105]圖1中表示實(shí)施例1的第1和第2移位寄存器SR1、SR2的m級(jí)(單位電路UCm)的構(gòu)成例(m是自然數(shù))。此外，假設(shè)m是奇數(shù)的級(jí)包含于第1移位寄存器SRl，m是偶數(shù)的級(jí)包含于第2移位寄存器SR2。
[0106]如圖1所示，單位電路UCm具備4個(gè)輸入端子CK1?CK4、置位端子STm、復(fù)位端子RTm、輸出端子OTm、控制端子CTm、初始化端子LTm、N溝道的晶體管Ml?M12以及電容C1，輸出端子OTm連接到液晶面板的第m條掃描信號(hào)線Gm。
[0107]在圖1中，M10的漏極連接到CK1，M10的源極連接到電容C1的一方電極、Mil的漏極、M12的漏極以及輸出端子OTm，M10的柵極(節(jié)點(diǎn)nA)連接到電容C1的另一方電極、M9的漏極、M8的漏極、M6的柵極、Ml的源極以及M2的漏極。另外，M8的柵極(節(jié)點(diǎn)nB)連接到M4的源極、M7的漏極、M3的漏極、M6的漏極以及M5的源極，M2、M3、M6?M9以及Mil?M12各自的源極連接到低電源電位VSS(VGL)。另外，Ml的漏極和柵極連接到置位端子STm，M5的漏極和柵極連接到輸入端子CK2，M4(控制晶體管)的漏極和柵極連接到控制端子CTm，M2、M3以及M12各自的柵極連接到初始化端子LTm，M7的柵極連接到輸入端子CK3，M9的柵極連接到復(fù)位端子RTm，Mil的柵極連接到輸入端子CK4。
[0108]圖1和圖3?圖5中表示實(shí)施例1的第1和第2移位寄存器的第1?第η級(jí)(m =1?η)的構(gòu)成。如圖3?圖5所示，圖2的多條配線IL1包含:提供4相的時(shí)鐘信號(hào)CKA?CKD的配線(干配線)Α?D ;提供2相的(柵極)起始脈沖信號(hào)SPX、SPY的配線(干配線)Χ、γ;提供初始化信號(hào)INTL的配線(干配線)L;以及提供低電源電位VSS的配線(電源配線)Ρ，圖2的多條配線IL2包含:提供4相的時(shí)鐘信號(hào)CKa?CKd的配線(干配線)a?d ;提供2相的(柵極)起始脈沖信號(hào)SPx、Spy的配線(干配線)x、y ;提供初始化信號(hào)INT1的配線(干配線)1 ;以及提供低電源電位VSS的配線(電源配線)P。此外，液晶面板LCP的掃描信號(hào)線的數(shù)量例如是1286條(顯示部1280條、顯示部上側(cè)的虛擬掃描信號(hào)線0條、以及顯示部下側(cè)的虛擬掃描信號(hào)線6條)，假設(shè)η = 1286。S卩，移位寄存器SR1、SR2的總級(jí)數(shù)成為1286 = 8 X 160+6。但是，可以不特別地設(shè)置6條虛擬掃描信號(hào)線。
[0109]另外，在m = 8k+l的單位電路UCm(k是0以上的整數(shù))中，輸入端子CK1連接到提供時(shí)鐘信號(hào)CKA的配線A，輸入端子CK2連接到提供時(shí)鐘信號(hào)CKD的配線D，輸入端子CK3連接到提供時(shí)鐘信號(hào)CKC的配線C，輸入端子CK4連接到提供時(shí)鐘信號(hào)CKB的配線B，在m=8k+2的單位電路UCm中，輸入端子CK1連接到提供時(shí)鐘信號(hào)CKa的配線a，輸入端子CK2連接到提供時(shí)鐘信號(hào)CKd的配線d，輸入端子CK3連接到提供時(shí)鐘信號(hào)CKc的配線c，輸入端子CK4連接到提供時(shí)鐘信號(hào)CKb的配線b。
[0110]另外，在m = 8k+3的單位電路UCm(k是0以上的整數(shù))中，輸入端子CK1連接到提供時(shí)鐘信號(hào)CKC的配線C，輸入端子CK2連接到提供時(shí)鐘信號(hào)CKA的配線A，輸入端子CK3連接到提供時(shí)鐘信號(hào)CKB的配線B，輸入端子CK4連接到提供時(shí)鐘信號(hào)CKD的配線D，在m=8k+4的單位電路UCm中，輸入端子CK1連接到提供時(shí)鐘信號(hào)CKc的配線c，輸入端子CK2連接到提供時(shí)鐘信號(hào)CKa的配線a，輸入端子CK3連接到提供時(shí)鐘信號(hào)CKb的配線b，輸入端子CK4連接到提供時(shí)鐘信號(hào)CKd的配線d。
[0111]另外，在m = 8k+5的單位電路UCm(k是0以上的整數(shù))中，輸入端子CK1連接到提供時(shí)鐘信號(hào)CKB的配線B，輸入端子CK2連接到提供時(shí)鐘信號(hào)CKC的配線C，輸入端子CK3連接到提供時(shí)鐘信號(hào)CKD的配線D，輸入端子CK4連接到提供時(shí)鐘信號(hào)CKA的配線A，在m=8k+6的單位電路UCm中，輸入端子CK1連接到提供時(shí)鐘信號(hào)CKb的配線b，輸入端子CK2連接到提供時(shí)鐘信號(hào)CKc的配線c，輸入端子CK3連接到提供時(shí)鐘信號(hào)CKd的配線d，輸入端子CK4連接到提供時(shí)鐘信號(hào)CKa的配線a。
[0112]另外，在m = 8k+7的單位電路UCm(k是0以上的整數(shù))中，輸入端子CK1連接到提供時(shí)鐘信號(hào)CKD的配線D，輸入端子CK2連接到提供時(shí)鐘信號(hào)CKB的配線B，輸入端子CK3連接到提供時(shí)鐘信號(hào)CKA的配線A，輸入端子CK4連接到提供時(shí)鐘信號(hào)CKC的配線C。另夕卜，在m = 8k+8的單位電路UCm(k是0以上的整數(shù))中，輸入端子CK1連接到提供時(shí)鐘信號(hào)CKd的配線d，輸入端子CK2連接到提供時(shí)鐘信號(hào)CKb的配線b，輸入端子CK3連接到提供時(shí)鐘信號(hào)CKa的配線a，輸入端子CK4連接到提供時(shí)鐘信號(hào)CKc的配線c。
[0113]此外，在m = 5?η — 6的情況下,置位端子STm連接到m — 4級(jí)的輸出端子OTm —4，復(fù)位端子RTm連接到m+6級(jí)的輸出端子OTm+6。另外，在m = 1的情況下，置位端子STm連接到提供起始脈沖信號(hào)SPX的配線X，復(fù)位端子RTm連接到m+6級(jí)的輸出端子0T7，在m=2的情況下，置位端子STm連接到提供起始脈沖信號(hào)SPx的配線X，復(fù)位端子RTm連接到m+6級(jí)的輸出端子0T8，在m = 3的情況下，置位端子STm連接到提供起始脈沖信號(hào)SPY的配線Y，復(fù)位端子RTm連接到m+6級(jí)的輸出端子0T9,在m = 4的情況下,置位端子STm連接到提供起始脈沖信號(hào)Spy的配線y,復(fù)位端子RTm連接到m+6級(jí)的輸出端子0T10。另外，在m = n — 5、n — 3、n — 1的情況下，置位端子STm連接到m — 4級(jí)的輸出端子OTm — 4,復(fù)位端子RTm連接到提供初始化信號(hào)INTL的配線1^，在111 = 11一4、11一2、11的情況下，置位端子STm連接到m — 4級(jí)的輸出端子OTm — 4，復(fù)位端子RTm連接到提供初始化信號(hào)INT1的配線1。
[0114]圖6中表示圖1?圖5的配線A?D、配線a?d、配線X、Y、配線x、y、配線L、1、配線P、(連接到各級(jí)的)掃描信號(hào)線G1?Gn、以及(各級(jí)的)節(jié)點(diǎn)nA、節(jié)點(diǎn)nB各自的電位變動(dòng)(信號(hào)波形)。如圖6所示，來(lái)自配線A?D的時(shí)鐘信號(hào)CKA?CKD、來(lái)自配線a?d的時(shí)鐘信號(hào)CKa?CKd、來(lái)自配線X、Y、x、y的起始脈沖信號(hào)SPX、SPY、SPx、SPy、以及來(lái)自配線L、1的初始化信號(hào)INTL、INT1全部是在4H(4個(gè)水平掃描期間)的激活期間成為“高電平”的信號(hào)，在(移位寄存器的)動(dòng)作期間PT開(kāi)始(起始脈沖信號(hào)SPX的上升)前的非動(dòng)作期間NT，時(shí)鐘信號(hào)CKA?CKD和時(shí)鐘信號(hào)CKa?CKd全部成為非激活(低電平)。此外，如果將掃描顯示部的掃描信號(hào)線的期間設(shè)為垂直掃描期間，則垂直掃描期間包含于動(dòng)作期間PT，非動(dòng)作期間包含于垂直消隱(回掃)期間。
[0115]另外，起始脈沖信號(hào)SPx比起始脈沖信號(hào)SPX滯后1H相位，起始脈沖信號(hào)SPY比起始脈沖信號(hào)SPx滯后1H相位，起始脈沖信號(hào)Spy比起始脈沖信號(hào)SPY滯后1H相位。
[0116]另外，與起始脈沖信號(hào)SPX下降(成為非激活)同步地，時(shí)鐘信號(hào)CKA上升(成為激活)，時(shí)鐘信號(hào)CKa比時(shí)鐘信號(hào)CKA滯后1H相位，時(shí)鐘信號(hào)CKC比時(shí)鐘信號(hào)CKa滯后1H相位，時(shí)鐘信號(hào)CKc比時(shí)鐘信號(hào)CKC滯后1H相位，時(shí)鐘信號(hào)CKB比時(shí)鐘信號(hào)CKc滯后1H相位，時(shí)鐘信號(hào)CKb比時(shí)鐘信號(hào)CKB滯后1H相位，時(shí)鐘信號(hào)CKD比時(shí)鐘信號(hào)CKb滯后1H相位，時(shí)鐘信號(hào)CKd比時(shí)鐘信號(hào)CKD滯后1H相位。
[0117]在該情況下，在m = 8k+l(k是1以上)的單位電路UCm中，在輸入到輸入端子CK1的時(shí)鐘信號(hào)CKA在動(dòng)作期間開(kāi)始后初次上升時(shí)，輸入到輸入端子CK2的時(shí)鐘信號(hào)CKD原樣地是非激活(節(jié)點(diǎn)nB為“低電平”，晶體管M8截止)。
[0118]發(fā)明人著眼于該方面，在構(gòu)成m = 8k+l的級(jí)(第2中間級(jí))的單位電路UCm中設(shè)置包含晶體管M4的控制電路SC，將連接到M4的漏極和柵極的控制端子CTm連接到提供起始脈沖信號(hào)SPX的配線X(參照?qǐng)D1、圖4、圖5)。這樣，就能在起始脈沖信號(hào)SPX上升時(shí)(動(dòng)作期間PT開(kāi)始時(shí))，將節(jié)點(diǎn)nB設(shè)為“高電平”而導(dǎo)通晶體管M8，將節(jié)點(diǎn)nA(晶體管M10的柵極)設(shè)為“低電平”進(jìn)行充電。因此，即使在時(shí)鐘信號(hào)CKA在動(dòng)作期間開(kāi)始后初次上升時(shí)時(shí)鐘信號(hào)CKD原樣地為非激活，也可避免(由于晶體管M10的柵極、漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作。
[0119]同樣，在m = 8k+2(k是1以上)的單位電路UCm中，也在輸入到輸入端子CK1的時(shí)鐘信號(hào)CKa在動(dòng)作期間開(kāi)始后初次上升時(shí)，輸入到輸入端子CK2的時(shí)鐘信號(hào)CKd原樣地是非激活，因此在這樣的單位電路UCm中設(shè)置包含晶體管M4的控制電路SC，將連接到M4的漏極和柵極的控制端子CTm連接到提供起始脈沖信號(hào)SPx的配線x(參照?qǐng)D1、圖4、圖5)。這樣，就能在起始脈沖信號(hào)SPx上升時(shí)將節(jié)點(diǎn)nB設(shè)為“高電平”而導(dǎo)通晶體管M8，將節(jié)點(diǎn)nA(晶體管M10的柵極)設(shè)為“低電平”而進(jìn)行充電。因此，即使在時(shí)鐘信號(hào)CKa在動(dòng)作期間開(kāi)始后初次上升時(shí)時(shí)鐘信號(hào)CKd原樣地為非激活，也可避免(由于晶體管M10的柵極、漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作。
[0120]并且，僅對(duì)m = 1?2、8k+l以及8k+2(k是1以上)的單位電路UCm輸入起始脈沖信號(hào)SPX、SPx,由此能減少起始脈沖SPX、SPx的負(fù)荷(鈍化等)。
[0121]但是，在m= 1、2的情況下，對(duì)(連接到Ml的柵極和漏極的)置位輸出端子STm輸入起始脈沖信號(hào)(SPX、SPx)，因此取代控制電路SC而設(shè)置包含晶體管M4的調(diào)整電路AC，將連接到M4的漏極和柵極的控制端子CTm連接到提供低電源電位VSS的配線P。另一方面，在m = 8k+3、8k+4、8k+5、8k+6、8k+7以及8k+8(k是0以上)的單位電路UCm中，在輸入到輸入端子CK1的時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始后初次上升時(shí)，輸入到輸入端子CK2的時(shí)鐘信號(hào)為激活(至少不是非激活)，因此在輸入到輸入端子CK1的時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始后初次上升時(shí)，(由于晶體管M10的柵極、漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作的可能性小。因此，取代控制電路SC而設(shè)置包含晶體管M4的調(diào)整電路AC，將連接到M4的漏極和柵極的控制端子CTm連接到提供低電源電位VSS的配線P。這樣，通過(guò)設(shè)置與控制電路SC相同構(gòu)成的調(diào)整電路AC，能使晶體管M4周?chē)呢?fù)荷在各級(jí)中一致，能抑制向掃描信號(hào)線的輸出信號(hào)的波形按級(jí)偏移。
[0122]第1級(jí)的單位電路UC1(圖3)的動(dòng)作如下。當(dāng)來(lái)自配線X的起始脈沖信號(hào)SPX上升時(shí)，Ml導(dǎo)通，節(jié)點(diǎn)nA (在圖6中為nAl)變成“高電平”，M6、M10導(dǎo)通。另一方面，節(jié)點(diǎn)nB (在圖6中為nBl)變成“低電平”，M8截止。在該狀態(tài)下，當(dāng)來(lái)自配線A的時(shí)鐘信號(hào)CKA上升時(shí)，節(jié)點(diǎn)nA的電位上升，時(shí)鐘信號(hào)CKA的脈沖(寬度為4H)從輸出端子0T1被輸出。當(dāng)時(shí)鐘信號(hào)CKA下降時(shí)，節(jié)點(diǎn)nA的電位也下降。接著，與從第7級(jí)的單位電路UC7的輸出端子0T7輸出脈沖同時(shí)，來(lái)自配線D的時(shí)鐘信號(hào)CKD上升(M8、M9導(dǎo)通)，因此節(jié)點(diǎn)nB變成“高電平”，節(jié)點(diǎn)nA變成“低電平”(M10截止)，復(fù)位完成。然后，與來(lái)自最末級(jí)的單位電路UCn的輸出端子OTn的脈沖下降同時(shí)，初始化信號(hào)INTL上升，當(dāng)Μ2、3、12導(dǎo)通時(shí)，節(jié)點(diǎn)nA和節(jié)點(diǎn)nB以及輸出端子0T1被充電為“低電平”。此外，在初始化信號(hào)INTL上升以后，時(shí)鐘信號(hào)CKA?CKD和時(shí)鐘信號(hào)CKa?CKd全部停止(固定為非激活“低電平”)。
[0123]第5級(jí)的單位電路UC5 (圖3)的動(dòng)作如下。當(dāng)從第1級(jí)的單位電路UC1的輸出端子0T1輸出脈沖時(shí)，Ml導(dǎo)通，節(jié)點(diǎn)nA (在圖6中為nA5)變成“高電平”，M6、M10導(dǎo)通。另一方面，節(jié)點(diǎn)nB (在圖6中為nB5)變成“低電平”，M8截止。在該狀態(tài)下，當(dāng)來(lái)自配線B的時(shí)鐘信號(hào)CKB上升時(shí)，節(jié)點(diǎn)nA的電位進(jìn)一步上升，時(shí)鐘信號(hào)CKB的脈沖(寬度為4H)從輸出端子0T5被輸出。當(dāng)時(shí)鐘信號(hào)CKB下降時(shí)，節(jié)點(diǎn)nA的電位也下降。接著，與從第11級(jí)的單位電路UC11的輸出端子0T11輸出脈沖同時(shí)，來(lái)自配線C的時(shí)鐘信號(hào)CKC上升(M8、M9導(dǎo)通)，因此節(jié)點(diǎn)nB變成“高電平”，節(jié)點(diǎn)nA變成“低電平”(M10截止)，復(fù)位完成。然后，與來(lái)自最末級(jí)的單位電路UCn的輸出端子OTn的脈沖下降同時(shí)，初始化信號(hào)INTL上升，當(dāng)M2、3、12導(dǎo)通時(shí)，節(jié)點(diǎn)nA和節(jié)點(diǎn)nB以及輸出端子0T5被充電為“低電平”。
[0124]第9級(jí)的單位電路UC9(圖4)的動(dòng)作如下。首先，在起始脈沖信號(hào)SPX上升時(shí)，將節(jié)點(diǎn)nB (在圖6中為nB9)設(shè)為“高電平”，使晶體管M8導(dǎo)通，將節(jié)點(diǎn)nA(在圖6中為nA9)充電為“低電平”。由此，可避免在動(dòng)作期間開(kāi)始后時(shí)鐘信號(hào)CKA初次上升時(shí)從輸出端子0T9生成脈沖的誤動(dòng)作。然后，當(dāng)從第5級(jí)的單位電路UC5的輸出端子0T5輸出脈沖時(shí)，Ml導(dǎo)通，節(jié)點(diǎn)nA變成“高電平”，M6、M10導(dǎo)通。另一方面，節(jié)點(diǎn)nB變成“低電平”，M8截止。在該狀態(tài)下，當(dāng)來(lái)自配線A的時(shí)鐘信號(hào)CKA上升時(shí)，節(jié)點(diǎn)nA的電位進(jìn)一步上升，時(shí)鐘信號(hào)CKA的脈沖(寬度為4H)從輸出端子0T9被輸出。當(dāng)時(shí)鐘信號(hào)CKA下降時(shí)，節(jié)點(diǎn)nA的電位也下降。接著，與從第15級(jí)的單位電路UC15的輸出端子0T15輸出脈沖同時(shí)，來(lái)自配線D的時(shí)鐘信號(hào)CKD上升(M8、M9導(dǎo)通)，因此節(jié)點(diǎn)nB變成“高電平”，節(jié)點(diǎn)nA變成“低電平”(M10截止)，復(fù)位完成。然后，初始化信號(hào)INTL上升，當(dāng)M2、3、12導(dǎo)通時(shí)，節(jié)點(diǎn)nA和節(jié)點(diǎn)nB以及輸出端子0T9被充電為“低電平”。
[0125]第η級(jí)的單位電路UCn (圖5)的動(dòng)作如下。當(dāng)從第η — 4級(jí)的單位電路UCn — 4的輸出端子OTn — 4輸出脈沖時(shí)，Ml導(dǎo)通，節(jié)點(diǎn)nA變成“高電平”，M6、M10導(dǎo)通。另一方面，節(jié)點(diǎn)nB變成“低電平”，M8截止。在該狀態(tài)下，當(dāng)來(lái)自配線b的時(shí)鐘信號(hào)CKb上升時(shí)，節(jié)點(diǎn)nA的電位進(jìn)一步上升，時(shí)鐘信號(hào)CKb的脈沖(寬度為4H)從輸出端子OTn被輸出。當(dāng)時(shí)鐘信號(hào)CKb下降時(shí)，節(jié)點(diǎn)nA的電位也下降。接著，當(dāng)來(lái)自配線1的初始化信號(hào)INT1上升(M9導(dǎo)通)時(shí)，節(jié)點(diǎn)nA變成“低電平”(M10截止)，復(fù)位完成。同時(shí)，節(jié)點(diǎn)nB和輸出端子OTn也被充電為“低電平”。
[0126]在圖3?圖5中，將控制電路SC的M4的漏極和柵極連接到提供起始脈沖信號(hào)SPX、SPx的配線(X、x)，但不限于此。如圖7和表示圖7的各部的電位變動(dòng)(信號(hào)波形)的圖8所示，也可以將控制電路SC的M4的漏極和柵極連接到與配線(X、x)不同的配線(W、w)，對(duì)連接到奇數(shù)級(jí)的配線W提供與起始脈沖信號(hào)SPX同步的控制信號(hào)，對(duì)連接到偶數(shù)級(jí)的配線w提供與起始脈沖信號(hào)SPx同步的控制信號(hào)。這樣，就能減少起始脈沖信號(hào)的負(fù)荷。
[0127]在圖3?圖5中，僅在m = 8k+l和8k+2 (k是1以上)的單位電路UCm中設(shè)置控制電路SC，但是不限于此。如圖9和表示圖9的各部的電位變動(dòng)(信號(hào)波形)的圖10所示，也可以在全部m = 5?η的單位電路UCm中設(shè)置控制電路SC,在m = 1?4的單位電路UCm中設(shè)直調(diào)整電路AC。這樣，就能對(duì)全部級(jí)抑制在各時(shí)鐘彳目號(hào)在動(dòng)作期間開(kāi)始后初次上升時(shí)可能發(fā)出的誤動(dòng)作。在該情況下，如圖11和表示圖11的各部的電位變動(dòng)(信號(hào)波形)的圖12所示，也可以將控制電路SC的M4的漏極和柵極連接到與配線(X、x)不同的配線(W、w)，對(duì)連接到奇數(shù)級(jí)的配線W提供與起始脈沖信號(hào)SPX同步的控制信號(hào)，對(duì)連接到偶數(shù)級(jí)的配線w提供與起始脈沖信號(hào)SPx同步的控制信號(hào)。這樣，也得到減少起始脈沖信號(hào)的負(fù)荷的效果。
[0128]在圖1、圖3?圖5中，設(shè)有提供初始化信號(hào)INTL、INT1的配線(L、l)，但是不限于此。也可以不設(shè)置(除去)配線(L、1)，如圖13(a) (b)所示，將初始化端子LTm連接到提供起始脈沖信號(hào)SPX、SPx的配線(X、x)，使配線(X、x)承載來(lái)自初始化用的2個(gè)脈沖(與最末級(jí)的輸出端子的脈沖下降同時(shí)上升的寬度為4H的脈沖和比其滯后1H而上升的同型的脈沖)。這樣，就能削減用于輸入信號(hào)的配線的數(shù)量。
[0129]〔實(shí)施例2〕
[0130]在圖1、圖3?圖5中，在m = 8k+l和8k+2 (k是1以上)的單位電路UCm以外的級(jí)中設(shè)置調(diào)整電路AC,但是不限于此。如圖14(a) (b)所示,也可以是如下構(gòu)成:在i = 8k+l和8k+2(k是1以上)的單位電路UCi級(jí)中設(shè)置包含晶體管M4的控制電路SC，另一方面，在j = l、2、8k+3、8k+4、8k+5、8k+6、8k+7以及8k+8(k是0以上)的單位電路UCj級(jí)中不設(shè)置調(diào)整電路AC。圖15?圖17中表示該情況下的第1和第2移位寄存器的第1?第η級(jí)(m=1?η)的構(gòu)成。此外，圖15?圖17的各部的電位變動(dòng)(信號(hào)波形)如圖6所示。在實(shí)施例2中，因?yàn)楦饕莆患拇嫫鲀?nèi)的晶體管的數(shù)量被削減，所以制造成品率提高。
[0131]在圖15?圖17中，將控制電路SC的Μ4的漏極和柵極連接到提供起始脈沖信號(hào)SPX、SPx的配線(X、x)，但是不限于此。如圖18所示，也可以將控制電路SC的M4的漏極和柵極連接到與配線(X、x)不同的配線(W、w)，對(duì)連接到奇數(shù)級(jí)的配線W提供與起始脈沖信號(hào)SPX同步的控制信號(hào)，對(duì)連接到偶數(shù)級(jí)的配線w提供與起始脈沖信號(hào)SPx同步的控制信號(hào)。這樣，就能減少起始脈沖信號(hào)的負(fù)荷。
[0132]在圖14(a) (b)、圖15?圖17中，設(shè)置提供初始化信號(hào)INTL、INT1的配線(L、1)，但是不限于此。也可以不設(shè)置(除去)配線(L、l)，如圖19(a)?(c)所示，將初始化端子LT1、LTj連接到提供起始脈沖信號(hào)SPX、SPx的配線(X、X)，使配線(X、x)承載初始化用的2個(gè)脈沖(與來(lái)自最末級(jí)的輸出端子的脈沖下降同時(shí)上升的、寬度為4H的脈沖和比其滯后1H而上升的同型的脈沖)。這樣，就能削減用于輸入信號(hào)的配線的數(shù)量。
[0133]〔實(shí)施例3〕
[0134]在圖1、圖3?圖5中，在m級(jí)的單位電路UCm中設(shè)置晶體管M4，但是不限于此。如圖20所示，也可以(取代晶體管M4)設(shè)置晶體管Mz。在圖20中，M10的漏極連接到CK1，M10的源極連接到電容C1的一方電極、Mil的漏極、M12的漏極以及輸出端子OTm，M10的柵極(節(jié)點(diǎn)nA)連接到電容C1的另一方電極、M9的漏極、M8的漏極、Mz的漏極、M6的柵極、Ml的源極以及M2的漏極。另外，M8的柵極(節(jié)點(diǎn)nB)連接到M7的漏極、M3的漏極、M6的漏極以及M5的源極，Mz、M2、M3、M6?M9以及Mil?M12各自的源極連接到低電源電位VSS(VGL)。另外，Ml的漏極和柵極連接到置位端子STm，M5的漏極和柵極連接到輸入端子CK2,Mz (控制晶體管)的柵極連接到控制端子CTm，M2、M3以及M12各自的柵極連接到初始化端子LTm，M7的柵極連接到輸入端子CK3，M9的柵極連接到復(fù)位端子RTm，Mil的柵極連接到輸入端子CK4。
[0135]圖21?圖23中表示實(shí)施例3的第1和第2移位寄存器的第1?第η級(jí)(m = 1?η)的構(gòu)成。此外，圖21?圖23中的配線Α?D、配線a?d、配線X、Y、配線x、y、配線L、1以及配線P與單位電路UCm(m = 1?η)所包含的4個(gè)輸入端子CK1?CK4、置位端子STm、復(fù)位端子RTm、輸出端子OTm、控制端子CTm以及初始化端子LTm的連接關(guān)系與圖1、圖3?圖5相同。
[0136]另外，圖24中表示圖21?圖23的配線A?D、配線a?d、配線X、Y、配線x、y、配線L、l、配線P、(連接到各級(jí)的)掃描信號(hào)線G1?Gn、以及(各級(jí)的)節(jié)點(diǎn)nA、節(jié)點(diǎn)nB各自的電位變動(dòng)(信號(hào)波形)。如圖24所示，來(lái)自配線A?D的時(shí)鐘信號(hào)CKA?CKD、來(lái)自配線a?d的時(shí)鐘信號(hào)CKa?CKd、來(lái)自配線X、Y、x、y的起始脈沖信號(hào)SPX、SPY、SPx、SPy、以及來(lái)自配線L、1的初始化信號(hào)INTL、INT1全部與圖6相同。
[0137]在該情況下，在m = 8k+l(k是1以上)的單位電路UCm中，在輸入到輸入端子CK1的時(shí)鐘信號(hào)CKA在動(dòng)作期間開(kāi)始后初次上升時(shí)，輸入到輸入端子CK2的時(shí)鐘信號(hào)CKD原樣地是非激活(節(jié)點(diǎn)nB為“低電平”，晶體管M8截止)。
[0138]發(fā)明人著眼于是該方面，在構(gòu)成m = 8k+l的級(jí)(第2中間級(jí))的單位電路UCm中設(shè)置包含晶體管Mz的控制電路SC，將連接到Mz的柵極的控制端子CTm連接到提供起始脈沖信號(hào)SPX的配線X(參照?qǐng)D20?23)。這樣，就能在起始脈沖信號(hào)SPX上升時(shí)(動(dòng)作期間PT開(kāi)始時(shí))，使晶體管Mz導(dǎo)通，將節(jié)點(diǎn)nA(晶體管M10的柵極)充電為“低電平”。因此，即使在時(shí)鐘信號(hào)CKA在動(dòng)作期間開(kāi)始后初次上升時(shí)時(shí)鐘信號(hào)CKD原樣地為非激活，也可避免(由于晶體管M10的柵極、漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作。
[0139]同樣，即使是m = 8k+2(k是1以上)的單位電路UCm，也在輸入到輸入端子CK1的時(shí)鐘信號(hào)CKa在動(dòng)作期間開(kāi)始后初次上升時(shí)，輸入到輸入端子CK2的時(shí)鐘信號(hào)CKd原樣地為非激活，因此在這樣的單位電路UCm中設(shè)置包含晶體管Mz的控制電路SC，將連接到Mz的柵極的控制端子CTm連接到提供起始脈沖信號(hào)SPx的配線x(參照?qǐng)D20?圖23)。這樣，就能在起始脈沖信號(hào)SPx上升時(shí)，使晶體管Mz導(dǎo)通，將節(jié)點(diǎn)nA(晶體管M10的柵極)充電為“低電平”。因此，即使在時(shí)鐘信號(hào)CKa在動(dòng)作期間開(kāi)始后初次上升時(shí)時(shí)鐘信號(hào)CKd原樣地為非激活，也可避免(由于晶體管M10的柵極、漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作。
[0140]但是，在m = 1、2的情況下，對(duì)(連接到Ml的柵極和漏極的)置位輸出端子STm輸入起始脈沖信號(hào)(SPX、SPx)，因此取代控制電路SC設(shè)置包含晶體管Mz的調(diào)整電路AC，將連接到Mz的柵極的控制端子CTm連接到提供低電源電位VSS的配線P。另一方面，在m=8k+3、8k+4、8k+5、8k+6、8k+7以及8k+8(k為0以上)的單位電路UCm中，在輸入到輸入端子CK1的時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始后初次上升時(shí)，輸入到輸入端子CK2的時(shí)鐘信號(hào)為激活(至少不是非激活)，因此在輸入到輸入端子CK1的時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始后初次上升時(shí)，(由于晶體管M10的柵極、漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作的可能性小。因此，取代控制電路SC設(shè)置包含晶體管Mz的調(diào)整電路AC，將連接到Mz的柵極的控制端子CTm連接到提供低電源電位VSS的配線P。這樣，通過(guò)設(shè)置與控制電路SC相同構(gòu)成的調(diào)整電路AC,就能使晶體管Mz周?chē)呢?fù)荷在各級(jí)中一致。
[0141]第1級(jí)的單位電路UC1 (圖21)的動(dòng)作如下。當(dāng)來(lái)自配線X的起始脈沖信號(hào)SPX上升時(shí)，Ml導(dǎo)通，節(jié)點(diǎn)nA (在圖24中為nAl)變成“高電平”，M6、M10導(dǎo)通。另一方面，節(jié)點(diǎn)nB (在圖24中為nBl)變成“低電平”，M8截止。在該狀態(tài)下，當(dāng)來(lái)自配線A的時(shí)鐘信號(hào)CKA上升時(shí)，節(jié)點(diǎn)nA的電位進(jìn)一步上升，時(shí)鐘信號(hào)CKA的脈沖(寬度為4H)從輸出端子0T1被輸出。當(dāng)時(shí)鐘信號(hào)CKA下降時(shí)，節(jié)點(diǎn)nA的電位也下降。接著，與從第7級(jí)的單位電路UC7的輸出端子0T7輸出脈沖同時(shí)，來(lái)自配線D的時(shí)鐘信號(hào)CKD上升(M8、M9導(dǎo)通)，因此節(jié)點(diǎn)nB變成“高電平”，節(jié)點(diǎn)nA變成“低電平”(M10截止)，復(fù)位完成。然后，與來(lái)自最末級(jí)的單位電路UCn的輸出端子OTn的脈沖下降同時(shí)，初始化信號(hào)INTL上升，當(dāng)M2、3、12導(dǎo)通時(shí)，節(jié)點(diǎn)nA和節(jié)點(diǎn)nB以及輸出端子0T1被充電為“低電平”。此外，在初始化信號(hào)INTL上升以后，時(shí)鐘信號(hào)CKA?CKD和時(shí)鐘信號(hào)CKa?CKd全部停止(固定為非激活的“低電平”)。
[0142]第5級(jí)的單位電路UC5(圖21)的動(dòng)作如下。當(dāng)從第1級(jí)的單位電路UC1的輸出端子0T1輸出脈沖時(shí)，Ml導(dǎo)通，節(jié)點(diǎn)nA(在圖24中為nA5)變成“高電平”，M6、M10導(dǎo)通。另一方面，節(jié)點(diǎn)nB (在圖24中為nB5)變成“低電平”，M8截止。在該狀態(tài)下，當(dāng)來(lái)自配線B的時(shí)鐘信號(hào)CKB上升時(shí)，節(jié)點(diǎn)nA的電位進(jìn)一步上升，時(shí)鐘信號(hào)CKB的脈沖(寬度為4H)從輸出端子0T5被輸出。當(dāng)時(shí)鐘信號(hào)CKB下降時(shí)，節(jié)點(diǎn)nA的電位也下降。接著，與從第11級(jí)的單位電路UC11的輸出端子0T11輸出脈沖同時(shí)，來(lái)自配線C的時(shí)鐘信號(hào)CKC上升(M8、M9導(dǎo)通)，因此節(jié)點(diǎn)nB變成“高電平”，節(jié)點(diǎn)nA變成“低電平”(M10截止)，復(fù)位完成。然后，與來(lái)自最末級(jí)的單位電路UCn的輸出端子OTn的脈沖下降同時(shí)，初始化信號(hào)INTL上升，當(dāng)M2,3,12導(dǎo)通時(shí)，節(jié)點(diǎn)nA和節(jié)點(diǎn)nB以及輸出端子0T5被充電為“低電平”。
[0143]第9級(jí)的單位電路UC9(圖22)的動(dòng)作如下。首先，當(dāng)起始脈沖信號(hào)SPX上升時(shí)，使晶體管Mz導(dǎo)通，將節(jié)點(diǎn)nA(在圖24中為nA9)充電為“低電平”。由此，在動(dòng)作期間開(kāi)始后時(shí)鐘信號(hào)CKA初次上升時(shí)，可避免從輸出端子0T9生成脈沖的誤動(dòng)作。然后，當(dāng)從第5級(jí)的單位電路UC5的輸出端子0T5輸出脈沖時(shí)，Ml導(dǎo)通，節(jié)點(diǎn)nA變成“高電平”，M6、M10導(dǎo)通。另一方面，節(jié)點(diǎn)nB(在圖24中為nB9)變成“低電平”，M8截止。在該狀態(tài)下，當(dāng)來(lái)自配線A的時(shí)鐘信號(hào)CKA上升時(shí)，節(jié)點(diǎn)nA的電位進(jìn)一步上升，時(shí)鐘信號(hào)CKA的脈沖(寬度為4H)從輸出端子0T9被輸出。當(dāng)時(shí)鐘信號(hào)CKA下降時(shí)，節(jié)點(diǎn)nA的電位也下降。接著，與從第15級(jí)的單位電路UC15的輸出端子0T15輸出脈沖同時(shí)，來(lái)自配線D的時(shí)鐘信號(hào)CKD上升(M8、M9導(dǎo)通)，因此節(jié)點(diǎn)nB變成“高電平”，節(jié)點(diǎn)nA變成“低電平”(M10截止)，復(fù)位完成。然后，初始化信號(hào)INTL上升，當(dāng)M2、3、12導(dǎo)通時(shí)，節(jié)點(diǎn)nA和節(jié)點(diǎn)nB以及輸出端子0T9被充電為“低電平”。
[0144]第η級(jí)的單位電路UCn (圖23)的動(dòng)作如下。當(dāng)從第η — 4級(jí)的單位電路UCn — 4的輸出端子OTn — 4輸出脈沖時(shí)，Ml導(dǎo)通，節(jié)點(diǎn)nA變成“高電平”，M6、M10導(dǎo)通。另一方面，節(jié)點(diǎn)nB變成“低電平”，M8截止。在該狀態(tài)下，當(dāng)來(lái)自配線b的時(shí)鐘信號(hào)CKb上升時(shí)，節(jié)點(diǎn)nA的電位進(jìn)一步上升，時(shí)鐘信號(hào)CKb的脈沖(寬度為4H)從輸出端子OTn被輸出。當(dāng)時(shí)鐘信號(hào)CKb下降時(shí)，節(jié)點(diǎn)nA的電位也下降。接著，當(dāng)來(lái)自配線1的初始化信號(hào)INT1上升(M9導(dǎo)通)時(shí)，節(jié)點(diǎn)nA變成“低電平”(M10截止)，復(fù)位完成。同時(shí)，節(jié)點(diǎn)nB和輸出端子OTn也被充電為“低電平”。
[0145]在圖21?圖23中，將控制電路SC的Mz的柵極連接到提供起始脈沖信號(hào)SPX、SPx的配線(X、X)，但是不限于此。如圖25和表示圖25的各部的電位變動(dòng)(信號(hào)波形)的圖26所示，也可以將控制電路SC的Mz的柵極連接到與配線(X、x)不同的配線(W、w)，對(duì)連接到奇數(shù)級(jí)的配線W提供與起始脈沖信號(hào)SPX同步的控制信號(hào)，對(duì)連接到偶數(shù)級(jí)的配線w提供與起始脈沖信號(hào)SPx同步的控制信號(hào)。這樣，就能減少起始脈沖信號(hào)的負(fù)荷。
[0146]在圖21?圖23中，僅在m = 8k+l和8k+2 (k是1以上)的單位電路UCm中設(shè)置控制電路SC，但是不限于此。如圖27和表示圖27的各部的電位變動(dòng)(信號(hào)波形)的圖28所示，也可以在全部m = 5?η的單位電路UCm中設(shè)置控制電路SC,在m = 1?4的單位電路UCm中設(shè)置調(diào)整電路AC。這樣，就能在各時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始后初次上升時(shí)，對(duì)全部級(jí)抑制可能發(fā)生的誤動(dòng)作。在該情況下，如圖29所示(此外，圖29的各部的電位變動(dòng)如圖28所示)，也可以將控制電路SC的Mz的柵極連接到與配線(X、x)不同的配線(W、w)，對(duì)連接到奇數(shù)級(jí)的配線W提供與起始脈沖信號(hào)SPX同步的控制信號(hào)，對(duì)連接到偶數(shù)級(jí)的配線w提供與起始脈沖信號(hào)SPx同步的控制信號(hào)。這樣，也得到減少起始脈沖信號(hào)的負(fù)荷的效果。
[0147]在圖20?圖23中，設(shè)置提供初始化信號(hào)INTL、INT1的配線(L、1)，但是不限于此。也可以不設(shè)置(除去)配線(L、1)，如圖30(a) (b)所示，將初始化端子LTm連接到提供起始脈沖信號(hào)SPX、SPx的配線(X、x)，使配線(X、x)承載初始化用的2個(gè)脈沖(與來(lái)自最末級(jí)的輸出端子的脈沖下降同時(shí)上升的寬度為4H的脈沖和比其滯后1H而上升的同型的脈沖)。這樣，就能削減用于輸入信號(hào)的配線的數(shù)量。
[0148]〔實(shí)施例4〕
[0149]在圖20?圖23中，在m = 8k+l和8k+2(k是1以上)的單位電路UCm以外的級(jí)中設(shè)置調(diào)整電路AC，但是不限于此。如圖31(a) (b)所示，也可以是如下構(gòu)成:在i = 8k+l和8k+2(k是1以上)的單位電路UCi級(jí)中設(shè)置包含晶體管Mz的控制電路SC，另一方面，在j = l、2、8k+3、8k+4、8k+5、8k+6、8k+7以及8k+8(k是0以上)的單位電路UCj級(jí)中不設(shè)置調(diào)整電路AC。圖32?圖34中表示該情況下的第1和第2移位寄存器的第1?第η級(jí)(m=1?η)的構(gòu)成。此外，圖32?圖34的各部的電位變動(dòng)(信號(hào)波形)如圖24所示。在實(shí)施例4中，因?yàn)楦饕莆患拇嫫鲀?nèi)的晶體管的數(shù)量被削減，所以制造成品率提高。
[0150]在圖32?圖34中，將控制電路SC的Mz的柵極連接到提供起始脈沖信號(hào)SPX、SPx的配線(X、x)，但是不限于此。如圖35所示，也可以將控制電路SC的Mz的柵極連接到與配線(X、x)不同的配線(W、w)，對(duì)連接到奇數(shù)級(jí)的配線W提供與起始脈沖信號(hào)SPX同步的控制信號(hào)，對(duì)連接到偶數(shù)級(jí)的配線w提供與起始脈沖信號(hào)SPx同步的控制信號(hào)。這樣，就能減少起始脈沖信號(hào)的負(fù)荷。
[0151]在圖31(&)03)、圖32?圖34中，設(shè)置提供初始化信號(hào)1見(jiàn)1、1見(jiàn)1的配線(L、1)，但是不限于此。也可以不設(shè)置(除去)配線(L、l)，如圖36(a)?(c)所示，將初始化端子LTi,LTj連接到提供起始脈沖信號(hào)SPX、SPx的配線(X、x)，使配線(X、x)承載初始化用的2個(gè)脈沖(與來(lái)自最末級(jí)的輸出端子的脈沖下降同時(shí)上升的寬度為4H的脈沖和比其滯后1H而上升的同型的脈沖)。這樣，就能削減用于輸入信號(hào)的配線的數(shù)量。
[0152]〔實(shí)施例5〕
[0153]也可以是如下構(gòu)成:在實(shí)施例4中除去晶體管Mz，取而代之，將M2作為控制晶體管，將M2的柵極連接到控制端子CTm。即，如圖37(a) (b)所示，在i = 8k+l和8k+2 (k是1以上)的單位電路UCi級(jí)中，將晶體管M2用作控制電路SC，將M2的柵極連接到控制端子CTm，另一方面，在 j = l、2、8k+3、8k+4、8k+5、8k+6、8k+7 以及 8k+8(k 是 0 以上)的單位電路UCj級(jí)中，將M2的柵極連接到初始化端子LTi。
[0154]圖38中表示實(shí)施例5的第1和第2移位寄存器的第1?第η級(jí)(m = 1?η)的構(gòu)成。此外，圖38中的配線Α?D、配線a?d、配線X、Y、配線x、y、配線L、1以及配線P與單位電路UCm(m = 1?η)所包含的4個(gè)輸入端子CK1?CK4、置位端子STm、復(fù)位端子RTm、輸出端子OTm、控制端子CTm以及初始化端子LTm的連接關(guān)系與圖1、圖3?圖5相同。另夕卜，圖38的各部的電位變動(dòng)(信號(hào)波形)如圖24所示。
[0155]在該情況下，在m = 8k+l(k是1以上)的單位電路UCm中，在輸入到輸入端子CK1的時(shí)鐘信號(hào)CKA在動(dòng)作期間開(kāi)始后初次上升時(shí)，輸入到輸入端子CK2的時(shí)鐘信號(hào)CKD原樣地為非激活(節(jié)點(diǎn)nB為“低電平”，晶體管M8截止)。
[0156]發(fā)明人著眼于該方面，在構(gòu)成i = 8k+l的級(jí)(第2中間級(jí))的單位電路UCi中，將連接到晶體管M2的柵極的控制端子CTi連接到提供起始脈沖信號(hào)SPX的配線X(參照?qǐng)D37、圖38)。這樣，就能在起始脈沖信號(hào)SPX上升時(shí)(動(dòng)作期間PT開(kāi)始時(shí))，使晶體管M2導(dǎo)通，將節(jié)點(diǎn)nA(晶體管M10的柵極)充電為“低電平”。因此，即使在時(shí)鐘信號(hào)CKA在動(dòng)作期間開(kāi)始后初次上升時(shí)時(shí)鐘信號(hào)CKD原樣地為非激活，也可避免(由于晶體管M10的柵極、漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作。
[0157]同樣，即使是i =8k+2(k是1以上)的單位電路UCi，也將連接到晶體管M2的柵極的控制端子CTi連接到提供起始脈沖信號(hào)SPx的配線x(參照?qǐng)D37、圖38)。這樣，就能在起始脈沖信號(hào)SPx上升時(shí)，使晶體管M2導(dǎo)通，將節(jié)點(diǎn)nA(晶體管M10的柵極)充電為“低電平”。因此，即使在時(shí)鐘信號(hào)CKa在動(dòng)作期間開(kāi)始后初次上升時(shí)時(shí)鐘信號(hào)CKd原樣地為非激活，也可避免(由于晶體管M10的柵極、漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作。
[0158]第7級(jí)的單位電路UC7(圖38)的動(dòng)作如下。當(dāng)從第3級(jí)的單位電路的輸出端子輸出脈沖時(shí)，Ml導(dǎo)通，節(jié)點(diǎn)nA (在圖24中為nA7)變成“高電平”，M6、M10導(dǎo)通。另一方面，節(jié)點(diǎn)nB (在圖24中為nB7)變成“低電平”，M8截止。在該狀態(tài)下，當(dāng)來(lái)自配線D的時(shí)鐘信號(hào)CKD上升時(shí)，節(jié)點(diǎn)nA的電位進(jìn)一步上升，時(shí)鐘信號(hào)CKD的脈沖(寬度為4H)從輸出端子0T7被輸出。當(dāng)時(shí)鐘信號(hào)CKD下降時(shí)，節(jié)點(diǎn)nA的電位也下降。接著，與從第13級(jí)的單位電路的輸出端子輸出脈沖同時(shí)，來(lái)自配線B的時(shí)鐘信號(hào)CKB上升(M8、M9導(dǎo)通)，因此節(jié)點(diǎn)nB變成“高電平”，節(jié)點(diǎn)nA變成“低電平”(M10截止)，復(fù)位完成。然后，與來(lái)自最末級(jí)的單位電路UCn的輸出端子OTn的脈沖下降同時(shí)，初始化信號(hào)INTL上升，當(dāng)M2、3、12導(dǎo)通時(shí)，節(jié)點(diǎn)nA和節(jié)點(diǎn)nB以及輸出端子0T7被充電為“低電平”。
[0159]第9級(jí)的單位電路UC9(圖38)的動(dòng)作如下。首先，當(dāng)起始脈沖信號(hào)SPX上升時(shí)，使晶體管M2導(dǎo)通，將節(jié)點(diǎn)nA(在圖24中為nA9)充電為“低電平”。由此，在動(dòng)作期間開(kāi)始后時(shí)鐘信號(hào)CKA初次上升時(shí)，可避免從輸出端子0T9生成脈沖的誤動(dòng)作。然后，當(dāng)從第5級(jí)的單位電路UC5的輸出端子0T5輸出脈沖時(shí)，Ml導(dǎo)通，節(jié)點(diǎn)nA變成“高電平”，M6、M10導(dǎo)通。另一方面，節(jié)點(diǎn)nB (在圖24中為nB9)變成“低電平”，M8截止。在該狀態(tài)下，當(dāng)來(lái)自配線A的時(shí)鐘信號(hào)CKA上升時(shí)，節(jié)點(diǎn)nA的電位進(jìn)一步上升，時(shí)鐘信號(hào)CKA的脈沖(寬度為4H)從輸出端子0T9被輸出。當(dāng)時(shí)鐘信號(hào)CKA下降時(shí)，節(jié)點(diǎn)nA的電位也下降。接著，與從第15級(jí)的單位電路UC15的輸出端子0T15輸出脈沖同時(shí)，來(lái)自配線D的時(shí)鐘信號(hào)CKD上升(M8、M9導(dǎo)通)，因此節(jié)點(diǎn)nB變成“高電平”，節(jié)點(diǎn)nA變成“低電平”(M10截止)，復(fù)位完成。然后，初始化信號(hào)INTL上升，當(dāng)M3、12導(dǎo)通時(shí)，節(jié)點(diǎn)nB和輸出端子0T9被充電為“低電平”。
[0160]在圖38中，將控制電路SC的Mz的柵極連接到提供起始脈沖信號(hào)SPX、SPx的配線(X、x)，但是不限于此。如圖39所示，也可以將控制電路SC的M2的柵極連接到與配線(X、x)不同的配線(W、w)，對(duì)連接到奇數(shù)級(jí)的配線W提供與起始脈沖信號(hào)SPX同步的控制信號(hào)，對(duì)連接到偶數(shù)級(jí)的配線w提供與起始脈沖信號(hào)SPx同步的控制信號(hào)。這樣，就能減少起始脈沖信號(hào)的負(fù)荷。
[0161]〔實(shí)施例6〕
[0162]圖40中表示實(shí)施例6的第1和第2移位寄存器SR1、SR2的m級(jí)(單位電路UCm)的構(gòu)成(m是自然數(shù))。此外，假設(shè)m是奇數(shù)的級(jí)包含于第1移位寄存器SRl，m是偶數(shù)的級(jí)包含于第2移位寄存器SR2。
[0163]如圖40所示，單位電路UCm具備2個(gè)輸入端子CK1?CK2、置位端子STm、復(fù)位端子RTm、輸出端子OTm、控制端子CTm、初始化端子LTm、N溝道的晶體管Ml?M12以及電容C1，輸出端子OTm連接到液晶面板的第m條掃描信號(hào)線Gm。
[0164]在圖40中，M10的漏極和M7的柵極連接到CK1，M10的源極連接到電容C1的一方電極、Mil的漏極、M12的漏極以及輸出端子OTm，M10的柵極(節(jié)點(diǎn)nA)連接到電容C1的另一方電極、M9的漏極、M8的漏極、M6的柵極、Ml的源極以及M2的漏極。另外，M8的柵極(節(jié)點(diǎn)nB)連接到M4的源極、M7的漏極、M3的漏極、M6的漏極以及M5的源極，M2、M3、M6?M9以及Mil?M12各自的源極連接到低電源電位VSS(VGL)。另外，Ml的漏極和柵極連接到置位端子STm，M5的漏極和柵極以及Mil的柵極連接到輸入端子CK2，M4(控制晶體管)的漏極和柵極連接到控制端子CTm，M2、M3以及M12各自的柵極連接到初始化端子LTm，M9的柵極連接到復(fù)位端子RTm，Mil的柵極連接到輸入端子CK2。
[0165]圖40?圖43中表示實(shí)施例6的第1和第2移位寄存器的第1?第η級(jí)(m = 1?η)的構(gòu)成。如圖41?圖43所示，在實(shí)施例6中也是，圖2的多條配線IL1包含:提供4相的時(shí)鐘信號(hào)CKA?CKD的配線(干配線)Α?D ;提供2相的(柵極)起始脈沖信號(hào)SPX、SPY的配線(干配線)X、Y;提供初始化信號(hào)INTL的配線(干配線)L;以及提供低電源電位VSS的配線(電源配線)Ρ，圖2的多條配線IL2包含:提供4相的時(shí)鐘信號(hào)CKa?CKd的配線(干配線)a?d ;提供2相的(柵極)起始脈沖信號(hào)SPx、Spy的配線(干配線)x、y ;提供初始化信號(hào)INT1的配線(干配線)1 ;以及提供低電源電位VSS的配線(電源配線)P。
[0166]另夕卜，在m = 8k+l的單位電路UCm(k是0以上的整數(shù))中，輸入端子CK1連接到提供時(shí)鐘信號(hào)CKA的配線A，輸入端子CK2連接到提供時(shí)鐘信號(hào)CKB的配線B，在m = 8k+2的單位電路UCm中，輸入端子CK1連接到提供時(shí)鐘信號(hào)CKa的配線a，輸入端子CK2連接到提供時(shí)鐘信號(hào)CKb的配線b。
[0167]另外，在m = 8k+3的單位電路UCm(k是0以上的整數(shù))中，輸入端子CK1連接到提供時(shí)鐘信號(hào)CKC的配線C，輸入端子CK2連接到提供時(shí)鐘信號(hào)CKD的配線D，在m = 8k+4的單位電路UCm中，輸入端子CK1連接到提供時(shí)鐘信號(hào)CKc的配線c，輸入端子CK2連接到提供時(shí)鐘信號(hào)CKd的配線d。
[0168]另外，在m = 8k+5的單位電路UCm(k是0以上的整數(shù))中，輸入端子CK1連接到提供時(shí)鐘信號(hào)CKB的配線B，輸入端子CK2連接到提供時(shí)鐘信號(hào)CKA的配線A，在m = 8k+6的單位電路UCm中，輸入端子CK1連接到提供時(shí)鐘信號(hào)CKb的配線b，輸入端子CK2連接到提供時(shí)鐘信號(hào)CKa的配線a。
[0169]另外，在m = 8k+7的單位電路UCm(k是0以上的整數(shù))中，輸入端子CK1連接到提供時(shí)鐘信號(hào)CKD的配線D，輸入端子CK2連接到提供時(shí)鐘信號(hào)CKC的配線C。另外，在m=8k+8的單位電路UCm(k是0以上的整數(shù))中，輸入端子CK1連接到提供時(shí)鐘信號(hào)CKd的配線d，輸入端子CK2連接到提供時(shí)鐘信號(hào)CKc的配線c。
[0170]此外，在m = 5?η — 6的情況下,置位端子STm連接到m — 4級(jí)的輸出端子OTm —4，復(fù)位端子RTm連接到m+6級(jí)的輸出端子OTm+6。另外，在m = 1的情況下，置位端子STm連接到提供起始脈沖信號(hào)SPX的配線X，復(fù)位端子RTm連接到m+6級(jí)的輸出端子0T7，在m=2的情況下，置位端子STm連接到提供起始脈沖信號(hào)SPx的配線X，復(fù)位端子RTm連接到m+6級(jí)的輸出端子0T8，在m = 3的情況下，置位端子STm連接到提供起始脈沖信號(hào)SPY的配線Y，復(fù)位端子RTm連接到m+6級(jí)的輸出端子0T9,在m = 4的情況下,置位端子STm連接到提供起始脈沖信號(hào)Spy的配線y,復(fù)位端子RTm連接到m+6級(jí)的輸出端子0T10。另外，在m = n — 5、n — 3、n — 1的情況下，置位端子STm連接到m — 4級(jí)的輸出端子OTm — 4,復(fù)位端子RTm連接到提供初始化信號(hào)INTL的配線1^，在111 = 11一4、11一2、11的情況下，置位端子STm連接到m — 4級(jí)的輸出端子OTm — 4，復(fù)位端子RTm連接到提供初始化信號(hào)INT1的配線1。
[0171]圖41?圖43的配線A?D、配線a?d、配線X、Y、配線x、y、配線1^、1、配線？、(連接到各級(jí)的)掃描信號(hào)線G1?Gn、以及(各級(jí)的)節(jié)點(diǎn)nA、節(jié)點(diǎn)nB各自的電位變動(dòng)(信號(hào)波形)如圖44所不，與圖6相同。
[0172]在該情況下，在m = 8k+l(k是1以上)的單位電路UCm中，輸入到輸入端子CK1的時(shí)鐘信號(hào)CKA在動(dòng)作期間開(kāi)始后初次上升時(shí)，輸入到輸入端子CK2的時(shí)鐘信號(hào)CKB原樣地為非激活(節(jié)點(diǎn)nB為“低電平”，晶體管M8截止)。
[0173]發(fā)明人著眼于該方面，在構(gòu)成m = 8k+l的級(jí)(第2中間級(jí))的單位電路UCm中設(shè)置包含晶體管M4的控制電路SC，將連接到M4的漏極和柵極的控制端子CTm連接到提供起始脈沖信號(hào)SPX的配線X(參照?qǐng)D42)。這樣，就能在起始脈沖信號(hào)SPX上升時(shí)(動(dòng)作期間PT開(kāi)始時(shí))，將節(jié)點(diǎn)nB設(shè)為“高電平”，使晶體管M8導(dǎo)通，將節(jié)點(diǎn)nA(晶體管M10的柵極)充電為“低電平”。因此，即使在時(shí)鐘信號(hào)CKA在動(dòng)作期間開(kāi)始后初次上升時(shí)時(shí)鐘信號(hào)CKB原樣地為非激活，也可避免(由于晶體管M10的柵極、漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作。
[0174]另外，即使是m = 8k+2(k是1以上)的單位電路UCm，也在輸入到輸入端子CK1的時(shí)鐘信號(hào)CKa在動(dòng)作期間開(kāi)始后初次上升時(shí)，輸入到輸入端子CK2的時(shí)鐘信號(hào)CKb原樣地為非激活，因此在這樣的單位電路UCm中設(shè)置包含晶體管M4的控制電路SC，將連接到M4的漏極和柵極的控制端子CTm連接到提供起始脈沖信號(hào)SPx的配線x(參照?qǐng)D42)。這樣，就能在起始脈沖信號(hào)SPx上升時(shí)，將節(jié)點(diǎn)nB設(shè)為“高電平”，使晶體管M8導(dǎo)通，將節(jié)點(diǎn)nA(晶體管M10的柵極)充電為“低電平”。因此，即使在時(shí)鐘信號(hào)CKa在動(dòng)作期間開(kāi)始后初次上升時(shí)時(shí)鐘信號(hào)CKb原樣地為非激活，也可避免(由于晶體管M10的柵極、漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作。
[0175]同樣，在m = 8k+3(k是1以上)的單位電路UCm中設(shè)置包含晶體管M4的控制電路SC，將連接到M4的漏極和柵極的控制端子CTm連接到提供起始脈沖信號(hào)SPX的配線X(參照?qǐng)D42)。這樣，就能在起始脈沖信號(hào)SPX上升時(shí)，將節(jié)點(diǎn)nB設(shè)為“高電平”，使晶體管M8導(dǎo)通，將節(jié)點(diǎn)nA(晶體管M10的柵極)充電為“低電平”。因此，即使在時(shí)鐘信號(hào)CKC在動(dòng)作期間開(kāi)始后初次上升時(shí)時(shí)鐘信號(hào)CKD原樣地為非激活，也可避免(由于晶體管M10的柵極、漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作。
[0176]另外，在m = 8k+4(k是1以上)的單位電路UCm中設(shè)置包含晶體管M4的控制電路SC，將連接到M4的漏極和柵極的控制端子CTm連接到提供起始脈沖信號(hào)SPx的配線x (參照?qǐng)D42)。這樣，就能在起始脈沖信號(hào)SPx上升時(shí)，將節(jié)點(diǎn)nB設(shè)為“高電平”，使晶體管M8導(dǎo)通，將節(jié)點(diǎn)nA(晶體管M10的柵極)充電為“低電平”。因此，即使在時(shí)鐘信號(hào)CKC在動(dòng)作期間開(kāi)始后初次上升時(shí)時(shí)鐘信號(hào)CKD原樣地為非激活，也可避免(由于晶體管M10的柵極、漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作。
[0177]并且，通過(guò)僅對(duì)m = 1?4、8k+l和8k+2以及8k+3和8k+4(k是1以上)的單位電路UCm輸入起始脈沖信號(hào)SPX、SPx,能減少起始脈沖SPX、SPx的負(fù)荷(鈍化等)。
[0178]但是，在m = 1?4的情況下，對(duì)(連接到Ml的柵極和漏極的)置位輸出端子STm輸入起始脈沖信號(hào)(SPX、SPx、SPY、SPy)，因此取代控制電路SC而設(shè)置包含晶體管M4的調(diào)整電路AC，將連接到M4的漏極和柵極的控制端子CTm連接到提供低電源電位VSS的配線P。另一方面，在m = 8k+5、8k+6、8k+7以及8k+8(k是0以上)的單位電路UCm中，在輸入到輸入端子CK1的時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始后初次上升時(shí)，輸入到輸入端子CK2的時(shí)鐘信號(hào)為激活(至少不是非激活)，因此在輸入到輸入端子CK1的時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始后初次上升時(shí)，(由于晶體管M10的柵極、漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作的可能性小。因此，取代控制電路SC而設(shè)置包含晶體管M4的調(diào)整電路AC，將連接到M4的漏極和柵極的控制端子CTm連接到提供低電源電位VSS的配線P。這樣，通過(guò)設(shè)置與控制電路SC相同構(gòu)成的調(diào)整電路AC，能使晶體管M4周?chē)呢?fù)荷在各級(jí)中一致，能抑制向掃描信號(hào)線的輸出信號(hào)的波形按級(jí)偏移。
[0179]第1級(jí)的單位電路UC1(圖41)的動(dòng)作如下。當(dāng)來(lái)自配線X的起始脈沖信號(hào)SPX上升時(shí)，Ml導(dǎo)通，節(jié)點(diǎn)nA (在圖44中為nAl)變成“高電平”，M6、M10導(dǎo)通。另一方面，節(jié)點(diǎn)nB (在圖44中為nBl)變成“低電平”，M8截止。在該狀態(tài)下，當(dāng)來(lái)自配線A的時(shí)鐘信號(hào)CKA上升時(shí)，節(jié)點(diǎn)nA的電位進(jìn)一步上升，時(shí)鐘信號(hào)CKA的脈沖(寬度為4H)從輸出端子0T1被輸出。當(dāng)時(shí)鐘信號(hào)CKA下降時(shí)，節(jié)點(diǎn)nA的電位也下降，接著，當(dāng)從第7級(jí)的單位電路UC7的輸出端子0T7輸出脈沖(M9導(dǎo)通)時(shí)，節(jié)點(diǎn)nB變成“高電平”，節(jié)點(diǎn)nA變成“低電平”(M10截止)，復(fù)位完成。然后，與來(lái)自最末級(jí)的單位電路UCn的輸出端子OTn的脈沖下降同時(shí)，初始化信號(hào)INTL上升，當(dāng)M2、3、12導(dǎo)通時(shí)，節(jié)點(diǎn)nA和節(jié)點(diǎn)nB以及輸出端子0T1被充電為“低電平”。此外，在初始化信號(hào)INTL上升以后，時(shí)鐘信號(hào)CKA?CKD和時(shí)鐘信號(hào)CKa?CKd全部停止(固定為非激活的“低電平”)。
[0180]第5級(jí)(第1中間級(jí))的單位電路UC5(圖41)的動(dòng)作如下。當(dāng)從第1級(jí)的單位電路UC1的輸出端子0T1輸出脈沖時(shí)，Ml導(dǎo)通，節(jié)點(diǎn)nA(在圖44中為nA5)變成“高電平”，M6、M10導(dǎo)通。另一方面，節(jié)點(diǎn)nB(在圖44中為nB5)變成“低電平”，M8截止。在該狀態(tài)下，當(dāng)來(lái)自配線B的時(shí)鐘信號(hào)CKB上升時(shí)，節(jié)點(diǎn)nA的電位進(jìn)一步上升，時(shí)鐘信號(hào)CKB的脈沖(寬度為4H)從輸出端子0T5被輸出。當(dāng)時(shí)鐘信號(hào)CKB下降時(shí)，節(jié)點(diǎn)nA的電位也下降，接著，當(dāng)從第11級(jí)的單位電路UC11的輸出端子0T11輸出脈沖(M9導(dǎo)通)時(shí)，節(jié)點(diǎn)nB變成“高電平”，節(jié)點(diǎn)nA變成“低電平”(M10截止)，復(fù)位完成。然后，與來(lái)自最末級(jí)的單位電路UCn的輸出端子OTn的脈沖下降同時(shí)，初始化信號(hào)INTL上升，當(dāng)M2、3、12導(dǎo)通時(shí)，節(jié)點(diǎn)nA和節(jié)點(diǎn)nB以及輸出端子0T5被充電為“低電平”。
[0181]第9級(jí)(第2中間級(jí))的單位電路UC9(圖42)的動(dòng)作如下。首先，在起始脈沖信號(hào)SPX上升時(shí)，將節(jié)點(diǎn)nB (在圖44中為nB9)設(shè)為“高電平”，使晶體管M8導(dǎo)通，將節(jié)點(diǎn)nA(在圖44中為nA9)充電為“低電平”。由此，在動(dòng)作期間開(kāi)始后時(shí)鐘信號(hào)CKA初次上升時(shí)，可避免從輸出端子0T9生成脈沖的誤動(dòng)作。然后，當(dāng)從第5級(jí)的單位電路UC5的輸出端子0T5輸出脈沖時(shí)，Ml導(dǎo)通，節(jié)點(diǎn)nA變成“高電平”，M6、M10導(dǎo)通。另一方面，節(jié)點(diǎn)nB變成“低電平”，M8截止。在該狀態(tài)下，當(dāng)來(lái)自配線A的時(shí)鐘信號(hào)CKA上升時(shí)，節(jié)點(diǎn)nA的電位進(jìn)一步上升，時(shí)鐘信號(hào)CKA的脈沖(寬度為4H)從輸出端子0T9被輸出。當(dāng)時(shí)鐘信號(hào)CKA下降時(shí)，節(jié)點(diǎn)nA的電位也下降，接著，當(dāng)從第15級(jí)的單位電路UC15的輸出端子0T15輸出脈沖(M9導(dǎo)通)時(shí)，節(jié)點(diǎn)nB變成“高電平”，節(jié)點(diǎn)nA變成“低電平”(M10截止)，復(fù)位完成。然后，初始化信號(hào)INTL上升，當(dāng)M2、3、12導(dǎo)通時(shí)，節(jié)點(diǎn)nA和節(jié)點(diǎn)nB以及輸出端子0T9被充電為“低電平”。
[0182]第η級(jí)的單位電路UCn (圖43)的動(dòng)作如下。當(dāng)從第η — 4級(jí)的單位電路UCn —4的輸出端子OTn — 4輸出脈沖時(shí)，Ml導(dǎo)通，節(jié)點(diǎn)nA變成“高電平”，M6、M10導(dǎo)通。另一方面，節(jié)點(diǎn)nB變成“低電平”，M8截止。在該狀態(tài)下，當(dāng)來(lái)自配線b的時(shí)鐘信號(hào)CKb上升時(shí)，節(jié)點(diǎn)nA的電位進(jìn)一步上升，時(shí)鐘信號(hào)CKb的脈沖(寬度為4H)從輸出端子OTn被輸出。當(dāng)時(shí)鐘信號(hào)CKb下降時(shí)，節(jié)點(diǎn)nA的電位也下降。接著，當(dāng)來(lái)自配線1的初始化信號(hào)INT1上升(M9導(dǎo)通)時(shí)，節(jié)點(diǎn)nA變成“低電平”(M10截止)，復(fù)位完成。同時(shí)，節(jié)點(diǎn)nB和輸出端子OTn也被充電為“低電平”。
[0183]在圖41?圖43中，將控制電路SC的M4的漏極和柵極連接到提供起始脈沖信號(hào)SPX、SPx的配線(X、X)，但是不限于此。如圖45和表示圖45的各部的電位變動(dòng)(信號(hào)波形)的圖46所示，也可以將控制電路SC的M4的漏極和柵極連接到與配線(X、x)不同的配線(W、w)，對(duì)連接到奇數(shù)級(jí)的配線W提供與起始脈沖信號(hào)SPX同步的控制信號(hào)，對(duì)連接到偶數(shù)級(jí)的配線W提供與起始脈沖信號(hào)SPx同步的控制信號(hào)。這樣，就能減少起始脈沖信號(hào)的負(fù)荷。
[0184]在圖41?圖43中，僅在m = 8k+l和8k+2以及8k+3和8k+4(k是1以上)的單位電路UCm中設(shè)置控制電路SC，但是不限于此。如圖47和表示圖47的各部的電位變動(dòng)(信號(hào)波形)的圖48所示，也可以在全部m = 5?η的單位電路UCm中設(shè)置控制電路SC，在m=1?4的單位電路UCm中設(shè)置調(diào)整電路AC。這樣，就能在各時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始后初次上升時(shí)，對(duì)全部級(jí)抑制可能發(fā)生的誤動(dòng)作。在該情況下，如圖49和表示圖49的各部的電位變動(dòng)(信號(hào)波形)的圖50所示，也可以將控制電路SC的M4的漏極和柵極連接到與配線(X、x)不同的配線(W、w)，對(duì)連接到奇數(shù)級(jí)的配線W提供與起始脈沖信號(hào)SPX同步的控制信號(hào)，對(duì)連接到偶數(shù)級(jí)的配線w提供與起始脈沖信號(hào)SPx同步的控制信號(hào)。這樣，也得到減少起始脈沖信號(hào)的負(fù)荷的效果。
[0185]在圖40?圖43中，設(shè)置提供初始化信號(hào)INTL、INT1的配線(L、1)，但是不限于此。也可以不設(shè)置(除去)配線(L、1)，如圖51(a) (b)所示，將初始化端子LTm連接到提供起始脈沖信號(hào)SPX、SPx的配線(X、x)，使配線(X、x)承載初始化用的2個(gè)脈沖(與來(lái)自最末級(jí)的輸出端子的脈沖下降同時(shí)上升的寬度為4H的脈沖和比其滯后1H而上升的同型的脈沖)。這樣，就能削減用于輸入信號(hào)的配線的數(shù)量。
[0186]〔實(shí)施例7〕
[0187]在圖40?圖43中，在m = 8k+l和8k+2以及8k+3和8k+4(k是1以上)的單位電路UCm以外的級(jí)中設(shè)置調(diào)整電路AC，但是不限于此。如圖52(a) (b)所示，也可以是如下構(gòu)成:在i = 8k+l和8k+2以及8k+3和8k+4(k是1以上)的單位電路UCi級(jí)中設(shè)置包含晶體管M4的控制電路SC，另一方面，在j = 1?4、8k+5、8k+6、8k+7以及8k+8(k是0以上)的單位電路UCj級(jí)中不設(shè)置調(diào)整電路AC。圖53?圖55中表示該情況下的第1和第2移位寄存器的第1?第η級(jí)(m = 1?η)的構(gòu)成。此外，圖53?圖55的各部的電位變動(dòng)(信號(hào)波形)如圖44所示。在實(shí)施例7中，各移位寄存器內(nèi)的晶體管的數(shù)量被削減，所以制造成品率提聞。
[0188]在圖53?圖55中，將控制電路SC的Μ4的漏極和柵極連接到提供起始脈沖信號(hào)SPX、SPx的配線(X、x)，但是不限于此。如圖56所示，也可以將控制電路SC的M4的漏極和柵極連接到與配線(X、x)不同的配線(W、w)，對(duì)連接到奇數(shù)級(jí)的配線W提供與起始脈沖信號(hào)SPX同步的控制信號(hào)，對(duì)連接到偶數(shù)級(jí)的配線w提供與起始脈沖信號(hào)SPx同步的控制信號(hào)。這樣，就能減少起始脈沖信號(hào)的負(fù)荷。
[0189]在圖52?圖55中，設(shè)置提供初始化信號(hào)INTL、INT1的配線(L、1)，但是不限于此。也可以不設(shè)置(除去)配線(L、l)，如圖57(a)?(c)所示，將初始化端子LT1、LTj連接到提供起始脈沖信號(hào)SPX、SPx的配線(X、x)，使配線(X、x)承載初始化用的2個(gè)脈沖(與來(lái)自最末級(jí)的輸出端子的脈沖下降同時(shí)上升的寬度為4H的脈沖和比其滯后1H而上升的同型的脈沖)。這樣，就能削減用于輸入信號(hào)的配線的數(shù)量。
[0190]〔實(shí)施例8〕
[0191]在圖40?圖43中，在m級(jí)的單位電路UCm中設(shè)置晶體管M4，但是不限于此。如圖58所示，也可以(取代晶體管M4)設(shè)置晶體管Mz。在圖58中，M10的漏極和M7的柵極連接到CK1，M10的源極連接到電容Cl的一方電極、Mil的漏極、M12的漏極以及輸出端子OTm，M10的柵極(節(jié)點(diǎn)nA)連接到電容C1的另一方電極、M9的漏極、M8的漏極、Mz的漏極、M6的柵極、Ml的源極以及M2的漏極。另外，M8的柵極(節(jié)點(diǎn)nB)連接到M7的漏極、M3的漏極、M6的漏極以及M5的源極，Mz、M2、M3、M6?M9以及Mil?M12各自的源極連接到低電源電位VSS(VGL)。另外，Ml的漏極和柵極連接到置位端子STm，M5的漏極和柵極以及Mil的柵極連接到輸入端子CK2，Mz (控制晶體管)的柵極連接到控制端子CTm，M2、M3以及M12各自的柵極連接到初始化端子LTm，M9的柵極連接到復(fù)位端子RTm。
[0192]圖59?圖61中表示實(shí)施例8的第1和第2移位寄存器的第1?第η級(jí)(m = 1?η)的構(gòu)成。此外，圖59?圖61中的配線Α?D、配線a?d、配線X、Y、配線x、y、配線L、1以及配線P與單位電路UCm(m = 1?η)所包含的2個(gè)輸入端子CK1?CK2、置位端子STm、復(fù)位端子RTm、輸出端子OTm、控制端子CTm以及初始化端子LTm的連接關(guān)系與圖40?圖43相同。
[0193]另外，圖62中表示圖59?圖61的配線A?D、配線a?d、配線X、Y、配線x、y、配線L、l、配線P、(連接到各級(jí)的)掃描信號(hào)線G1?Gn、以及(各級(jí)的)節(jié)點(diǎn)nA、節(jié)點(diǎn)nB各自的電位變動(dòng)(信號(hào)波形)。如圖62所示，來(lái)自配線A?D的時(shí)鐘信號(hào)CKA?CKD、來(lái)自配線a?d的時(shí)鐘信號(hào)CKa?CKd、來(lái)自配線X、Y、x、y的起始脈沖信號(hào)SPX、SPY、SPx、SPy、以及來(lái)自配線L、1的初始化信號(hào)INTL、INT1全部與圖44 (圖6)相同。
[0194]在該情況下，在m = 8k+l(k是1以上)的單位電路UCm中，在輸入到輸入端子CK1的時(shí)鐘信號(hào)CKA在動(dòng)作期間開(kāi)始后初次上升時(shí)，輸入到輸入端子CK2的時(shí)鐘信號(hào)CKB原樣地為非激活(節(jié)點(diǎn)nB為“低電平”，晶體管M8截止)。
[0195]發(fā)明人著眼于該方面，在構(gòu)成m = 8k+l的級(jí)(第2中間級(jí))的單位電路UCm中設(shè)置包含晶體管Mz的控制電路SC，將連接到Mz的柵極的控制端子CTm連接到提供起始脈沖信號(hào)SPX的配線X(參照?qǐng)D60)。這樣，就能在起始脈沖信號(hào)SPX上升時(shí)(動(dòng)作期間PT開(kāi)始時(shí))，使晶體管Mz導(dǎo)通，將節(jié)點(diǎn)nA(晶體管M10的柵極)充電為“低電平”。因此，即使在時(shí)鐘信號(hào)CKA在動(dòng)作期間開(kāi)始后初次上升時(shí)時(shí)鐘信號(hào)CKB原樣地為非激活，也可避免(由于晶體管M10的柵極、漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作。
[0196]另外，在m = 8k+2(k是1以上)的單位電路UCm中也設(shè)置包含晶體管Mz的控制電路SC，將連接到Mz的柵極的控制端子CTm連接到提供起始脈沖信號(hào)SPx的配線x(參照?qǐng)D60)。這樣，就能在起始脈沖信號(hào)SPx上升時(shí)，使晶體管Mz導(dǎo)通，將節(jié)點(diǎn)nA(晶體管M10的柵極)充電為“低電平”。因此，即使在時(shí)鐘信號(hào)CKa在動(dòng)作期間開(kāi)始后初次上升時(shí)時(shí)鐘信號(hào)CKb原樣地為非激活，也可避免(由于晶體管M10的柵極與漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作。
[0197]另外，在m = 8k+3(k是1以上)的單位電路UCm中也設(shè)置包含晶體管Mz的控制電路SC，將連接到Mz的柵極的控制端子CTm連接到提供起始脈沖信號(hào)SPX的配線X(參照?qǐng)D60)。這樣，就能在起始脈沖信號(hào)SPX上升時(shí)，使晶體管Mz導(dǎo)通，將節(jié)點(diǎn)nA(晶體管M10的柵極)充電為“低電平”。因此，即使在時(shí)鐘信號(hào)CKC在動(dòng)作期間開(kāi)始后初次上升時(shí)時(shí)鐘信號(hào)CKD原樣地為非激活，也可避免(由于晶體管M10的柵極與漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作。
[0198]另外，在m = 8k+4(k是1以上)的單位電路UCm中也設(shè)置包含晶體管Mz的控制電路SC，將連接到Mz的柵極的控制端子CTm連接到提供起始脈沖信號(hào)SPx的配線x(參照?qǐng)D60)。這樣，就能在起始脈沖信號(hào)SPx上升時(shí)，使晶體管Mz導(dǎo)通，將節(jié)點(diǎn)nA(晶體管M10的柵極)充電為“低電平”。因此，即使在時(shí)鐘信號(hào)CKc在動(dòng)作期間開(kāi)始后初次上升時(shí)時(shí)鐘信號(hào)CKd原樣地為非激活，也可避免(由于晶體管M10的柵極與漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作。
[0199]但是，在m = 1?4的情況下，對(duì)(連接到Ml的柵極和漏極的)置位輸出端子STm輸入起始脈沖信號(hào)(SPX、SPx、SPY、SPy)，因此取代控制電路SC而設(shè)置包含晶體管Mz的調(diào)整電路AC，將連接到Mz的柵極的控制端子CTm連接到提供低電源電位VSS的配線P。另一方面，在m = 8k+5、8k+6、8k+7以及8k+8(k是0以上)的單位電路UCm中，在輸入到輸入端子CK1的時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始后初次上升時(shí)，輸入到輸入端子CK2的時(shí)鐘信號(hào)為激活(至少不是非激活)，因此在輸入到輸入端子CK1的時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始后初次上升時(shí)，(由于晶體管M10的柵極與漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作的可能性小。因此，取代控制電路SC而設(shè)置包含晶體管Mz的調(diào)整電路AC，將連接到Mz的柵極的控制端子CTm連接到提供低電源電位VSS的配線P。這樣，通過(guò)設(shè)置與控制電路SC箱體構(gòu)成的調(diào)整電路AC,能使晶體管Mz周?chē)呢?fù)荷在各級(jí)中一致。
[0200]第5級(jí)(第1中間級(jí))的單位電路UC5(圖60)的動(dòng)作如下。當(dāng)從第1級(jí)的單位電路UC1的輸出端子0T1輸出脈沖時(shí)，Ml導(dǎo)通，節(jié)點(diǎn)nA(在圖62中為nA5)變成“高電平”，M6、M10導(dǎo)通。另一方面，節(jié)點(diǎn)nB(在圖62中為nB5)變成“低電平”，M8截止。在該狀態(tài)下，當(dāng)來(lái)自配線B的時(shí)鐘信號(hào)CKB上升時(shí)，節(jié)點(diǎn)nA的電位進(jìn)一步上升，時(shí)鐘信號(hào)CKB的脈沖(寬度為4H)從輸出端子0T5被輸出。當(dāng)時(shí)鐘信號(hào)CKB下降時(shí)，節(jié)點(diǎn)nA的電位也下降，接著，當(dāng)從第11級(jí)的單位電路UC11的輸出端子0T11輸出脈沖(M9導(dǎo)通)時(shí)，節(jié)點(diǎn)nB變成“高電平”，節(jié)點(diǎn)nA變成“低電平”(M10截止)，復(fù)位完成。然后，與來(lái)自最末級(jí)的單位電路UCn的輸出端子OTn的脈沖下降同時(shí)，初始化信號(hào)INTL上升，當(dāng)M2、3、12導(dǎo)通時(shí)，節(jié)點(diǎn)nA和節(jié)點(diǎn)nB以及輸出端子0T5被充電為“低電平”。
[0201]第9級(jí)(第2中間級(jí))的單位電路UC9(圖60)的動(dòng)作如下。首先，在起始脈沖信號(hào)SPX上升時(shí)，使晶體管Mz導(dǎo)通，將節(jié)點(diǎn)nA(在圖62中為nA9)充電為“低電平”。由此，在動(dòng)作期間開(kāi)始后時(shí)鐘信號(hào)CKA初次上升時(shí)，可避免從輸出端子0T9生成脈沖的誤動(dòng)作。然后，當(dāng)從第5級(jí)的單位電路UC5的輸出端子0T5輸出脈沖時(shí)，Ml導(dǎo)通，節(jié)點(diǎn)nA變成“高電平”，M6、M10導(dǎo)通。另一方面，節(jié)點(diǎn)nB變成“低電平”，M8截止。在該狀態(tài)下，當(dāng)來(lái)自配線A的時(shí)鐘信號(hào)CKA上升時(shí)，節(jié)點(diǎn)nA的電位進(jìn)一步上升，時(shí)鐘信號(hào)CKA的脈沖(寬度為4H)從輸出端子0T9被輸出。當(dāng)時(shí)鐘信號(hào)CKA下降時(shí)，節(jié)點(diǎn)nA的電位也下降，接著，當(dāng)從第15級(jí)的單位電路UC15的輸出端子0T15輸出脈沖(M9導(dǎo)通)時(shí)，節(jié)點(diǎn)nB變成“高電平”，節(jié)點(diǎn)nA變成“低電平”(M10截止)，復(fù)位完成。然后，初始化信號(hào)INTL上升，當(dāng)M2、3、12導(dǎo)通時(shí)，節(jié)點(diǎn)nA和節(jié)點(diǎn)nB以及輸出端子0T9被充電為“低電平”。
[0202]在圖59?圖61中，將控制電路SC的Mz的柵極連接到提供起始脈沖信號(hào)SPX、SPx的配線(X、x)，但是不限于此。如圖63和表示圖63的各部的電位變動(dòng)(信號(hào)波形)的圖64所示，也可以將控制電路SC的Mz的柵極連接到與配線(X、x)不同的配線(W、w)，對(duì)連接到奇數(shù)級(jí)的配線W提供與起始脈沖信號(hào)SPX同步的控制信號(hào)，對(duì)連接到偶數(shù)級(jí)的配線w提供與起始脈沖信號(hào)SPx同步的控制信號(hào)。這樣，就能減少起始脈沖信號(hào)的負(fù)荷。
[0203]在圖59?圖61中，僅在m = 8k+l和8k+2以及8k+3和8k+4(k是1以上)的單位電路UCm中設(shè)置控制電路SC，但是不限于此。如圖65和表示圖65的各部的電位變動(dòng)(信號(hào)波形)的圖66所示，也可以在全部m = 5?η的單位電路UCm中設(shè)置控制電路SC，在m=1?4的單位電路UCm中設(shè)置調(diào)整電路AC。這樣，就能對(duì)全部級(jí)抑制在各時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始后初次上升時(shí)可能發(fā)生的誤動(dòng)作。在該情況下，如圖67所示(此外，圖67的各部的電位變動(dòng)如圖64所示)，也可以將控制電路SC的Mz的柵極連接到與配線(X、x)不同的配線(W、w)，對(duì)連接到奇數(shù)級(jí)的配線W提供與起始脈沖信號(hào)SPX同步的控制信號(hào)，對(duì)連接到偶數(shù)級(jí)的配線w提供與起始脈沖信號(hào)SPx同步的控制信號(hào)。這樣，也得到減少起始脈沖信號(hào)的負(fù)荷的效果。
[0204]在圖59?圖61中，設(shè)置提供初始化信號(hào)INTL、INT1的配線(L、1)，但是不限于此。也可以不設(shè)置(除去)配線(L、1)，如圖68(a) (b)所示，將初始化端子LTm連接到提供起始脈沖信號(hào)SPX、SPx的配線(X、x)，使配線(X、x)承載初始化用的2個(gè)脈沖(與來(lái)自最末級(jí)的輸出端子的脈沖下降同時(shí)上升的寬度為4H的脈沖和比其滯后1H而上升的同型的脈沖)。這樣，就能削減用于輸入信號(hào)的配線的數(shù)量。
[0205]〔實(shí)施例9〕
[0206]在圖59?圖61中，在m = 8k+l和8k+2以及8k+3和8k+4(k是1以上)的單位電路UCm以外的級(jí)中設(shè)置調(diào)整電路AC，但是不限于此。如圖69(a) (b)所示，也可以是如下構(gòu)成:在i = 8k+l和8k+2以及8k+3和8k+4(k是1以上)的單位電路UCi級(jí)中設(shè)置包含晶體管Mz的控制電路SC，另一方面，在j = l、2、8k+5、8k+6、8k+7以及8k+8(k是0以上)的單位電路UCj級(jí)中不設(shè)置調(diào)整電路AC。圖70?圖72中表示該情況下的第1和第2移位寄存器的第1?第η級(jí)(m = 1?η)的構(gòu)成。此外，圖70?圖72的各部的電位變動(dòng)(信號(hào)波形)如圖62所示。在實(shí)施例9中，各移位寄存器內(nèi)的晶體管的數(shù)量被削減，所以制造成品率提聞。
[0207]在圖70?圖72中，將控制電路SC的Mz的柵極連接到提供起始脈沖信號(hào)SPX、SPx的配線(X、x)，但是不限于此。如圖73所示，也可以將控制電路SC的Mz的柵極連接到與配線(X、x)不同的配線(W、w)，對(duì)連接到奇數(shù)級(jí)的配線W提供與起始脈沖信號(hào)SPX同步的控制信號(hào)，對(duì)連接到偶數(shù)級(jí)的配線w提供與起始脈沖信號(hào)SPx同步的控制信號(hào)。這樣，就能減少起始脈沖信號(hào)的負(fù)荷。
[0208]在圖58?圖61中，設(shè)置提供初始化信號(hào)INTL、INT1的配線(L、1)，但是不限于此。也可以不設(shè)置(除去)配線(L、l)，如圖74(a)?(c)所示，將初始化端子LT1、LTj連接到提供起始脈沖信號(hào)SPX、SPx的配線(X、X)，使配線(X、x)承載初始化用的2個(gè)脈沖(與來(lái)自最末級(jí)的輸出端子的脈沖下降同時(shí)上升的寬度為4H的脈沖和比其滯后1H而上升的同型的脈沖)。這樣，就能削減用于輸入信號(hào)的配線的數(shù)量。
[0209]〔實(shí)施例10〕
[0210]也可以是如下構(gòu)成:在實(shí)施例9中除去晶體管Mz，取而代之，將M2設(shè)為控制晶體管，將M2的柵極連接到控制端子CTm。S卩，如圖75(a) (b)所示，在i = 8k+l和8k+2以及8k+3和8k+4(k是1以上)的單位電路UCi級(jí)中將晶體管M2設(shè)為控制電路SC，將M2的柵極連接到控制端子CTm，另一方面，在j = l、2、8k+5、8k+6、8k+7以及8k+8(k是0以上)的單位電路UCj級(jí)中，將M2的柵極連接到初始化端子LTi。
[0211]圖76中表示實(shí)施例10的第1和第2移位寄存器的第1?第η級(jí)(m = 1?η)的構(gòu)成。此外，圖76中的配線Α?D、配線a?d、配線X、Y、配線x、y、配線L、1以及配線P與單位電路UCm(m = 1?η)所包含的2個(gè)輸入端子CK1?CK2、置位端子STm、復(fù)位端子RTm、輸出端子OTm、控制端子CTm以及初始化端子LTm的連接關(guān)系與圖40?圖43相同。另外，圖76的各部的電位變動(dòng)(信號(hào)波形)如圖62所不。
[0212]在該情況下，在m = 8k+l(k是1以上)的單位電路UCm中，輸入到輸入端子CK1的時(shí)鐘信號(hào)CKA在動(dòng)作期間開(kāi)始后初次上升時(shí)，輸入到輸入端子CK2的時(shí)鐘信號(hào)CKD原樣地為非激活(節(jié)點(diǎn)nB為“低電平”，晶體管M8截止)。
[0213]發(fā)明人著眼于該方面，在構(gòu)成i = 8k+l的級(jí)(第2中間級(jí))的單位電路UCi中，將連接到晶體管M2的柵極的控制端子CTi連接到提供起始脈沖信號(hào)SPX的配線X(參照?qǐng)D75、圖76)。這樣，就能在起始脈沖信號(hào)SPX上升時(shí)(動(dòng)作期間PT開(kāi)始時(shí))，使晶體管M2導(dǎo)通，將節(jié)點(diǎn)nA(晶體管M10的柵極)充電為“低電平”。因此，即使在時(shí)鐘信號(hào)CKA在動(dòng)作期間開(kāi)始后初次上升時(shí)時(shí)鐘信號(hào)CKB原樣地為非激活，也可避免(由于晶體管M10的柵極與漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作。
[0214]另外，即使是i = 8k+2(k是1以上)的單位電路UCi，也將連接到晶體管M2的柵極的控制端子CTi連接到提供起始脈沖信號(hào)SPx的配線X。這樣,就能在起始脈沖信號(hào)SPx上升時(shí)，使晶體管M2導(dǎo)通，將節(jié)點(diǎn)nA(晶體管M10的柵極)充電為“低電平”。因此，即使在時(shí)鐘信號(hào)CKa在動(dòng)作期間開(kāi)始后初次上升時(shí)時(shí)鐘信號(hào)CKb原樣地為非激活，也可避免(由于晶體管M10的柵極與漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作。
[0215]另外，即使是i = 8k+3(k是1以上)的單位電路UCi，也將連接到晶體管M2的柵極的控制端子CTi連接到提供起始脈沖信號(hào)SPX的配線X。這樣，就能在起始脈沖信號(hào)SPX上升時(shí)，使晶體管M2導(dǎo)通，將節(jié)點(diǎn)nA(晶體管M10的柵極)充電為“低電平”。因此，即使在時(shí)鐘信號(hào)CKC在動(dòng)作期間開(kāi)始后初次上升時(shí)時(shí)鐘信號(hào)CKD原樣地為非激活，也可避免(由于晶體管M10的柵極與漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作。
[0216]另外，即使是i = 8k+4 (k是1以上)的單位電路UCi，也將連接到晶體管M2的柵極的控制端子CTi連接到提供起始脈沖信號(hào)SPx的配線X。這樣,就能在起始脈沖信號(hào)SPx上升時(shí)，使晶體管M2導(dǎo)通，將節(jié)點(diǎn)nA(晶體管M10的柵極)充電為“低電平”。因此，即使在時(shí)鐘信號(hào)CKc在動(dòng)作期間開(kāi)始后初次上升時(shí)時(shí)鐘信號(hào)CKd原樣地為非激活，也可避免(由于晶體管M10的柵極與漏極寄生電容PC)從輸出端子OTm生成脈沖的誤動(dòng)作。
[0217]第7級(jí)的單位電路UC7(圖76)的動(dòng)作如下。當(dāng)從第3級(jí)的單位電路的輸出端子輸出脈沖時(shí)，Ml導(dǎo)通，節(jié)點(diǎn)nA (在圖62中為nA7)變成“高電平”，M6、M10導(dǎo)通。另一方面，節(jié)點(diǎn)nB (在圖62中為nB7)變成“低電平”，M8截止。在該狀態(tài)下，當(dāng)來(lái)自配線D的時(shí)鐘信號(hào)CKD上升時(shí)，節(jié)點(diǎn)nA的電位進(jìn)一步上升，時(shí)鐘信號(hào)CKD的脈沖(寬度為4H)從輸出端子0T7被輸出。當(dāng)時(shí)鐘信號(hào)CKD下降時(shí)，節(jié)點(diǎn)nA的電位也下降，接著，當(dāng)從第13級(jí)的單位電路UC13的輸出端子0T13輸出脈沖(M9導(dǎo)通)時(shí)，節(jié)點(diǎn)nB變成“高電平”，節(jié)點(diǎn)nA變成“低電平”(M10截止)，復(fù)位完成。然后，與來(lái)自最末級(jí)的單位電路UCn的輸出端子OTn的脈沖下降同時(shí)，初始化信號(hào)INTL上升，當(dāng)M2、3、12導(dǎo)通時(shí)，節(jié)點(diǎn)nA和節(jié)點(diǎn)nB以及輸出端子0T7被充電為“低電平”。
[0218]第9級(jí)的單位電路UC9(圖76)的動(dòng)作如下。首先，當(dāng)起始脈沖信號(hào)SPX上升時(shí)，使晶體管M2導(dǎo)通，將節(jié)點(diǎn)nA(在圖62中為nA9)充電為“低電平”。由此，在動(dòng)作期間開(kāi)始后時(shí)鐘信號(hào)CKA初次上升時(shí)，可避免從輸出端子0T9生成脈沖的誤動(dòng)作。然后，當(dāng)從第5級(jí)的單位電路UC5的輸出端子0T5輸出脈沖時(shí)，Ml導(dǎo)通，節(jié)點(diǎn)nA變成“高電平”，M6、M10導(dǎo)通。另一方面，節(jié)點(diǎn)nB (在圖62中為nB9)變成“低電平”，M8截止。在該狀態(tài)下，當(dāng)來(lái)自配線A的時(shí)鐘信號(hào)CKA上升時(shí)，節(jié)點(diǎn)nA的電位進(jìn)一步上升，時(shí)鐘信號(hào)CKA的脈沖(寬度為4H)從輸出端子0T9被輸出。當(dāng)時(shí)鐘信號(hào)CKA下降時(shí)，節(jié)點(diǎn)nA的電位也下降，接著，當(dāng)從第15級(jí)的單位電路UC15的輸出端子0T15輸出脈沖(M9導(dǎo)通)時(shí)，節(jié)點(diǎn)nB變成“高電平”，節(jié)點(diǎn)nA變成“低電平”(M10截止)，復(fù)位完成。然后，初始化信號(hào)INTL上升，當(dāng)M3、12導(dǎo)通時(shí)，節(jié)點(diǎn)nB和輸出端子0T9被充電為“低電平”。
[0219]在圖76中，將控制電路SC的Mz的柵極連接到提供起始脈沖信號(hào)SPX、SPx的配線(X、x)，但是不限于此。如圖77所示，也可以將控制電路SC的M2的柵極連接到與配線(X、x)不同的配線(W、w)，對(duì)連接到奇數(shù)級(jí)的配線W提供與起始脈沖信號(hào)SPX同步的控制信號(hào)，對(duì)連接到偶數(shù)級(jí)的配線w提供與起始脈沖信號(hào)SPx同步的控制信號(hào)。這樣，就能減少起始脈沖信號(hào)的負(fù)荷。
[0220]〔關(guān)于實(shí)施例1— 10〕
[0221]在圖2的柵極驅(qū)動(dòng)器中包含:分別提供4相的(柵極)起始脈沖信號(hào)SPX、SPY、SPx、Spy的配線(干配線)X、Y、x、y ;以及上述實(shí)施例1 一 10的第1和第2移位寄存器SR1、SR2，但是為了減少起始脈沖信號(hào)的負(fù)荷，期望將配線(干配線)X、Y、x、y以與第1和第2移位寄存器SR1、SR2不重疊的方式配置。例如，如圖78(a)所示，在液晶面板上將柵極驅(qū)動(dòng)器形成為單片的情況下，在成為玻璃基板的短邊的2個(gè)邊緣(玻璃端面)中的一方與第1移位寄存器SR1之間形成配線X、Y，在上述2個(gè)邊緣中的另一方與第2移位寄存器SR2之間形成配線X、y，或者如圖78(b)所示，在顯示部DA與第1移位寄存器SR1之間形成配線X、Y (配線A — D、L形成于上述2個(gè)邊緣中的一方與第1移位寄存器SR1之間)，在顯示部DA與第2移位寄存器SR2之間形成配線X、y (配線a — d、1形成于上述2個(gè)邊緣中的另一方與第2移位寄存器SR2之間)。此外，在不占邊框空間的情況下，如圖78 (c)所示，也可以使其它的配線(例如，配線L、1)分別與第1和第2移位寄存器SR1、SR2重疊地配置。
[0222]另外，在不設(shè)置(除去)配線(L、l)，將初始化端子LTm連接到提供起始脈沖信號(hào)的配線(X、x、Y、y)的構(gòu)成中，如圖79所示，也可以是如下構(gòu)成:使配線(X、x、Y、y)僅承載1個(gè)起始脈沖(在動(dòng)作期間開(kāi)始緊前上升的脈沖)。
[0223]另外，在使用配線W/w的構(gòu)成中，配線W/w承載的脈沖只要比相位最前的時(shí)鐘信號(hào)(CKA)的最初的時(shí)鐘提前即可，可以與起始脈沖在時(shí)間上偏移(參照?qǐng)D80)。
[0224]另外，鑒于減少起始脈沖信號(hào)的負(fù)荷的方面，在將控制電路SC所包含的控制晶體管連接到配線X或者配線X的上述實(shí)施例中，也可以是如下構(gòu)成:將這些控制晶體管選擇性地連接到配線X、配線X、配線Y以及配線y (不是2條配線，而是使4條配線分擔(dān)負(fù)荷)。例如，使實(shí)施例1的圖5變形，如圖81所示，將單位電路UCn — 5的M4的漏極和柵極連接到配線Y，將單位電路UCn — 4的M4的漏極和柵極連接到配線y。同樣，使實(shí)施例2的圖17如圖82那樣變形，使實(shí)施例3的圖23如圖83那樣變形，使實(shí)施例4的圖34如圖84那樣變形。另外，使實(shí)施例6的圖42變形，如圖85所示，將單位電路UC11的M4的漏極和柵極連接到配線Y，將單位電路UC11的M4的漏極和柵極連接到配線1。同樣，使實(shí)施例7的圖54如圖86那樣變形，使實(shí)施例8的圖60如圖87那樣變形，使實(shí)施例9的圖71如圖88那樣變形。
[0225]作為上述實(shí)施例1 一 10的第1和第2移位寄存器SR1、SR2的各晶體管，可以使用半導(dǎo)體層采樣氧化物半導(dǎo)體、例如IGZO(InGaZnOx)的TFT (薄膜晶體管)。在該情況下，考慮到由于晶體管M10的柵極和漏極間寄生電容PC，晶體管M10的柵極(節(jié)點(diǎn)nA)的電位上沖，從而容易產(chǎn)生漏電流(使用氧化物半導(dǎo)體的TFT的導(dǎo)通特性?xún)?yōu)良)，所以可以說(shuō)如上述各實(shí)施例那樣，在動(dòng)作期間開(kāi)始時(shí)將節(jié)點(diǎn)nA可靠地充電為VSS(低電平)的意義大。另夕卜，也考慮到為了在使用氧化物半導(dǎo)體的液晶面板中減少消耗電力，大多延長(zhǎng)垂直消隱期間(包含非動(dòng)作期間)，在該期間節(jié)點(diǎn)nA放電，因此在該方面也可以說(shuō)在動(dòng)作期間開(kāi)始時(shí)將節(jié)點(diǎn)nA可靠地充電為VSS的意義大。
[0226]當(dāng)然，作為上述實(shí)施例1 一 10的第1和第2移位寄存器SR1、SR2的各晶體管，也可以使用半導(dǎo)體層采用非晶硅、多晶硅的TFT(薄膜晶體管)?？紤]到這樣的TFT與使用氧化物半導(dǎo)體的TFT相比截止時(shí)的漏電流大，在垂直消隱期間(垂直消隱期間即使不長(zhǎng))節(jié)點(diǎn)nA放電，另外，在使用非晶硅的情況下晶體管M10的寄生電容大，由于時(shí)鐘上升時(shí)的漏極的上沖，M10容易產(chǎn)生大的漏電流，因此可以說(shuō)在動(dòng)作期間開(kāi)始時(shí)將節(jié)點(diǎn)nA可靠地充電為VSS的意義大。
[0227]如上所述，本移位寄存器包含初級(jí)、第1中間級(jí)、第2中間級(jí)、以及末級(jí)，在第1中間級(jí)和第2中間級(jí)中均設(shè)有:第1輸入端子；第2輸入端子；輸出端子，其通過(guò)輸出晶體管連接到第1輸入端子；以及設(shè)定電路，其連接到第2輸入端子和輸出晶體管，用于設(shè)定輸出晶體管的控制端子的電位第1輸入端子和第2輸入端子中輸入不同相位的時(shí)鐘信號(hào)，在第2中間級(jí)中設(shè)有連接到上述設(shè)定電路并輸入控制信號(hào)的控制電路，將輸入到初級(jí)的移位起始信號(hào)成為激活后直至末級(jí)的輸出從激活變成非激活為止的期間(或者移位起始信號(hào)成為激活直至末級(jí)復(fù)位為止的期間)設(shè)為動(dòng)作期間，在輸入到第2中間級(jí)的第1輸入端子的時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始后初次激活了時(shí)，輸入到第2中間級(jí)的第2輸入端子的時(shí)鐘信號(hào)為非激活。
[0228]通過(guò)這樣在第2中間級(jí)中設(shè)置設(shè)定電路，即使在輸入到第2中間級(jí)的第1輸入端子的時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始后初次激活了時(shí)輸入到第2中間級(jí)的第2輸入端子的時(shí)鐘信號(hào)為非激活，也能防止第2中間級(jí)的誤動(dòng)作。
[0229]在本移位寄存器中也可以設(shè)為如下構(gòu)成:輸入到第2中間級(jí)的第1輸入端子的時(shí)鐘信號(hào)和輸入到第2中間級(jí)的第2輸入端子的時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始前固定為非激活。
[0230]在本移位寄存器中也可以設(shè)為如下構(gòu)成:在輸入到第1中間級(jí)的第1輸入端子的時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始后初次激活了時(shí)，輸入到第1中間級(jí)的第2輸入端子的時(shí)鐘信號(hào)不是非激活。
[0231]在本移位寄存器中也可以設(shè)為如下構(gòu)成:在第1中間級(jí)中未設(shè)置上述控制電路。
[0232]在本移位寄存器中也可以設(shè)為如下構(gòu)成:在第1中間級(jí)中設(shè)有調(diào)整電路，上述調(diào)整電路具有與上述控制電路相同的構(gòu)成，恒定電位信號(hào)取代控制信號(hào)而輸入到上述調(diào)整電路中。
[0233]在本移位寄存器中也可以設(shè)為如下構(gòu)成:在上述第1中間級(jí)中設(shè)有初始化電路，上述初始化電路具有與上述控制電路相同的構(gòu)成，初始化信號(hào)輸入到上述初始化電路中。
[0234]在本移位寄存器中也可以設(shè)為如下構(gòu)成:上述控制信號(hào)是向初級(jí)輸入的移位起始信號(hào)。
[0235]在本移位寄存器中也可以設(shè)為如下構(gòu)成:上述設(shè)定電路包含第1設(shè)定晶體管和第2設(shè)定晶體管，第2輸入端子通過(guò)第1設(shè)定晶體管連接到第2設(shè)定晶體管的控制端子，并且輸出晶體管的控制端子通過(guò)第2設(shè)定晶體管連接到恒定電位源，在輸入到第2輸入端子的時(shí)鐘信號(hào)為激活時(shí)，輸出晶體管截止。
[0236]在本移位寄存器中也可以設(shè)為如下構(gòu)成:上述控制電路包含與第2設(shè)定晶體管的控制端子連接的控制晶體管，上述控制信號(hào)輸入到上述控制晶體管的控制端子。
[0237]在本移位寄存器中也可以設(shè)為如下構(gòu)成:上述控制電路包含與輸出晶體管的控制端子連接的控制晶體管，上述控制信號(hào)輸入到上述控制晶體管的控制端子。
[0238]在本移位寄存器中也可以設(shè)為如下構(gòu)成:輸出晶體管的半導(dǎo)體層采用氧化物半導(dǎo)體。
[0239]在本移位寄存器中也可以設(shè)為如下構(gòu)成:還包含第3中間級(jí)，在第3中間級(jí)中設(shè)有:第1輸入端子；第2輸入端子；輸出端子，其通過(guò)輸出晶體管連接到第1輸入端子；以及設(shè)定電路，其連接到第2輸入端子和輸出晶體管，用于設(shè)定輸出晶體管的控制端子的電位，上述第1輸入端子和第2輸入端子中輸入不同相位的時(shí)鐘信號(hào)，在第3中間級(jí)中設(shè)有控制電路，上述控制電路連接到上述設(shè)定電路，控制信號(hào)輸入到上述控制電路中，在輸入到第3中間級(jí)的第1輸入端子的時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始后初次激活了時(shí)，輸入到第3中間級(jí)的第2輸入端子的時(shí)鐘信號(hào)為非激活，輸入到上述第2中間級(jí)的控制電路的控制信號(hào)和輸入到第3中間級(jí)的控制電路的控制信號(hào)由不同的配線提供。
[0240]本驅(qū)動(dòng)電路是如下構(gòu)成，具備上述移位寄存器，設(shè)有:傳送上述控制信號(hào)的控制配線；傳送輸入到第1輸入端子的時(shí)鐘信號(hào)的第1時(shí)鐘配線；以及傳送輸入到第2輸入端子的時(shí)鐘信號(hào)的第2時(shí)鐘配線。
[0241]在本驅(qū)動(dòng)電路中也可以設(shè)為如下構(gòu)成:上述控制配線以與移位寄存器不重疊的方式配置。
[0242]本發(fā)明不限于上述的實(shí)施方式，基于技術(shù)常識(shí)對(duì)上述實(shí)施方式適當(dāng)變更的方式、將上述組合而得到的方式也包含于本發(fā)明的實(shí)施方式。
[0243]工業(yè)h的可利用件
[0244]本發(fā)明的液晶顯示裝置適合于例如各種液晶顯示器、液晶電視。
[0245]附圖標(biāo)記說(shuō)明
[0246]IXD液晶顯示裝置
[0247]SR1第1移位寄存器
[0248]SR2第2移位寄存器
[0249]⑶柵極驅(qū)動(dòng)器
[0250]SD源極驅(qū)動(dòng)器
[0251]DCC顯示控制電路
[0252]GLm (連接到m級(jí)的)掃描信號(hào)線
[0253]UCm單位電路(m級(jí))
[0254]CK1?CK4輸入端子
[0255]STm置位端子(m級(jí))
[0256]CTm控制端子(m級(jí))
[0257]RTm復(fù)位端子(m級(jí))
[0258]OTm輸出端子(m級(jí))
[0259]Ml?Ml2 晶體管
[0260]SC控制電路
[0261]AC調(diào)整電路
[0262]A?D提供時(shí)鐘信號(hào)CKA?CKD的配線
[0263]a?d提供時(shí)鐘信號(hào)CKa?CKd的配線
[0264]X、Y提供起始脈沖信號(hào)SPX、SPY (控制信號(hào))的配線
[0265]X、y提供起始脈沖信號(hào)SPx、SPy (控制信號(hào))的配線
[0266]L、1提供初始化信號(hào)INTL、INT1的配線
[0267]P提供電源電位(VSS)的配線
[0268]W、w提供控制信號(hào)的配線
[0269]PT動(dòng)作期間
[0270]NT非動(dòng)作期間。
【權(quán)利要求】
1.一種移位寄存器，其特征在于， 包含初級(jí)、第I中間級(jí)、第2中間級(jí)、以及末級(jí)， 在第I中間級(jí)和第2中間級(jí)中均設(shè)有:第I輸入端子，其中輸入時(shí)鐘信號(hào)；第2輸入端子，其中輸入與上述時(shí)鐘信號(hào)不同相位的時(shí)鐘信號(hào)；輸出端子，其通過(guò)輸出晶體管連接到第I輸入端子；以及設(shè)定電路，其連接到第2輸入端子和輸出晶體管，用于設(shè)定輸出晶體管的控制端子的電位，第I輸入端子和第2輸入端子中輸入不同相位的時(shí)鐘信號(hào)， 在第2中間級(jí)中設(shè)有連接到上述設(shè)定電路并輸入控制信號(hào)的控制電路， 將輸入到初級(jí)的移位起始信號(hào)成為激活后直至末級(jí)的輸出從激活變成非激活為止的期間設(shè)為動(dòng)作期間， 在輸入到第2中間級(jí)的第I輸入端子的時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始后初次激活了時(shí)，輸入到第2中間級(jí)的第2輸入端子的時(shí)鐘信號(hào)為非激活。
2.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，輸入到第2中間級(jí)的第I輸入端子的時(shí)鐘信號(hào)和輸入到第2中間級(jí)的第2輸入端子的時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始前固定為非激活。
3.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，在輸入到第I中間級(jí)的第I輸入端子的時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始后初次激活了時(shí)，輸入到第I中間級(jí)的第2輸入端子的時(shí)鐘信號(hào)不是非激活。
4.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，在第I中間級(jí)中設(shè)有上述控制電路。
5.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，在第I中間級(jí)中設(shè)有調(diào)整電路，上述調(diào)整電路具有與上述控制電路相同的構(gòu)成，恒定電位信號(hào)取代控制信號(hào)而輸入到上述調(diào)整電路中。
6.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，在上述第I中間級(jí)中設(shè)有初始化電路，上述初始化電路具有與上述控制電路相同的構(gòu)成，初始化信號(hào)輸入到上述初始化電路中。
7.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，使用上述移位起始信號(hào)作為上述控制信號(hào)。
8.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于， 在上述設(shè)定電路中包含第I設(shè)定晶體管和第2設(shè)定晶體管， 第2輸入端子通過(guò)第I設(shè)定晶體管連接到第2設(shè)定晶體管的控制端子，并且輸出晶體管的控制端子通過(guò)第2設(shè)定晶體管連接到恒定電位源， 在輸入到第2輸入端子的時(shí)鐘信號(hào)為激活時(shí)，輸出晶體管截止。
9.根據(jù)權(quán)利要求8所述的移位寄存器，其特征在于，上述控制電路包含與第2設(shè)定晶體管的控制端子連接的控制晶體管，上述控制信號(hào)輸入到上述控制晶體管的控制端子。
10.根據(jù)權(quán)利要求8所述的移位寄存器，其特征在于，上述控制電路包含與輸出晶體管的控制端子連接的控制晶體管，上述控制信號(hào)輸入到上述控制晶體管的控制端子。
11.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，輸出晶體管的半導(dǎo)體層采用氧化物半導(dǎo)體。
12.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于， 還包含第3中間級(jí)， 在第3中間級(jí)中設(shè)有:第I輸入端子；第2輸入端子；輸出端子，其通過(guò)輸出晶體管連接到第I輸入端子；以及設(shè)定電路，其連接到第2輸入端子和輸出晶體管，用于設(shè)定輸出晶體管的控制端子的電位，上述第I輸入端子和第2輸入端子中輸入不同相位的時(shí)鐘信號(hào)，在第3中間級(jí)中設(shè)有控制電路，上述控制電路連接到上述設(shè)定電路，控制信號(hào)輸入到上述控制電路中，在輸入到第3中間級(jí)的第I輸入端子的時(shí)鐘信號(hào)在動(dòng)作期間開(kāi)始后初次激活了時(shí)，輸入到第3中間級(jí)的第2輸入端子的時(shí)鐘信號(hào)為非激活， 輸入到上述第2中間級(jí)的控制電路的控制信號(hào)和輸入到第3中間級(jí)的控制電路的控制信號(hào)由不同的配線提供。
13.—種驅(qū)動(dòng)電路，其特征在于，具備權(quán)利要求1?12中的任一項(xiàng)所述的移位寄存器，設(shè)有:傳送上述控制信號(hào)的控制配線；傳送輸入到第I輸入端子的時(shí)鐘信號(hào)的第I時(shí)鐘配線；以及傳送輸入到第2輸入端子的時(shí)鐘信號(hào)的第2時(shí)鐘配線。
14.根據(jù)權(quán)利要求13所述的驅(qū)動(dòng)電路，其特征在于，上述控制配線以與移位寄存器不重疊的方式配置。
15.一種顯示裝置，其特征在于，具備權(quán)利要求1?12中的任一項(xiàng)所述的移位寄存器。
【文檔編號(hào)】G02F1/133GK104254890SQ201380012540
【公開(kāi)日】2014年12月31日 申請(qǐng)日期:2013年3月5日 優(yōu)先權(quán)日:2012年3月12日
【發(fā)明者】堀內(nèi)智, 田中信也, 田川晶, 巖瀬泰章, 水永隆行, 巖本明久 申請(qǐng)人:夏普株式會(huì)社