基于多通道的低速率語音編解碼系統(tǒng)的制作方法
【技術領域】
[0001]本發(fā)明涉及低速率語音編解碼技術領域，具體是一種基于多通道的低速率語音編解碼系統(tǒng)。
【背景技術】
[0002]語音壓縮編碼的發(fā)展，一直是在用盡可能低的速率獲得盡可能好的合成語音質量的矛盾中發(fā)展的。而語音壓縮編碼的意義在于去除語音信息中的冗余度，降低傳輸比特率或存儲空間。這就要求對原始語音信號進行運算處理，當然，壓縮比特率越大，其運算復雜度也就越大。然后，語音通信往往要求實時進行。因此，這些運算必須在很短的時間內完成。
[0003]20世紀80年代以后，隨著超大規(guī)模集成電路(VLSI)技術的發(fā)展，專用高速數(shù)字信號處理(DSP)芯片的產生，特別是通用DSP處理器指令效率和運算速度的不斷提高，使語音編碼算法的實時處理成為了可能。也正是依托于高速DSP器件的硬件基礎，低速率語音編碼技術才得到進一步的發(fā)展和應用。
[0004]低速率語音編碼的發(fā)展起源于20世紀30年代未，由于軍事保密通信的需要，貝爾電話實驗室的Homer Dudley提出并實現(xiàn)了在低帶寬電話電報電纜上傳輸話音信號的通道聲碼器，成為語音編碼技術的鼻祖。該聲碼器在第二次世界大戰(zhàn)中的有效使用，為聲碼器技術的應用開創(chuàng)了先河。此后，由于帶寬和傳輸干擾為題的急待解決，推動了數(shù)字通信網的發(fā)展，同時也推動了低速率語音編碼技術的迅速發(fā)展。
[0005]進入20世紀80年代以來，光纖傳輸技術的引入，為有線通信提高了巨大的通信容量，使信道帶寬問題似乎得到了解決。但同時，人們對帶寬有限的無線通信、信道價格昂貴的衛(wèi)星通信和軍事保密通信的需求不斷增加。特別是智能網的提出，各種與語音應用服務相關的新業(yè)務不斷涌現(xiàn)，要求語音數(shù)據(jù)能被靈活處理、存儲、轉發(fā)和發(fā)送。從而刺激并推動了應用于移送通信、衛(wèi)星通信、多媒體、智能網和保密通信等領域的低速率語音編碼技術的發(fā)展。
[0006]低速率語音編解碼技術是現(xiàn)代語音通信的基礎，隨著通信方式的不斷更新和擴展，低速率語音編解碼技術顯得尤為重要。隨著現(xiàn)代軍事通信和移動通信的迅速發(fā)展，對低速率語音編解碼器需要日益增加，同時對語音編解碼質量的要求也不斷提高，如何對語音信號進一步壓縮編解碼以擴大系統(tǒng)話路容量和在低速率下實現(xiàn)高質量的合成語音以滿足主觀聽覺的要求是低速率語音編解碼的研宄方向。由于窄帶通信的要求以及對語音信號的高效存貯，促使語音編解碼技術向著低速率發(fā)展，同時向著高可懂度和自然度的方向發(fā)展。在低速率語音編解碼技術的不斷發(fā)展過程中，實用系統(tǒng)的最低壓縮率已經達到2.4Kbps甚至更低，在大大節(jié)省帶寬的同時還保證了語音質量。
[0007]現(xiàn)有的低速率語音通信中，一般采用單數(shù)據(jù)通道的低速率語音編解碼系統(tǒng)，由于單數(shù)據(jù)通道的語音數(shù)據(jù)傳輸能力有限，造成編解碼系統(tǒng)的工作效率不高，無法滿足現(xiàn)代低速率語音通信的要求，而如果增加編解碼系統(tǒng)的數(shù)據(jù)通道，則要相應增加編碼模塊和解碼模塊的數(shù)量，不但會增加制造成本，而且會大大增加系統(tǒng)的體積。

【發(fā)明內容】

[0008]本發(fā)明要解決的技術問題是提供一種基于多通道的低速率語音編解碼系統(tǒng)，在不增加編碼模塊和解碼模塊數(shù)量的前提下，增加編解碼系統(tǒng)的數(shù)據(jù)通道。包括:
若干個AD模塊，用以實現(xiàn)模擬語音信號轉換成數(shù)字語音信號和把數(shù)字語音信號轉換成模擬語音信號；
與AD模塊數(shù)量對應的mcBSP控制器，與AD模塊連接，用于開啟外部AD模塊與內部編碼模塊和解碼內存模塊的數(shù)據(jù)通道；
與AD模塊數(shù)量對應的編碼內存模塊，用以接收并存儲從所述AD模塊傳輸?shù)恼Z音數(shù)字數(shù)據(jù)；
與AD模塊數(shù)量對應的解碼內存模塊，用以發(fā)送所述AD模塊所需的語音數(shù)字數(shù)據(jù)；
與mcBSP控制器，以及編碼內存模塊和解碼內存模塊連接的DMA控制器，用于通過DMA方式實現(xiàn)AD模塊與解碼內存模塊和編碼內存模塊之間的數(shù)據(jù)搬運；
高速緩存接口，與各編碼內存模塊和解碼內存模塊連接，把編碼內存模塊數(shù)據(jù)傳輸?shù)礁咚倬彺婺K，并把高速緩存模塊的數(shù)據(jù)傳輸?shù)礁鹘獯a內存模塊；
與高速緩存接口連接的高速緩存模塊，用以給編碼模塊和解碼模塊提供緩存；
與高速緩存模塊連接的編碼模塊，用以實現(xiàn)把標準語音數(shù)據(jù)壓縮成低速率語音數(shù)據(jù)； 與高速緩存模塊連接的解碼模塊，用以實現(xiàn)把低速率語音數(shù)據(jù)解壓縮成標準語音數(shù)據(jù)；
與編碼模塊連接的編碼輸出隊列，用以存儲編碼后的數(shù)據(jù)；
與解碼模塊連接的解碼輸入隊列，用以存放解碼所需的數(shù)據(jù)；
與高速緩存模塊、編碼模塊和解碼模塊連接的編解碼控制器，用于控制編碼模塊和解碼模塊的工作。
[0009]優(yōu)選地，所述編碼內存模塊，具有上下兩區(qū)，其中一區(qū)通過DMA方式與所述mcBsp控制器處于相連狀態(tài)，另外一區(qū)則處于空閑狀態(tài)；所述解碼內存模塊，具有上下兩區(qū)，其中一區(qū)通過DMA方式與所述mcBsp控制器處于相連狀態(tài)，另外一區(qū)處于空閑狀態(tài)。
[0010]本發(fā)明具有如下有益技術效果:
I，具有系統(tǒng)結構簡明，實用靈活方便的特點。
[0011]2，在不增加編碼模塊和解碼模塊數(shù)量的前提下滿足了多數(shù)據(jù)通道編解碼系統(tǒng)的要求，降低了制造成本，減小了產品的體積。
[0012]3，可以實現(xiàn)多個通道不同幀頻的語音數(shù)據(jù)，進行不同的數(shù)據(jù)編碼方式。
【附圖說明】
[0013]圖1是本發(fā)明的系統(tǒng)原理圖；
圖2是本發(fā)明提供的編解碼內存狀態(tài)格式；
圖3是本發(fā)明的工作流程圖。
【具體實施方式】
[0014]本發(fā)明所列舉的實施例，只是用于幫助理解本發(fā)明，不應理解為對本發(fā)明保護范圍的限定，對于本技術領域的普通技術人員來說，在不脫離本發(fā)明思想的前提下，還可以對本發(fā)明進行改進和修飾，這些改進和修飾也落入本發(fā)明權利要求保護的范圍內。
[0015]下面我們以三數(shù)據(jù)通道為實施例對本發(fā)明進行介紹。如圖1所示，本發(fā)明包括: 第一 AD模塊100、第二 AD模塊110和第三AD模塊120，用以實現(xiàn)模擬語音信號轉換成數(shù)字語音信號和把數(shù)字語音信號轉換成模擬語音信號；
第一 mcBSP控制器101、第二 mcBSP控制器111和第三mcBSP控制器121，分別與第一AD模塊100、第二 AD模塊110和第三AD模塊120連接，用于開啟AD模塊與編碼內存模塊和解碼內存模塊的數(shù)據(jù)通道；
第一編碼內存模塊102、第二編碼內存模塊112和第三編碼內存模塊122，用以接收并存儲從各AD模塊傳輸?shù)恼Z音數(shù)字數(shù)據(jù)，各編碼內存模塊具有上下兩區(qū)，其中一區(qū)通過DMA方式與所述mcBsp控制器處于相連狀態(tài)，另外一區(qū)則處于空閑狀態(tài)；
第一解碼內存模塊103、第二解碼內存模塊113和第三解碼內存模塊123，用以發(fā)送所述AD模塊所需的語音數(shù)字數(shù)據(jù)，各解碼內存模塊具有上下兩區(qū)，其中一區(qū)通過DMA方式與所述mcBsp控制器處于相連狀態(tài)，另外一區(qū)處于空閑狀態(tài)；
第一 DMA控制器104、第二 DMA控制器105、第三DMA控制器114、第四DMA控制器115、第五DMA控制器124和第六DMA控制器125，分別與mcBSP控制器，以及編碼內存模塊和解碼內存模塊連接，用于通過DMA方式實現(xiàn)AD模塊與解碼內存模塊和編碼內存模塊之間的數(shù)據(jù)搬運；
高速緩存接口 130，與各編碼內存模塊和解碼內存模塊連接，把編碼內存模塊數(shù)據(jù)傳輸?shù)礁咚倬彺婺K，并把高速緩存模塊的數(shù)據(jù)傳輸?shù)浇獯a內存模塊；
與高速緩存接口連接的高速緩存模塊160，用以給編碼模塊和解碼模塊提供緩存；
與高速緩存模塊連接的編碼模塊150，用以實現(xiàn)把標準語音數(shù)據(jù)壓縮成低速率語音數(shù)據(jù)；
與高速緩存模塊連接的解碼模塊151，用以實現(xiàn)把低速率語音數(shù)據(jù)解壓縮成標準語音數(shù)據(jù)；
與編碼模塊150連接的編碼輸出隊列140，用以存儲編碼后的數(shù)據(jù)；
與解碼模塊151連接的解碼輸入隊列141，用以存放解碼所需的數(shù)據(jù)；
與高速緩存模塊160、編碼模塊150和解碼模塊151連接的編解碼控制器170，用于控制編碼模塊和解碼模塊的工作。
[0016]下面我們再結合本發(fā)明的工作流程進行更為詳細的介紹，圖2所示為本發(fā)明編解碼內存狀態(tài)寄存器，編解碼內存狀態(tài)格式，一共占用3個字節(jié)，具體地址代表屬性如下:
DD2:Bit23通道3解碼空閑區(qū)
DP2:Bit22-Bit20 通道3解碼優(yōu)先級 CD2:Bitl9通道3編碼空閑區(qū)
CP2:Bitl8-Bitl6 通道3編碼優(yōu)先級 DDl:Bitl5通道2解碼空閑區(qū)
DPI:Bitl4-Bitl2通道2解碼優(yōu)先級 CDl通道2編碼空閑區(qū)
CPl:BitlO-Bit8 通道2編碼優(yōu)先級 DDO:Bit7通道I解碼空閑區(qū)
DPO:Bit6-Bit4通道I解碼優(yōu)先級
CDO:Bitl3通道I編碼空閑區(qū)