半導(dǎo)體裝置及其制造方法
【專利摘要】本發(fā)明涉及一種半導(dǎo)體裝置的制造方法，其為半導(dǎo)體芯片和布線電路基板各自的連接部相互電連接而成的半導(dǎo)體裝置或多個(gè)半導(dǎo)體芯片各自的連接部相互電連接而成的半導(dǎo)體裝置的制造方法，其中，所述制造方法具備將所述連接部的至少一部分用含有具有下述式(1-1)或(1-2)所示基團(tuán)的化合物的半導(dǎo)體用粘接劑密封的工序。式中，R1表示供電子性基團(tuán)、多個(gè)存在的R1相互可以相同也可以不同。
【專利說明】半導(dǎo)體裝置及其制造方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及使用了半導(dǎo)體用粘接劑的半導(dǎo)體裝置的制造方法及通過該制造方法得到的半導(dǎo)體裝置。

【背景技術(shù)】
[0002]以往，為了將半導(dǎo)體芯片與基板連接，廣泛應(yīng)用了使用金線等金屬細(xì)線的引線接合方式。另一方面，為了應(yīng)對對半導(dǎo)體裝置的高功能化、高集成化、高速化等的要求，在半導(dǎo)體芯片或基板上形成被稱為凸塊(bump)的導(dǎo)電性突起而將半導(dǎo)體芯片與基板直接連接的倒裝片連接方式(FC連接方式)逐漸得到推廣。
[0003]例如，關(guān)于半導(dǎo)體芯片與基板間的連接，在BGA(球柵陣列封裝，Ball GridArray)、CSP(芯片尺寸封裝,Chip Size Package)等中盛行使用的C0B(板上芯片封裝,ChipOn Board)型的連接方式也屬于FC連接方式。另外，關(guān)于FC連接方式，在半導(dǎo)體芯片上形成連接部(凸塊或布線)而將半導(dǎo)體芯片間連接的COC(疊層芯片封裝，Chip On Chip)型的連接方式也得到廣泛應(yīng)用(例如參照專利文獻(xiàn)I)。
[0004]另外，對于強(qiáng)烈要求進(jìn)一步小型化、薄型化、高功能化的封裝而言，將上述連接方式層疊/多段化而成的芯片堆疊型封裝(chip stack package)、Ρ0Ρ (堆棧式封裝,PackageOn Package)、TSV(娃通孔技術(shù),Through-Silicon Via)等也開始得到廣泛普及。這樣的層疊/多段化技術(shù)由于將半導(dǎo)體芯片等三維地配置，因此與二維地配置的方法相比更能夠使封裝變小。另外，對于提高半導(dǎo)體的性能、減小噪聲、削減安裝面積、節(jié)省電量也是有效的，因此作為新一代的半導(dǎo)體布線技術(shù)備受注目。
[0005]另外，作為上述連接部(凸塊或布線)中使用的主要金屬，有焊錫、錫、金、銀、銅、鎳等，還可以使用含有其中多種金屬的導(dǎo)電材料。連接部中使用的金屬由于表面氧化而生成氧化膜或在表面附著有氧化物等雜質(zhì)，因此連接部的連接面上有時(shí)會產(chǎn)生雜質(zhì)。當(dāng)這樣的雜質(zhì)殘留時(shí)，半導(dǎo)體芯片與基板間或2個(gè)半導(dǎo)體芯片間的連接性/絕緣可靠性降低，有使采用上述連接方式的益處受損的擔(dān)憂。
[0006]另外，作為抑制這些雜質(zhì)產(chǎn)生的方法，有通過作為0SP(有機(jī)保焊膜，OrganicSolderbility Preservatives)處理等已知的將連接部用防氧化膜包覆的方法,但該防氧化膜有時(shí)會成為連接工藝中的焊錫潤濕性降低、連接性降低等的原因。
[0007]因此，作為除去上述氧化膜或雜質(zhì)的方法，提出了使半導(dǎo)體材料中含有助熔劑的方法(例如參照專利文獻(xiàn)2?5)。
[0008]現(xiàn)有技術(shù)文獻(xiàn)
[0009]專利文獻(xiàn)
[0010]專利文獻(xiàn)1:日本特開2008-294382號公報(bào)
[0011]專利文獻(xiàn)2:日本特開2001-223227號公報(bào)
[0012]專利文獻(xiàn)3:日本特開2002-283098號公報(bào)
[0013]專利文獻(xiàn)4:日本特開2005-272547號公報(bào)
[0014]專利文獻(xiàn)5:日本特開2006-169407號公報(bào)


【發(fā)明內(nèi)容】

[0015]發(fā)明欲解決的課題
[0016]通常，從充分確保連接性和/或絕緣可靠性的觀點(diǎn)出發(fā)，連接部之間的連接使用金屬接合。半導(dǎo)體材料不具有充分的助熔劑活性(金屬表面的氧化膜或雜質(zhì)的除去效果)時(shí)，有可能無法除去金屬表面的氧化膜或雜質(zhì)，無法形成良好的金屬-金屬接合，從而無法確保導(dǎo)通。
[0017]另外，上述半導(dǎo)體裝置的制造工藝中，要求連接時(shí)間(接合時(shí)間，bonding time)縮短。連接時(shí)間(接合時(shí)間)的縮短成為可能時(shí)，能夠使生產(chǎn)率提高。但是，通常若縮短連接時(shí)間，則有可能會降低連接可靠性。
[0018]本發(fā)明的目的在于提供能夠在更短時(shí)間內(nèi)更大量地制造可靠性優(yōu)異的半導(dǎo)體裝置的半導(dǎo)體裝置的制造方法以及半導(dǎo)體裝置。
[0019]用于解決課題的手段
[0020]本發(fā)明的一個(gè)方式涉及一種半導(dǎo)體裝置的制造方法，其為半導(dǎo)體芯片和布線電路基板各自的連接部相互電連接而成的半導(dǎo)體裝置或多個(gè)半導(dǎo)體芯片各自的連接部相互電連接而成的半導(dǎo)體裝置的制造方法，其中，所述制造方法具備將上述連接部的至少一部分用含有具有下述式(1-1)或(1-2)所示基團(tuán)的化合物的半導(dǎo)體用粘接劑密封的工序。
[0021]

【權(quán)利要求】
1.一種半導(dǎo)體裝置的制造方法，其為半導(dǎo)體芯片和布線電路基板各自的連接部相互電連接而成的半導(dǎo)體裝置或多個(gè)半導(dǎo)體芯片各自的連接部相互電連接而成的半導(dǎo)體裝置的制造方法，其中， 所述制造方法具備將所述連接部的至少一部分用含有具有下述式(1-1)或(1-2)所示的基團(tuán)的化合物的半導(dǎo)體用粘接劑密封的工序，
式中，R1表示供電子性基團(tuán)、多個(gè)存在的R1相互可以相同也可以不同。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中，所述化合物為具有2個(gè)羧基的化合物。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體裝置的制造方法，其中，所述化合物為下述式(2-1)或(2-2)所示的化合物，
式中，R1表示供電子性基團(tuán)、R2表示氫原子或供電子性基團(tuán)、η1表示O~15的整數(shù)、η2表示I~14的整數(shù)，多個(gè)存在的R1相互可以相同也可以不同，R2多個(gè)存在時(shí)，R2相互可以相同也可以不同。
4.根據(jù)權(quán)利要求1~3中任一項(xiàng)所述的半導(dǎo)體裝置的制造方法，其中，所述化合物為下述式(3-1)或(3-2)所示的化合物，
式中，R1表示供電子性基團(tuán)、R2表示氫原子或供電子性基團(tuán)、m1表示O~10的整數(shù)、m2表示O~9的整數(shù)，多個(gè)存在的R1和R2分別相互可以相同也可以不同。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置的制造方法，其中，所述m1為O~8的整數(shù)、m2為O~7的整數(shù)。
6.根據(jù)權(quán)利要求1~5中任一項(xiàng)所述的半導(dǎo)體裝置的制造方法，其中，所述化合物的熔點(diǎn)為150°C以下。
7.根據(jù)權(quán)利要求1~6中任一項(xiàng)所述的半導(dǎo)體裝置的制造方法，其中，所述供電子性基團(tuán)為碳數(shù)為1~10的烷基。
8.根據(jù)權(quán)利要求1~7中任一項(xiàng)所述的半導(dǎo)體裝置的制造方法，其中，所述半導(dǎo)體用粘接劑進(jìn)一步含有重均分子量為10000以上的高分子成分。
9.根據(jù)權(quán)利要求1~8中任一項(xiàng)所述的半導(dǎo)體裝置的制造方法，其中，所述半導(dǎo)體用粘接劑的形狀為膜狀。
10.一種半導(dǎo)體裝置，其是通過權(quán)利要求1~9中任一項(xiàng)所述的制造方法得到的。
【文檔編號】C09J11/06GK104137246SQ201380010640
【公開日】2014年11月5日 申請日期:2013年2月22日 優(yōu)先權(quán)日:2012年2月24日
【發(fā)明者】本田一尊, 永井朗, 佐藤慎 申請人:日立化成株式會社