專利名稱：一種cpu訪問和控制多個msa24光模塊的裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種CPU訪問和控制多個MSA24光模塊的裝置，具體的 涉及一種CPU訪問和控制多個帶IIC接口并滿足MSA24協(xié)議的光模塊的 裝置。
背景技術(shù)：
隨著SDH和DWDM光纖傳輸系統(tǒng)的發(fā)展，對光模塊的需求劇增。 為很好適用SDH和DWDM光傳輸系統(tǒng)，國外的眾多廠家紛紛推出符合 MSA的2.5G光模塊，如Agere、 JDS、 HITACHI、 Samsung、 Lacomm-iT、 NEC、 Vichel、 Alcatel、 TOSHIBA, OCP及WTD等。MSA24協(xié)議在業(yè)界 叫做多源封裝協(xié)議。封裝是在國際通行的多源封裝(24腳雙列直插式) 分別定義了 2.5G發(fā)送和接收模塊的24腳的定義。滿足這樣協(xié)議的光才莫塊 可接入STM-16、 STM-4、 STM-1、 FEC、 GbE、 FC等業(yè)務(wù)。
但是該協(xié)議沒有定義外界和模塊通訊的接口，業(yè)界一般采用IIC接口 進(jìn)行通訊。
隨著系統(tǒng)集成度的增加，可能需要同時訪問和控制多個光模塊的情 況，但是IIC只有時鐘和數(shù)據(jù)線，缺少地址線。所以，要滿足對系統(tǒng)中多
個光模塊可以通過一個數(shù)字邏輯模塊配合nc對多個光模塊進(jìn)行訪問。一 般可以利用可編程邏輯器件來實現(xiàn)。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種CPU訪問和控制多個MSA24 光模塊的裝置，通過本裝置，CPU可以正確訪問多個光模塊的任何一個， 靈活而且穩(wěn)定；當(dāng)光模塊的數(shù)目發(fā)生變化時，通過調(diào)整可編程邏輯器件的邏輯開關(guān)，就可以滿足要求，設(shè)計很靈活。
為了解決上述問題，本發(fā)明提供了 一種CPU訪問和控制多個MSA24 光模塊的裝置，包括CPU和至少一個MSA24光模塊，所述CPU通過 數(shù)據(jù)線分別和所述MSA24光模塊相連接，還包括可編程邏輯器件，所述 CPU通過時鐘線和系統(tǒng)總線與所述可編程邏輯器件相連接，所述CPU通 過系統(tǒng)總線選通連接所述MSA24光模塊的時鐘線；所述可編程邏輯器件 通過時鐘線分別和所述MSA24光模塊相連接；
進(jìn)一步的，本發(fā)明所述的裝置，其中，所述CPU與MSA24光模塊的 數(shù)據(jù)線和可編程邏輯器件與所述MSA24光模塊的時鐘線通過IIC協(xié)議接 口相連才妄；
進(jìn)一步的，本發(fā)明所述的裝置，其中，所述可編程邏輯器件為復(fù)雜可 編程邏輯器件，所述復(fù)雜可編程邏輯器件設(shè)置有至少一個寄存器，所述寄 存器通過開關(guān)邏輯分別與所述時鐘線對應(yīng)連接；所述CPU通過系統(tǒng)總線 對所述寄存器進(jìn)行讀寫操作，通過所述開關(guān)邏輯控制所述時鐘線的有效狀 態(tài)；
進(jìn)一步的，本發(fā)明所述的裝置，其中，當(dāng)所述寄存器中的內(nèi)容為邏輯 "0"時，所述對應(yīng)的時鐘線處于無效狀態(tài)；當(dāng)所述寄存器中的內(nèi)容為邏 輯"1"時，所述對應(yīng)的時鐘線處于有效狀態(tài)；當(dāng)所述復(fù)數(shù)個寄存器中的 內(nèi)容都為邏輯"0"時，所有的時鐘線均處于關(guān)閉狀態(tài)；
進(jìn)一步的，本發(fā)明所述的裝置，其中，所述數(shù)據(jù)線為12CSDA，所述 時鐘線為12CSCL。
所述IIC接口可以在MSA24以外自行添加IIC接口 ，也可以在MSA24 接口中沒有定義的管腳定義成IIC,在此，將此類帶IIC且滿足MSA24 協(xié)議的光模塊稱為增強型MSA24光模塊。
與現(xiàn)有技術(shù)相比，本發(fā)明所述裝置，具有如下優(yōu)點1) 電路實現(xiàn)簡單， 一般的CPU和可編程邏輯器件都可實現(xiàn)該電路；
帶有nc接口的可直接使用，沒有nc接口的可以通過io 口模擬，邏輯
占用的資源很少， 一般的可編程邏輯器件都可以實現(xiàn)；
2) 設(shè)計靈活，增強型MSA24光模塊數(shù)目發(fā)生變化時，通過調(diào)整可編 程邏輯器件的邏輯即可滿足要求。


圖1為本發(fā)明實施例中CPU控制多個增強型MSA24光模塊的裝置結(jié) 構(gòu)圖2為本發(fā)明實施例中可編程器件的結(jié)構(gòu)示意圖。
具體實施例方式
本發(fā)明為了解決傳統(tǒng)技術(shù)方案存在的弊端，通過以下具體實施例進(jìn)一 步闡述本發(fā)明所述的一種CPU訪問和控制多個MSA24光模塊的裝置，以 下對具體實施方式
進(jìn)行詳細(xì)描述，但不作為對本發(fā)明的限定。
所述IIC接口可以在MSA24以外自行添加IIC接口 ，也可以在MSA24 接口中沒有定義的管腳定義成IIC，在此，將此類帶IIC且滿足MSA24 協(xié)議的光模塊稱為增強型MSA24光模塊。
本發(fā)明技術(shù)方案中，將CPU的I2C接口的時鐘線連接到一個可編程 邏輯器件，使該可編程邏輯器件輸出復(fù)數(shù)條時鐘線；將輸出的復(fù)數(shù)條時鐘 線與上述復(fù)數(shù)個待訪問的MSA24光模塊一對一連接。CPU通過系統(tǒng)總線 (地址/數(shù)據(jù)/控制總線)控制該復(fù)數(shù)條時鐘線，使得在同一時刻僅有一條 時鐘線有效，從而使CPU在某一時刻訪問與該條有效時鐘線相連接的 MSA24光模塊。
上述的可編程邏輯器件中有復(fù)數(shù)個寄存器，該復(fù)數(shù)個寄存器通過開關(guān)
邏輯與復(fù)數(shù)條時鐘線對應(yīng)連接，CPU通過系統(tǒng)總線對該復(fù)數(shù)個寄存器進(jìn) 行讀寫操作，通過開關(guān)邏輯控制所述的復(fù)數(shù)條時鐘線的有效狀態(tài)。當(dāng)寄存器中的內(nèi)容為邏輯"0"時，對應(yīng)的時鐘線處于無效狀態(tài)；當(dāng)寄存器中的 內(nèi)容為邏輯"1"時，對應(yīng)的時鐘線處于有效狀態(tài)。當(dāng)復(fù)數(shù)個寄存器中的 內(nèi)容都為邏輯"0"時，所有的時鐘線均處于關(guān)閉狀態(tài)，以便CPU對其他 器件進(jìn)行訪問。
通過上述方法，可以由cpu準(zhǔn)確地訪問多個msa24光模塊的任何一 個；當(dāng)msa24光模塊的數(shù)目發(fā)生變化時，通過調(diào)整可編程邏輯器件的邏 輯就可以滿足要求。
如圖1所示，為本發(fā)明實施例中CPU控制多個增強型MSA24光模塊 的裝置結(jié)構(gòu)圖，其中，包括CPU 10， cpld11 ( Complex Programmable Logic Device復(fù)雜可編程邏輯器件)，多個增強型MSA24光模塊12, CPU 通過CPLD 11來控制每個增強型MSA24光模塊。
cpu 10的lie接口提供數(shù)據(jù)線iicsda、時鐘線iicscl。雙向的
IICSDA線從CPU 10出來，同時連接到各個增強型MSA24光模塊12的 iic接口。單向的iicscl線經(jīng)過cpld 11后變成多條相同的時鐘線，從 IICSCL1到IICSCLN，分別分配給各個增強型MSA24光模塊12。同一時 刻，在cpu 10的控制下，通過地址/數(shù)據(jù)/控制總線控制cpld 11使
ncscLi到ncscLN這n條時鐘線中只能有一條有效，即對應(yīng)的增強型
MSA24光模塊只有一個能被訪問。另外，如果在同一時刻所有時鐘線均 無歲丈，則不進(jìn)4亍訪問。
CPLD中提供了增強型MSA24光模塊的訪問控制功能。如圖2所示， 為本發(fā)明實施例中可編程器件的結(jié)構(gòu)示意圖。CPLD 11中有N個寄存器 110， REG1到REGN，分別存放了各個增強型MSA24光模塊IIC接口時 鐘的開關(guān)狀態(tài)
寄存器中的內(nèi)容為邏輯"0"時，對應(yīng)的增強型MSA24光模塊IIC接 口時鐘關(guān)閉；
寄存器中的內(nèi)容為邏輯"1"時，對應(yīng)的增強型MSA24光模塊IIC接口時鐘打開；
所述若干個寄存器110通過邏輯開關(guān)111與所述若干條時鐘線一一對 應(yīng)連接，并且系統(tǒng)總線與寄存器110相連，由CPU引來的時鐘線也與邏 輯開關(guān)lll相連；
CPU通過系統(tǒng)總線訪問這些寄存器，并對它們進(jìn)行讀寫搡作。在對 某個增強型MSA24光模塊的訪問周期中，CPU必須保證所有N個寄存器 110中，只有一個的值為"1";當(dāng)系統(tǒng)中還有其他器件需要CPU通過IIC 接口訪問時，這N個寄存器內(nèi)的值都為"0",以便CPU對其他器件的訪問。
N個寄存器110通過一個開關(guān)邏輯111與IICSCL1到IICSCLN條時 鐘線對應(yīng)連接，某一寄存器中的"o"或'T，值，決定對應(yīng)的時鐘線是無 效或有效，進(jìn)而決定與該時鐘線相連接的增強型MSA24光模塊是否凈皮訪 問，所述若干條時鐘線的有效狀態(tài)，反映了與其相連的對應(yīng)的光模塊接口 時鐘的開關(guān)狀態(tài)。
當(dāng)然，本發(fā)明還可有其他多種實施例，在不背離本發(fā)明精神及其實質(zhì) 的情況下，熟悉本領(lǐng)域的技術(shù)人員可根據(jù)本發(fā)明做出各種相應(yīng)的改變和變 形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范 圍。
權(quán)利要求
1、一種CPU訪問和控制多個MSA24光模塊的裝置，包括CPU和至少一個MSA24光模塊，所述CPU通過數(shù)據(jù)線分別和所述MSA24光模塊相連接，其特征在于，還包括可編程邏輯器件，所述CPU通過時鐘線和系統(tǒng)總線與所述可編程邏輯器件相連接，所述CPU通過系統(tǒng)總線選通連接所述MSA24光模塊的時鐘線；所述可編程邏輯器件通過時鐘線分別和所述MSA24光模塊相連接。
2、 如權(quán)利要求l所述的裝置，其特征在于，所述CPU與MSA24光 模塊的數(shù)據(jù)線和可編程邏輯器件與所述MSA24光模塊的時鐘線通過IIC 協(xié)議接口相連接。
3、 如權(quán)利要求1所述的裝置，其特征在于，所述可編程邏輯器件為 復(fù)雜可編程邏輯器件，所述復(fù)雜可編程邏輯器件設(shè)置有至少一個寄存器， 所述寄存器通過開關(guān)邏輯分別與所述時鐘線對應(yīng)連接；所述CPU通過系 統(tǒng)總線對所述寄存器進(jìn)行讀寫操作，通過所述開關(guān)邏輯控制所述時鐘線的 有效狀態(tài)。
4、 如權(quán)利要求1所述的裝置，其特征在于，當(dāng)所述寄存器中的內(nèi)容 為邏輯"0"時，所述對應(yīng)的時鐘線處于無效狀態(tài)；當(dāng)所述寄存器中的內(nèi) 容為邏輯"1"時，所述對應(yīng)的時鐘線處于有效狀態(tài)；當(dāng)所述復(fù)數(shù)個寄存 器中的內(nèi)容都為邏輯"0"時，所有的時鐘線均處于關(guān)閉狀態(tài)。
5、 如權(quán)利要求l所述的裝置，其特征在于，所述數(shù)據(jù)線為12CSDA， 所述時鐘線為12CSCL。
全文摘要
本發(fā)明公開了一種CPU訪問和控制多個MSA24光模塊的裝置，包括CPU和至少一個MSA24光模塊，所述CPU通過數(shù)據(jù)線分別和所述MSA24光模塊相連接，還包括可編程邏輯器件，所述CPU通過時鐘線和系統(tǒng)總線與所述可編程邏輯器件相連接，所述CPU通過系統(tǒng)總線選通連接所述MSA24光模塊的時鐘線；所述可編程邏輯器件通過時鐘線分別和所述MSA24光模塊相連接。通過本方法，CPU可以正確訪問多個光模塊的任何一個，靈活而且穩(wěn)定；當(dāng)光模塊的數(shù)目發(fā)生變化時，通過調(diào)整可編程邏輯器件的邏輯開關(guān)，就可以滿足要求，設(shè)計很靈活。
文檔編號H04J3/08GK101430673SQ200710165959
公開日2009年5月13日 申請日期2007年11月9日 優(yōu)先權(quán)日2007年11月9日
發(fā)明者平 崔 申請人:中興通訊股份有限公司