專利名稱：一種基于非2的整次冪數字頻率合成技術的頻率轉換設備的制作方法
技術領域：
本實用新型屬于數字頻率合成技術領域，尤其涉及一種基于非2的整次冪數字頻率合成技術的頻率轉換設備。
背景技術：
直接數字頻率合成器技術是一種新的頻率合成方法，與傳統(tǒng)模擬的頻率合成器相t匕，直接數字頻率合成器具有低成本、低功耗、高分辨率和快速轉換時間等優(yōu)點，是無線通信設備系統(tǒng)實現全數字化的一個關鍵技術。目前成熟的直接數字頻率合成器技術主要由兩部分組成相位累加器和波形存儲器，在工作時鐘的驅動下，相位累加器對頻率控制字進行線性累加，輸出相位字對波形存儲器進行查表尋址，使之輸出幅度相位連續(xù)變化的波形信號。N位相位累加器將相位圓周分成2Nf相位點，其相位的分辨率為Λ φ = 2π/2Ν。已知其工作時鐘頻率為Fs，最小頻率間隔為Af = Fs/2n。直接數字頻率合成器輸出的頻率為Ftjut，可以計算出頻率控制字為Fw = F0Ut/Fs*2No頻率控制字累加后的結果是相位字，相位字大于2N時溢出取其余數，其溢出的頻率就是直接數字頻率合成器輸出信號的頻率。if [Pw ⑴彡 2n]Pw (i+1) =Pw ⑴+FwelsePw (i+1) = Pw (i) -2N通過累加得到的相位字進行查表即可輸出信號。對一個周期內標準余弦信號進行2N采樣，得到的采樣點存入波形存儲器中。在實際應用中，利用正弦波的對稱性，將2 31范圍內的幅值、相位點映射到π/2范圍內，降低4倍存儲量，只需要存儲2Ν個采樣點中的2ν_2個采樣點。對于N位的相位累加器，輸出頻率的頻率字為Fw = FJFJZ'Fw應為正整數。由公式知只有當工作頻率Fs和輸出頻率Ftjut是2的整次冪倍數關系時，才能整除，否則計算的頻率字就會有誤差。在實際應用中，對頻率合成器的要求通常是主時鐘頻率為Fs，要求輸出頻率為K*DF的正余弦波信號，其中，DF為步進頻率，k = Kmin Kmax表示一段連續(xù)的整數范圍，而通常Fs和DF不滿足2的整次冪倍數關系。為了解決這一問題，通常的做法是增加相位累加器的位數N ，N越大造成的頻率誤差也越小。但這樣會使波形存儲器相當龐大，折中的辦法是相位累加器的位數N可以較大，但截取相位累加器的高M位作為波形存儲器的尋址地址，低位不參與尋址，然而這樣會引入波形幅度誤差。為了使頻率誤差和波形幅度達到可接收的范圍，需要較大的N和M數值，也使波形存儲器占用大量資源。
發(fā)明內容本實用新型提供了一種基于非2的整次冪數字頻率合成技術的頻率轉換設備，旨在解決現有技術提供的數字頻率合成器只有當工作頻率和輸出頻率是2的整次冪倍數關系時才能整除，否則計算的頻率字就會有誤差，以及波形存儲器占用大量資源的問題。本實用新型的技術方案是這樣實現的，一種基于非2的整次冪數字頻率合成技術的頻率轉換設備，該頻率轉換設備由輸入射頻單元、AD單元、輸入數字變頻單元、數字信號處理單元、輸出數字變頻單元、DA單元、輸出射頻單元依次連接而成；所述輸入數字變頻單元為配置有輸入數字頻率合成器的輸入數字變頻單元；所述輸出數字變頻單元為配置有輸出數字頻率合成器的輸出數字變頻單元。進一步，所述輸入數字變頻單元和輸出數字變頻單元是通過硬件平臺FPGA實現，硬件平臺FPGA芯片采用Altera公司的EP4CE115F23C8器件。本實用新型提供的基于非2的整次冪數字頻率合成技術的頻率轉換設備，由輸入射頻單元、AD單元、輸入數字變頻單元、數字信號處理單元、輸出數字變頻單元、DA單元、輸出射頻單元依次連接而成；在為Fs情況下，輸出正余弦信號的頻率為的整數倍，而僅要求主時鐘頻率是輸出頻率步進值的整倍數，并且沒有頻率誤差，波形幅度誤差只受數值位寬影響而沒有不受相位字位寬截取的影響；相位圓周上的相位點數不需要是2的整次冪，減小了相位字的冗余度，減小了查表的容量，增加了直接數字頻率合成器輸出頻率的靈活性，拓寬了直接數字頻率合成器應用范圍，具有較強的推廣與應用價值。

圖1是本實用新型實施例提供的基于非2的整次冪數字頻率合成技術的頻率轉換設備的結構框圖；圖2為與本實用新型實施例相配套的軟件模塊圖。圖中11、相位累加器；12、象限累加器；13、波形存儲器。
具體實施方式
為了使本實用新型的目的、技術方案及優(yōu)點更加清楚明白，
以下結合附圖及實施例，對本實用新型進行進一步的詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本實用新型，并不用于限定發(fā)明。如圖1所示，本實用新型實施例提供了一種基于非2的整次冪數字頻率合成技術的頻率轉換設備，該頻率轉換設備由輸入射頻單元、AD單元、輸入數字變頻單元、數字信號處理單元、輸出數字變頻單元、DA單元、輸出射頻單元依次連接而成；所述輸入數字變頻單元為配置有輸入數字頻率合成器的輸入數字變頻單元；所述輸出數字變頻單元為配置有輸出數字頻率合成器的輸出數字變頻單元。輸入數字變頻單元和輸出數字變頻單元是通過硬件平臺FPGA實現，硬件平臺FPGA芯片采用Altera公司的EP4CE115F23C8器件。圖2為與本實用新型實施例相配套的軟件模塊圖。主要包括相位累加器11、象限累加器12、波形存儲器13 ；相位累加器11與象限累加器12相連接，象限累加器12與波形存儲器13相連接。在本實用新型實施例中，該數字正余弦頻率合成器在主時鐘頻率為Fs情況下，輸出頻率為K*DF的正余弦波信號，其中DF為輸出頻率步進值，k = I Fs/DF，Fs為DF的整倍數。[0025]在本實用新型實施例中，相位累加器、象限累加器采用MCS-51。在本實用新型實施例中，波形存儲器采用USB 口存儲器。利用本實用新型實施例提供的基于非2的整次冪數字頻率合成技術的頻率轉換設備進行工作的實現流程。包括以下步驟把Fs只能整除DF而不能整除2*DF的情況定義為“全長”，把Fs只能整除2*DF而不能整除4*DF的情況定義為“半長”，把Fs只能整除4*DF而不能整除8*DF的情況定義為“ 1/4長”，把Fs可整除8*DF的情況定義為“ 1/8長”，并計算波形存儲器13表格容量，其中Fs為主時鐘頻率，DF為輸出頻率步進值；在步驟S202中，相位累加器11在“全長”、“半長”、“ 1/4長”、“1/8長”情況下使得2l_1 ( Fs/DF < 2l、2l-1 ( Fs/(2*DF) < 2L、2L-1 ( Fs/(4*DF) < 2L、2L-1 ( Fs/(8*DF) < 2L,并以模Fs/DF、Fs/(2*DF)、Fs/(4*DF)、Fs/(8*DF)進行累加，每次累加數值為K，其中L為位寬；象限累加器12在“全長”、“半長”、“1/4長”、“1/8長”情況下使得T = 0、1、2、3，
其中，T為位寬；根據相位累加器11及象限累加器12的數值累加結果，從波形存儲器13中讀取出合成的正余弦信號。波形存儲器13表格基本地址長度為Fs/DF，“全長”、“半長”、“1/4長”、“1/8長”情況下波形存儲器13的容量 分別為Fs/DF、Fs/(2*DF)、Fs/(4*DF)、Fs/(8*DF)+l個地址長度。在本實用新型實施例中，相位累加器11每次的累加數值大于或等于模值時，累加數值減去模值，同時象限累加器12加I。在本實用新型實施例中，當相位累加器11數值為PHASE，象限累加器12數值為QUAD，輸出正交波形信號為COS和SIN，分別表示正弦和余弦值，“全長”情況下，沒有QUAD，只用PHASE做地址從波形存儲器13中讀出；“半長”情況下，QUAD只有I位，O I共2個數值；“ 1/4長”情況下，QUAD有2位，O 3共4個數值；“ 1/8長”情況下，QUAD有3位，O 7共8個數值。如圖2所示，該數字正余弦頻率合成器由三個部件組成波形存儲器13，相位累加器11，象限累加器12 ;假定設計要求為工作頻率為Fs，輸出信號頻率步進要求DF，輸出頻率為K*DF，k取值范圍為I Fs/DF。設計過程如下1.計算波形存儲器13表格容量，其基本的地址長度為Fs/DF，為了降低波形存儲器13容量要求，充分利用正余弦波形的重復性。為此把Fs只能整除DF而不能整除2*DF的情況成為“全長”;把Fs只能整除2*DF而不能整除4*DF的情況成為“半長”，把Fs只能整除4*DF而不能整除8*DF的情況成為“1/4長”，把Fs可以整除8*DF的情況成為“1/8長”；2.計算波形存儲器13表格，假定地址為整數PHASE，則余弦表為C0S_V(PHASE) = cos(2* π*PHASE*Fs/DF)，正弦表為SIN_V(PHASE) = sin (2* π *PHASE*Fs/DF)?！叭L”、“半長”、“1/4長”、“1/8長”情況下波形存儲器13的容量分別為Fs/DF、Fs/ (2*DF)、Fs/ (4*DF)、Fs/ (8*DF) +1 個地址長度；3.相位累加器11設計，位寬為L，在“全長”、“半長”、“1/4長”、“1/8長”情況下分別要求 2L_1 ( Fs/DF < 2l、2l_1 ( Fs/(2*DF) < 2L、2M ( Fs/(4*DF) < 2L、2L_1 ( Fs/(8*DF)< 2L,以模 Fs/DF、FS/(2*DF)、Fs/(4*DF)、Fs/(8*DF)進行累加，每次累加數值為 K ；4.象限累加器12設計，位寬為T，在“全長”、“半長”、“1/4長”、“1/8長”情況下分別要求T = 0、l、2、3。在“全長”情況下象限累加器12就不再需要。相位累加器11每次累加數值為K，當大于或等于模值時，累加數值減去模值，同時象限累加器12加I ;5.表格讀出機制。假定相位累加器11數值為PHASE，象限累加器12數值為QUAD，輸出正交波形信號為COS和SIN，分別表示正弦和余弦值?！叭L”情況下，沒有QUAD，只用PHASE做地址從波形存儲器13中讀出
C0S=C0S_V(PHASE)
SIN=SIN_V(PHASE)
“半長”情況下，QUAD只有I位，0~1共2個數值 If (QUAD=二O) begin
C0S=C0S_V(PHASE)
SIN=SIN—V(PHASE)
End
Else begin COS=-COS—V(PHASE)
SIN二-SIN—V(PHASE)
End
“ 1/4長"情況下，QUAD有2位，O 3共4個數值 case(QUAD)
權利要求1.一種基于非2的整次冪數字頻率合成技術的頻率轉換設備，其特征在于，該頻率轉換設備由輸入射頻單元、AD單元、輸入數字變頻單元、數字信號處理單元、輸出數字變頻單元、DA單元、輸出射頻單元依次連接而成；所述輸入數字變頻單元為配置有輸入數字頻率合成器的輸入數字變頻單元；所述輸出數字變頻單元為配置有輸出數字頻率合成器的輸出數字變頻單元。
2.如權利要求1所述的基于非2的整次冪數字頻率合成技術的頻率轉換設備，其特征在于，所述輸入數字變頻單元和輸出數字變頻單元是通過硬件平臺FPGA實現，硬件平臺FPGA芯片采用Altera公司的EP4CE115F23C8器件。
專利摘要本實用新型公開了一種基于非2的整次冪數字頻率合成技術的頻率轉換設備，由輸入射頻單元、AD單元、輸入數字變頻單元、數字信號處理單元、輸出數字變頻單元、DA單元、輸出射頻單元依次連接而成；輸入數字變頻單元為配置有輸入數字頻率合成器；輸出數字變頻單元為配置有輸出數字頻率合成器。本實用新型僅要求主時鐘頻率是輸出頻率步進值的整倍數，并且沒有頻率誤差，波形幅度誤差只受數值位寬影響而沒有不受相位字位寬截取的影響；相位圓周上的相位點數不需要是2的整次冪，減小了相位字的冗余度，減小了查表的容量，增加了直接數字頻率合成器輸出頻率的靈活性，拓寬了直接數字頻率合成器應用范圍，具有較強的推廣與應用價值。
文檔編號H03D7/16GK202906837SQ20122035885
公開日2013年4月24日 申請日期2012年7月24日 優(yōu)先權日2012年7月24日
發(fā)明者賈學卿, 王剛 申請人:深圳格蘭泰克科技有限公司