專利名稱：用于集體制造小體積高精度膜片和腔的方法
技術領域：
本發(fā)明涉及利用高精度尺寸控制集體制造腔或膜片或微泵的 領域。
背景技術：
本發(fā)明可特別應用于制造由(例如)需要精確體積控制的硅半 導體材料制成的元件，對于微流體和微氣體應用是有用的。
本發(fā)明能夠用在孩i流體中以制成樣史泵和膜片以控制樣i體積液 體的輸入(例如，大約納升或微微升)。
本發(fā)明的另一個應用是制造用于受控再生產和高精度分布小 量液態(tài)或氣態(tài)產品的器件，尤其是用于在量上按照微升或納升或更 d 、的所測量的產品的配升牛。
在文件DE 19719861和DE 19719862中公開了這種流體元件。
目前，通過干法或濕法蝕刻由硅板制成硅器件中的腔和膜片。 膜片和腔的厚度值直接取決于初始硅晶片(其的厚度和在該厚度上 的公差)以及所使用的蝕刻工藝(蝕刻速度、工藝均勻性)。
為在數(shù)微米至數(shù)百微米的蝕刻厚度上實現(xiàn)大約一微米的高精 度，這種工藝需要貫穿制造周期一直對晶片上(工藝均勻性)或從晶片至晶片(晶片厚度和工藝的均勻性)進行測量。由于需要多次 執(zhí)行精度4企查以及利用高精度儀器而導致較高的制造成本。
因此，由于工藝和晶片厚度上的公差，在工藝未達到足夠的均 勻性的情況下，如果以頻繁地檢查并伴隨著制造成功率降低的風險 對晶片進行單獨地處理，才有高精度的可能。
因此，所引起的問題是晶片必須被單獨地處理。
利用已知工藝，集體批量制造要求極為嚴格厚度公差(大約1
pm)的器件是不可能的。這是由于蝕刻工藝的非均一性以及半導體 晶片(在一個晶片上以及從晶片至晶片)的厚度的非均一性造成的。
本發(fā)明旨在解決的第 一個問題是找到一種能夠集體處理晶片 的工藝。
已知技術還要求在蝕刻工藝期間在每個晶片上執(zhí)行精確重復 的尺寸檢查。這種類型的檢查提供了一種確定蝕刻厚度從而確定要 達到所需的厚度的剩余蝕刻時間的方法。這種工藝還必須是重復的
另夕卜，工藝中的任何突發(fā)變化均能夠導致晶片的損失。具體地， 考慮其是基于蝕刻時間的工藝，工藝中的任何突發(fā)變化(蝕刻速度 和/或晶片上的蝕刻均一性)可以導致超出特定厚度的額外厚度。接 下來，該晶片將超出規(guī)格而被丟棄。
因此，這種技術對基于集體批量工藝的大規(guī)模生產中存在嚴重 不足。制造公差極為嚴格的膜片和腔(對上述應用中的閥開口壓力 以及腔體積的超精密控制)是高度取決于所使用的蝕刻工藝的均一性和再現(xiàn)性。此外，半導體晶片的厚度上的公差對于已知制造工藝 所固有的非均 一性是附加的。

發(fā)明內容
本發(fā)明旨在解決這些問題。
本發(fā)明提供了一種制造(特別地，是集體地或批量地)具有精 確控制的厚度的膜片和/或腔的方法。
首先，本發(fā)明涉及用于制造具有給定厚度的至少 一個腔和/或膜
片的方法，包4舌
選擇晶片，其包括了在絕緣層上具有厚度d的半導體表面層， 在襯底上支撐該絕舌彖層自身；例如其可以是SOI或雙SOI晶片，
對表面層進4亍蝕刻，絕纟彖層形成阻止層以在表面層中形成該腔 和/或膜片。
該腔和/或膜片形成用于將流體引導至封閉的或半封閉空間的裝置。
根據(jù)本發(fā)明，使用絕緣體上硅(SOI)類型，或更普遍的"絕緣 體上半導體"類型的具體材并+的一個或凄t個晶片。具體地，可以佳_ 用通過外延附生獲得的SOI晶片，或通過鍵合(bonding )常規(guī)獲得 的更普遍的標準SOI晶片。
例如，在SOI情況下在SOI晶片上或在包4舌了在絕桑彖層(在襯 底上支撐該絕緣層自身)上具有厚度d的半導體表面層的晶片上由 硅制成的半導體層在整個晶片上具有受控的和精確的厚度。這也是 批量晶片以及從批量至批量的情況。厚度精度(目前是大約1 pm或小于1 pm)大于或等于制造精度器件需要的精度。結果是制成的 腔和膜片在蝕刻之后不需要任何尺寸控制。另外，由于在達到阻止
層時停止蝕刻，所以該方法不需要對蝕刻速度的任何控制。
在蝕刻之前，可以將掩才莫置于表面層上或上方。
可以^f吏用本發(fā)明從一組晶片開始制造凄t個腔或膜片。
接下來，可以放置這些晶片然后組裝以形成高精度封閉的或半 封閉空間。通過表面層的厚度來控制一個尺寸(通常稱作深度)， 而(例如)通過蝕刻方法的掩才莫來控制體積的另兩個尺寸(通常稱 作寬度和長度)。
能夠在具有附加中間材料或沒有附加中間材料的情況下直接 或間4妻組合這些晶片。該組件可以是分子4定合類型。
因此，本發(fā)明也關系到用于制造(優(yōu)選地，集體地制造)腔和 /或膜片和/或微泵的方法，包括根據(jù)本發(fā)明對于批量晶片中的每一 個晶片所執(zhí)行的方法。
本發(fā)明還涉及用于制造樣t閥的方法，包括
使用根據(jù)本發(fā)明的方法，在絕緣體晶片上的第 一半導體的半導 體層中形成該樣么閥的至少 一個底座；
使用根據(jù)本發(fā)明的方法，在絕緣體晶片上的第二半導體的半導 體層中形成該孩丈閥的至少 一個膜片；
通過第 一和第二晶片的正面對其進行組合，以使膜片置于底座上。這種方法還包括
在至少第一晶片中形成至少一個底座以及在該晶片的半導體 材料的表面層中形成至少 一個底座，以及在第二晶片的半導體材料 的表面層中形成至少一個底座和至少一個力莫片，
通過第 一和第二晶片正面對其進行組合，形成至少兩個微閥。
還可以具有在第三晶片(例如，也是SOI類型晶片)中制成覆 蓋物(cover)的步驟，以及將該覆蓋物與至少一個樣t閥進行組合的 步驟。該覆蓋物可包括至少一個膜片?？梢灾瞥赡て|發(fā)裝置(例 如，壓電或靜電或氣動或》茲裝置)?？赏ㄟ^在第三晶片中制成的兩 個腔來對膜片進行劃界。
由于使用 一個或一批SOI類型晶片所產生的精度，根據(jù)本發(fā)明 的方法特別適合于制造膜片和腔。
從晶片中的一個至另 一個4吏用移膜法(transfer process )通過直 接或間接接合(例如，通過分子4定合)在具有附加中間材料或不具 有附加中間材料的情況下將晶片彼此組合提供了 一種制成封閉的 或半封閉空間的方法，通過閥(具有受控的厚度，通過才艮據(jù)本發(fā)明 的工藝制成)來控制對該空間的進入并且通過對膜片(具有受控的 厚度，使用才艮據(jù)本發(fā)明的工藝制成)采取動作可以改變該空間。
可以在最終的疊層中任何晶片上使用所描述的工藝來制成活 動元件(閥、靈活膜片等)，并因此能夠在形成的封閉或半封閉空 間內部i丈置這些移動元4牛。這4吏;得制造由扭4戒或電或》茲或氣動或-液 氣類型發(fā)動機元件所控制活動元件的復雜器件成為可能。膜片和/或閥的厚度提供了 一種控制其硬度的方法，并且腔的厚 度對所形成的空間的尺寸參數(shù)中的一個進行控制。該硬度限定了對 于給定的機械動作所移置的空間，或者閥關閉或打開所處的壓力閾 值。
可通過掩模步驟對膜片和閥或空間的另兩個尺寸進行控制，其
的精度比1 pm要高得多。例如，所使用的掩模技術是微電子技術， 其精度為大約1/10pm或甚至更小已經是可能的。
本發(fā)明還涉及一種微閥類型器件，包括
在第一 SOI晶片中的半導體層中的該;微閥的至少一個底座；
在第二 SOI晶片中的半導體層中的該^f鼓閥的至少一個膜片；
組合第一和第二晶片以4吏在該底座上的非活動位置中支撐該 膜片。
這種器件可以包括在該第一 SOI晶片的該半導體層中的至少 兩個樣i閥底座，以及在第二SOI晶片的半導體層中的至少兩個孩吏閥 膜片。
才艮據(jù)另一實施例，這種器件還可以包括例如在第三晶片中制成 的覆蓋物，該覆蓋物與兩個組合的晶片形成流體循環(huán)室。可由在覆 蓋物中制成的膜片對該室進行劃界。例如，該覆蓋物能夠與由根據(jù) 本發(fā)明的方法獲得的微閥進行組合。
可提供一種膜片的觸發(fā)裝置，這些觸發(fā)裝置可能布置在鄰近膜 片的腔中。
可以通過組合數(shù)個晶片來獲得根據(jù)本發(fā)明的器件的所有功能。接下來，可執(zhí)行機械動作(切割)以將各部分彼此分開并調整 其尺寸，保證沒有污染物進入所形成的封閉或半封閉空間，并且沒 有損壞器件的活動元件(例如，閥)。
優(yōu)選地，對半導體(上部薄膜或下部薄膜)的蝕刻是在批量的 數(shù)個晶片上^^丸行的而沒有^l行任何中間尺寸^f企查。埋置的氧化層用 作蝕刻阻止層，并且完全由所蝕刻的半導體膜的厚度來固定所形成 的腔和/或膜片的尺寸。從而，通過絕緣體晶片上的半導體的制造商 的規(guī)格(特別地，通過這些晶片的厚度均一性)來限定所創(chuàng)造的結 構的尺寸。


圖1A至圖II示出了才艮據(jù)本發(fā)明的方法的第一實施例，
圖2A至圖21示出了才艮據(jù)本發(fā)明的方法的第二實施例，
圖3A至圖3F示出了根據(jù)本發(fā)明的方法的第三實施例，
圖4A至圖4J示出了才艮據(jù)本發(fā)明的方法在雙SOI;技術中的第四 實施例。
具體實施例方式
將參照圖1A至圖lE對本發(fā)明的第一實施例進4亍討i侖。
從諸如SOI的晶片2 (圖1A )或更主要地從絕緣層6上的半導 體材料的晶片4開始，在襯底8上支撐該組合件(assembly ),可以 使用本發(fā)明以制成具有十分恰當控制的尺寸(具體為厚度d)的腔 和/或膜片。例如，在文件FR 2681472中公布的SOI結構。
晶片2可以是SOI (絕緣體上硅)類型或其派生物(雙SOI或 EPI SOI),或更普遍地，是絕緣體上半導體，其半導體表面薄膜4 的厚度d適于器件的需要(厚度d和公差)。
通常，例如由石圭或其它半導體材并牛制成的表面層4可具有等于 大約100nm至100(im的厚度d,同時，而層6的厚度為大約幾百 nm或更多(例如在100nm至2iam之間)。在制造晶片期間，十分 '除當?shù)乜刂坪穸萪 (例如，在士l (am內)。
將計劃用于為隨后的蝕刻步驟形成掩模的材料10 、 10，(例如， 氮化^ 圭或金屬或氧化物或樹脂等)沉積在晶片2的每一側上(圖 1B)。根據(jù)第一圖樣對材料進行構造，并使用干法或濕法蝕刻工藝 對半導體薄膜4進行蝕刻(圖1C )以將該圖樣12轉移至層4，層 6形成蝕刻阻止層。該寺支術凈皮用于在層4中蝕刻需要的圖樣，其具 有由層4的厚度d所確定的所需的厚度。由于4企查是通過對層4的 厚度d的選擇來進行的，所以制成之后對該厚度的檢查不是必需的。 類似地，由于在達到阻止層時蝕刻停止，所以不需要控制蝕刻速度。
掩模步驟控制晶片2的平面(該平面垂直于圖的平面)中的腔 或膜片的兩個尺寸。掩模技術的精度為大約十分之一 ^tm或更小。
層4本身的初始厚度控制沿zz，方向垂直于晶片2的蝕刻圖樣 的精度。
在一個晶片上或甚至在批量晶片中數(shù)個晶片上可以重復或同 時乂人而集體地進4于這些纟喿作。在圖IF中，在層4中制成獲得的圖樣20并因此得益于沿zz， 方向的該層的精度以及掩模技術的精度。其對于一個或數(shù)個腔21 (其因此也形成在相同層中具有在精度方面相同優(yōu)勢)進行劃界。
如果需要，可以在晶片的另一面(背面)執(zhí)行相同的操作(圖
IE) 。首先，(圖1D)將材料10的層14沉積在正面以在對背面蝕 刻時對其進行保護。
背面的蝕刻步驟導致在襯底8 (或"本體(bulk)")中形成圖 樣或腔12，，層6能夠用作蝕刻阻止層。
4妄下來，除去正面上的氮化層14和背面上的氧化層10，(圖
IF) 。
能夠在晶片22(具有類似于晶片2的結構)上表面層4中由半 導體材料制成的另一實例部件是膜片24。
圖1G的上部分示出了這種膜片24，并且這種膜片也得益于對 層4的厚度的非常好的控制所產生的精度以及蝕刻掩模的精度。通 過在晶片22中4丸行類似于上述為在晶片2的正面上制成腔21和圖 樣20，以及在該相同晶片2的背面上制成腔12，的才喿作來獲得該膜 片24。差別在于使用的掩模的形式，但產生的精度是相同的。
圖II中示出了使用本發(fā)明的方法制成的微流體器件的實例。
這種部件還包4舌至少一個閥座20或閥，以及在該底座上所支 撐的至少一個膜片24。
使用上面解釋的工藝在SOI類型襯底的半導體表面層中制成 這兩種元件中的每一個。因此，它們中的每一個的厚度均由表面層的厚度確定，該表面層的精度可能較高(例如，為大約lpm的十分 之幾，例如，0.5 ,)。
這種器件能夠允許流體樣i體積流通施加圖II中描述的推力P， 該推力P可能抬起該膜片24并允許該樣i體積能夠從區(qū)I通過至區(qū) II。這種孩i體積可以(例如)為大約幾個孩M敬升或幾納升。
上述的過程一皮用于制成這種器件，用于制成容納底座20的部 分以及容納膜片24的部分。
因此獲得的結果(圖1F)是器件的第一部分(確定閥的底座 20)。表面層4不必為該底座或該閥的形成而減薄，并且對應于SOI 的厚度選擇層厚度。
圖1F示出了單一底座20，但如上所述，可以使用根據(jù)本發(fā)明 的工藝以集體地在一個晶片或數(shù)個晶片的表面上制成多個底座。
可以4吏用與在第 一晶片上所^使用的相同工藝或類似工藝來準 備組件中其它晶片。
因此，可能已經對第二晶片22在正面上4妾下來在其背面上進 4亍蝕刻，以限定能夠用作閥(圖1G)的月莫片24 (以上面已經描述 的方式形成)。通過在第一晶片2的正面的蝕刻期間暴露的圖樣來 限定該月莫片的底座20。
使用直接或間接轉移技術，利用附加中間材料或在沒有附加中 間材料的情況下(圖1G和1H)組合如此獲得的晶片。由于具有在 大約2 pm到5 pm的每個晶片之間的精度的排列(沿xx，軸，基本 平行于SOI晶片的主平面)半導體晶片的組件，所以產生的體積可 以是精確的?？梢酝ㄟ^蝕刻工藝或通過才幾械工藝(減薄、刨削等)對獲得的
產品進行再加工以獲得最終的結構。從而在圖II中的襯底28減薄。 但是這些減薄步驟不關注器件的元件，對于該器件，精度仍然由SOI 的表面層的厚度的選擇來確定。
因此，結果是能夠由液體觸發(fā)的閥。膜片24的觸發(fā)推力P由 膜片的制作材料的特性、其的厚度和其橫向尺寸確定。厚度由初始 表面半導體層的厚度控制，例如在0.5 nm內。
本發(fā)明并不限于使用標準SOI (例如薄硅-埋置氧化物-厚硅) 而是能夠應用于任何類似產品(例如，雙SOI:薄硅-埋置氧化物-薄石圭_埋置氧化物_厚硅)。埋置氧化層能夠;故任何其它電介質材料
(例如氮化物)代替。能夠使用除硅以外的其它材料，例如SiGe。
SOI晶片可以是標準晶片，換言之，是鍵合晶片。根據(jù)本發(fā)明 范圍內的一個有益選擇，可使用EPI-SOI晶片，換言之，在其中通 過外延附生生長獲得的表面層4的晶片，其提供了比標準SOI晶片 甚至更好的厚度控制。
圖2A至圖21示出了根據(jù)本發(fā)明的用于制成微流體器件的工藝 的另一實例。
其示出了 SOI的實例，已知能夠使用除了硅之外的半導體。
在這種工藝中，在每個晶片中制成限定一個或數(shù)個底座20、 20， 的圖樣，以及限定一個或數(shù)個膜片24、 24，的圖樣。從而，圖2I示 出了包括兩個組件的器件，該兩個組件中的每個均設置有底座20、 20，以及在平# 位置中支撐在該底座上的膜片24、 24，。
將對用于制造這種器件的工藝進行描述。第一個步驟是選才奪第一 SOI晶片2 (圖2A)。再一次，表面層 4的厚度根據(jù)需要來限定，并且其精度可以是大約1 nm的十分之 幾， <列3口 0.5 (om。
4婁下來，在該晶片的正面和背面形成(例如，氮4匕物Si3N4) 兩層10、 10，(圖2B )。
在晶片2的正面上蝕刻層4以限定圖樣12、 32，以及因此，圖 才羊或邱于墊以及腔首先形成至少一個將來的底座，此外，腔對至少將 來的膜片進行劃界(圖2C);接下來，組件再次被材料10的層14 (再次執(zhí)行保護層功能)所覆蓋(圖2D )。
使用背面蝕刻以在襯底8中形成一個或數(shù)個腔12， 、 32，(圖2E ); 4妻下來，除去氮化層或氧化層14、 IO，以暴露月莫片(組)24以及底 座20 (圖2F )。
接下來，可以執(zhí)行減薄和/或拋光步驟。
下一個步驟是將兩個晶片相對于彼此排列，正面(半導體材料 的表面層4位于其上)；f皮此相對?？梢詻_黃向地進^f亍在士2 [im內的相 關定位?；陬愃朴诰?所使用的那些標準，以及特別地，根據(jù) 半導體表面層的厚度的精度來選擇第二晶片2，。對其應用類似于第 一晶片2的處理。
使用直接或間接轉移技術，利用附加中間材料或在沒有附加中 間材料的情況下組合如此獲得的晶片(圖2H)。由于具有在大約2 iam到5 pm的每個晶片之間的排列精度的半導體晶片的組件，所以 產生的體積可以是^青確的。
接下來，在這種情況下也可以執(zhí)行減薄和/或拋光步驟。可通過蝕刻工藝或通過4幾械處理( 一個和/或連同"本體"襯底二 者的減薄、刨平)對獲得的產品進行再加工以獲得最終的結構(圖
21)。該結構包4舌至少兩個閥24、 24，，流體能夠在壓力下通過其流 通以抬起對應底座20、 20，的月莫片。
由于能夠在相同半導體材料4的表面層中以相同精度制成數(shù)個 區(qū)(見圖2C)，所以圖2A和隨后的多幅圖的實例示出了該工藝與 在單一晶片上集體工作的兼容性。
圖3A到圖3F示出了才艮才居本發(fā)明的工藝的另一實施例，其中， 還制成了將與例如圖21中示出的相似器件組裝在一起的覆蓋物80。
在SOI晶片52中，包括半導體材料的表面層54，電介質層56 和襯底58 (或"本體")，圖樣在其之間對膜片64進行劃界的正面和 /或背面上確定一個或凄t個力空62、 62，。
圖3A至圖3D中示出的層70、 70，類似于圖1C中的層10、 10，
是由(例如)氮化物制成的層。這些圖示出了用于制成覆蓋物的步 驟鏈。
可以將壓電材料65沉積到制成在覆蓋物中的腔62中(圖3D )。
如此獲得的組件可朝向如圖21中所示的器件;故置(圖3E)，然 后通過(例如)接合與該器件組合(圖3F)。因此能夠在如此組合 的兩個元件之間形成室71， 4吏得流體能夠/人第一閥24，的位置流通 至第二閥24的^f立置。
產生的是泵或^f鼓泵類型器件，其中，能夠通過例如壓電或靜電 或》茲或氣動裝置來觸發(fā)膜片64。這種裝置可^皮容納在腔62中。例 如，該觸發(fā)能夠用于在室71中建立負壓力，從而導致膜片24，的觸發(fā)，其抬起其的底座20以允許(例如)大約幾孩M鼓升或幾納升的 微體積流體通過。
按照相反方向的膜片64的觸發(fā)提供了一種將室70中流體流通 至第二閥24(當其壓力足夠高時，其強制打開)的第二位置的裝置。
將參照圖4A至圖4J對本發(fā)明的另一實施例進行描述。
在這種情況下，目的是使用"雙SOI"類型晶片400或更普遍地 包括了兩個半導體材料薄膜404、 440 (其每個均具有適當厚度)絕 緣體上雙半導體類型晶片。如圖4A所示，雙SOI結構包括半導體 材料(例如，單晶硅)的第一層404，其下是絕緣體(例如，二氧 化硅)的第一埋置層406。層404的厚度的精度與圖1A中的層4 的精度相同，其也將具有與上面描述的相同的優(yōu)點，即，通過蝕刻 工藝在該層中制成的每個部件(膜片或腔)的保證的精度，層406 用作阻止層。
埋置層406本身被支撐在半導體材料(例如，單晶硅)的第二 層440 (其本身纟皮支撐在例如二氧化石圭的絕纟彖體的第二埋置層446 上)上。
該組件被支撐在襯底408上，該襯底本身也由例如硅的半導體 材料制成。
例如，層404、 440的厚度通常為大約1 ium到lOO jam，而層 406、 446的厚度為大約1 jam,例如在0.1 和2 (am之間。
計劃用于為隨后的蝕刻步驟形成掩模的材料10、 10，(例如， 氮化石圭、或金屬、或氧化物、或杉于脂等)沉積在晶片400的每個面 上(圖4B)。根據(jù)第一圖樣構造材料并通過干法或濕法工藝對半導體薄膜404進行蝕刻(圖4C )以將該圖樣(或襯墊和腔)412、 432 專爭移至層404,層406形成蝕刻阻止層。
才妄下來，除去層IO、 10，(圖4D)。
根據(jù)上面參照圖2A至圖2F給出的解釋，也制成了類似圖2F 中所示的晶片。
下一個步驟是將這兩個晶片相對于彼此對準(圖4E)，正面(半 導體材料的表面層404、 24位于其上的表面)4皮此相對?？梢栽谑? l^m內#黃向;1也進4亍才目只于定^[立。
通過直接或間4妻轉移:技術，利用附加中間材并+或在沒有附加中 間材料的情況下組合如此獲得的晶片(圖4F )。通過具有在大約2 prn 到5 (im的每個晶片之間的對準精度的半導體晶片的組件，產生的 體積可以是4青確的。
在通過例如由氮化物制成的層100來保護第二4t底的背面之 后，可通過除去半導體襯底408來減薄所獲得的產品(圖4G)。
接下來，可以在層440的厚度范圍內對在第一襯底上如此暴露 的背面進^f于蝕刻(例如，通過具有阻止層的濕法蝕刻或干法蝕刻)， 以暴露月空412、 412，(圖4H)。
也能夠如上述參照圖3A至圖3F所描述地制成覆蓋物40,并 可以將其朝向如圖4H的器件;改置(圖41 )，然后可以通過(例如) 密封與該器件進行組合(圖4J)。在如此組合的兩個元件之間形成 室471以4吏流體能夠乂人第一閥424的^f立置流通至第二閥24的4立置。 可以將壓電材料65沉積到在覆蓋物中所制成的腔中。本實施例的優(yōu)點在于通過除去雙SOI村底的半導體層408使器 件簡單地減薄。
因此，本發(fā)明涉及用于在半導體晶片中集體制造具有高精度 (沿三維小于或等于幾孩i米，例如小于或等于2 pm)的腔、和/或 膜片、和/或閥、和/或〗效管和/或^敬泵的工藝。該工藝還能夠用于批 量生產，而在制造期間沒有控制。批量制造能夠同時對數(shù)個晶片進 行加工而取代已知的逐個晶片所使用的單獨工藝。
通過對蝕刻的薄膜的厚度精度預先檢查(通過使用SOI晶片和 具有絕緣體上半導體結構的其它晶片成為可能)對如此制成的體積 進行控制。通過制成具有精確尺寸的掩模來控制其它尺寸。因此， 本發(fā)明能夠用于精確控制建立的腔和膜片的尺寸，而與制造條件無 關。形成阻止層的埋置氧化物或電介質層消除了蝕刻工藝中的變化 (蝕刻速度和均一性)的影響，蝕刻厚度僅由例如由硅制成的半導 體薄膜的厚度確定。
埋置氧化層的存在避免了在蝕刻工藝期間對任何尺寸4企查的需要。
本發(fā)明使集體或批量制造成為可能。
僅通過關于所選擇的晶片表面處的半導體材料的表面薄膜的 厚度的公差來實現(xiàn)和限制對腔和膜片的尺寸的超精度控制，并且該 公差可以小于1微米。
所獲得的尺寸與選擇的蝕刻工藝及其變化無關。
根據(jù)本發(fā)明的工藝還使非常好的重現(xiàn)性和非常好的制造均一 性成為可能。
權利要求
1. 一種用于制成封閉或半封閉空間的方法，涉及第一絕緣體上半導體類型晶片和第二絕緣體上半導體類型晶片，所述晶片中的每個晶片均包括在電絕緣層(6,404,406)上的至少一個半導體表面層(4,404,440)，所述絕緣層本身被支撐在襯底(8，408)上，所述方法包括在所述第一絕緣體上半導體類型晶片和所述第二絕緣體上半導體類型晶片中，對所述半導體表面層進行蝕刻，所述絕緣層形成阻止層，以制成至少一個腔和/或膜片；對準所述兩個晶片；組合所述兩個晶片；以及在組合所述兩個晶片之后，對所述兩個晶片中的至少一個執(zhí)行減薄步驟。
2. 根據(jù)權利要求1所述的方法，所述晶片(2, 400)是SOI晶片。
3. 根據(jù)權利要求2所述的方法，所述晶片(2， 400)是通過外延 附生獲得的EPI-SOI類型晶片。
4. 根據(jù)權利要求1所述的方法，所述晶片(2， 400)中的一個是 雙SOI晶片。
5. 根據(jù)權利要求1至4中的任一項所述的方法，進一步包括在 蝕刻之前，將掩模置于所述第一晶片和/或所述第二晶片的所 述表面層上或上方。
6. —種用于制造孩i閥的方法，包括在第一絕緣體上半導體晶片(2)的半導體表面層(20, 20，)中通過蝕刻所述半導體表面層形成所述樣t閥的至少一個 底座(20， 20，)，絕^彖層本身^皮支撐在^)"底(8， 408 )上，所 述絕緣層形成所述蝕刻的阻止層；在第二絕緣體上半導體晶片(22)的半導體表面層中通 過蝕刻所述半導體表面層形成所述^f鼓閥的至少一個膜片(24 )， 絕緣層本身被支撐在襯底(8， 408 )上，所述絕緣層形成所述 蝕刻的阻止層；組合所述第一晶片和所述第二晶片以將所述膜片(24) 置于所述底座(20)上。
7. 根據(jù)權利要求6所述的方法，還包括在至少所述第一晶片中形成至少一個膜片(24)，和在所 述第一晶片的所述半導體材料的所述表面層(4)中形成至少 一個底座(20)，以及在所述第二晶片的半導體材料的所述表 面層中形成至少一個底座(20，)和至少一個膜片(24，)；組合所述第一晶片和所述第二晶片，形成至少兩個^U岡。
8. 4艮據(jù)權利要求1至7中任一項所述的方法，進一步包括在第 三晶片(52)中制成覆蓋物(80)的步驟，以及將所述覆蓋物 與所述第 一晶片和所述第二晶片組合的步驟。
9. 根據(jù)權利要求8所述的方法，所述第三晶片(52)是SOI晶 片。
10. 根據(jù)權利要求8或9所述的方法，所述覆蓋物(80 )包括至少 一個膜片(64)。
11. 根據(jù)權利要求10所述的方法，還包括形成所述至少一個膜 片的觸發(fā)裝置，例如，壓電或靜電或石茲或氣動觸發(fā)裝置。
12. 根據(jù)權利要求10或11所述的方法，通過在所述第三晶片中制 成的兩個腔(62， 62，)對所述至少一個膜片進4亍劃界。
13. 根據(jù)權利要求1至12中任一項所述的方法，在具有或不具有 附加中間材料的情況下，通過直接或間接接合，組合所述兩個 晶片。
14. 根據(jù)權利要求1至13中任一項所述的方法，通過分子鍵合來 組合所述兩個晶片。
15. 根據(jù)權利要求1至14中任一項所述的方法，進一步包括:對所 述第 一晶片和/或所述第二晶片的所述襯底進行蝕刻的步驟。
16. 根據(jù)權利要求1至15中任一項所述的方法，所述第一晶片和/ 或所述第二晶片的所述半導體表面層由硅(Si)或SiGe制成。
17. 根據(jù)權利要求1至16中任一項所述的方法，所述第一晶片和/ 或所述第二晶片的所述絕緣層是氧化層或氮化層。
全文摘要
本發(fā)明涉及用于在晶片中集體制造具有給定厚度d的腔和/或膜片(24)的方法，該晶片是絕緣體上半導體層，在絕緣層上包括至少一個具有厚度d的半導體表面層，該絕緣層本身被支撐在襯底上，該方法包括對具有厚度d的半導體表面層進行蝕刻，絕緣層形成阻止層，以在表面層中形成腔和/或膜片。
文檔編號B81C1/00GK101432223SQ200780015242
公開日2009年5月13日 申請日期2007年4月26日 優(yōu)先權日2006年4月28日
發(fā)明者克里斯蒂安·皮斯埃拉, 斯特凡娜·尼古拉, 若埃爾·科萊 申請人:電子微系統(tǒng)公司