專利名稱：低阻抗晶圓穿孔的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種穿過晶圓的導(dǎo)電連接，該晶圓用于如硅晶圓或玻璃晶圓等電子器件。
背景技術(shù)：
在微電子集成電路中，器件密度(device density)正高速增長。在1965年，摩爾 定律預(yù)測每個晶片(chip)的晶體管的數(shù)量每兩年翻一倍，微電子的發(fā)展的確大致與該預(yù) 測匹配。然而，進(jìn)一步實(shí)現(xiàn)集成電路的微型化的成本很高，不斷復(fù)雜的電路需要更多數(shù)量的 1/0引線(lead)，這使器件的接觸和封裝變復(fù)雜。因此，需要用于獲得更高器件密度的其它 手段。新興的可選方案是通過在器件的頂部相互堆疊器件來增大單位面積的器件密度。當(dāng) 前，堆疊器件主要通過引線接合法(wire bonding)來互連，引線接合法是在器件上需要大 量空間和不必要的長連接引線的復(fù)雜工藝。此外，引線接合法通常賦予相當(dāng)高的阻抗且可 能不可靠。 微電子學(xué)的革新在于微電子機(jī)械系統(tǒng)(MEMS)，其中，能夠增強(qiáng)微電子系統(tǒng)或技術(shù) 的功能性。在MEMS中，集成電路集成有例如機(jī)械、化學(xué)、生物功能等，或者基于微電子工藝 的廣泛知識，制造如加速計、傳感器或生物芯片等微電子機(jī)械系統(tǒng)。很多這些微電子機(jī)械系 統(tǒng)在全部三維延伸，以獲得期望的功能性。 如在微電子中，MEMS結(jié)構(gòu)主要是使用硅晶圓作為基底來制造的，但是正廣泛地使 用例如其它半導(dǎo)體材料、聚合物、陶瓷和玻璃。伴隨著制造3D微電子和MEMS結(jié)構(gòu)的興趣的 不斷增加，對使3D結(jié)構(gòu)的基底或晶圓的前側(cè)和后側(cè)之間進(jìn)行電性互連，即所謂的"晶圓穿 孔"(through-wafer via)的興趣正不斷增大。使用此，避免了不可靠且昂貴的引線接合法， 且能夠增大互連密度。晶圓穿孔應(yīng)當(dāng)在晶圓上占據(jù)盡可能小的空間，并且電性互連的阻抗 應(yīng)當(dāng)小。此外，晶圓穿孔的工藝應(yīng)當(dāng)與該領(lǐng)域的傳統(tǒng)工藝技術(shù)兼容。 已經(jīng)公開了不同的晶圓穿孔設(shè)計，用于制作穿孔的策略可以分成兩類。在第一 類中，由晶圓材料來形成晶圓穿孔，例如摻雜半導(dǎo)體穿孔。在第二類中，例如利用激光燒 蝕(ablation)、鉆孔、濕蝕刻或干蝕刻等來形成晶圓通路孔。然后，例如利用物理氣相沉積 (PVD)工藝至少在晶圓通路孔的側(cè)壁上沉積導(dǎo)電材料。為了增大導(dǎo)電晶圓穿孔的橫截面積 (以減小電阻抗)，金屬或金屬合金通常被鍍到導(dǎo)電涂層上。由于金屬或金屬合金的高導(dǎo)電 性，因此與第二類的晶圓穿孔相比，第一類的晶圓穿孔一般具有較高阻抗。
用于形成通路孔的技術(shù)主要依賴于晶圓材料。然而，一般地，通路孔以具有豎直的 側(cè)壁的方式延伸貫通晶圓。由于通路孔的邊緣存在陰影效應(yīng)(shadowing effect)，因此使 用例如PVD等瞄準(zhǔn)線工藝(line-of-sight process)在側(cè)壁上沉積導(dǎo)電材料是挑戰(zhàn)性的操 作，特別是對于具有大的高寬比(aspect ratio)的孔而言。 傳統(tǒng)的硅中的低阻抗晶圓穿孔典型地是通過使用濕蝕刻工藝或干蝕刻工藝形成 通路孔來形成的。通常使用如KOH蝕刻或深反應(yīng)離子蝕刻(DRIE)等各向異性蝕刻工藝，其 中，K0H蝕刻為濕蝕刻工藝，DRIE為干蝕刻工藝。使用各向異性濕蝕刻，通路孔的幾何形狀受晶圓材料的晶面(crystal plane)的限制，通路孔因此占據(jù)較大面積。通過從晶圓的兩 側(cè)蝕刻能夠一定程度減小該面積，其中蝕刻的凹部在兩側(cè)的中間會合。然而，當(dāng)蝕刻的凹部 在通路孔的開口處會合時，形成其它的晶面。然后，蝕刻這些晶面，并且可能在通路孔的中 間部分產(chǎn)生在從通路孔的開口起的瞄準(zhǔn)線之外的區(qū)域，即這些區(qū)域被遮蔽并且不能使用物 理氣相沉積工藝來進(jìn)行涂層。物理氣相沉積是瞄準(zhǔn)線工藝，只能對蒸發(fā)源/濺射源的瞄準(zhǔn) 線內(nèi)的表面進(jìn)行涂層。由于通路孔具有豎直壁，因此DRIE是有利的，由此能夠占據(jù)較小的 面積。具有豎直側(cè)壁的這些通路孔不會遭受如上所述的陰影效應(yīng)的影響，但是仍存在歸因 于豎直壁的陰影效應(yīng)，特別對于窄且深的通路孔而言。 因此，傳統(tǒng)的低阻抗晶圓穿孔是遭受導(dǎo)電材料不完全覆蓋通路孔的晶圓通路孔形 成的。這限制了 DRIE蝕刻晶圓穿孔的可靠性，特別對于在厚基底中制成的窄穿而言。

發(fā)明內(nèi)容
特別是由于在形成具有適當(dāng)幾何條件的晶圓通路孔中的缺陷，現(xiàn)有技術(shù)具有不能 夠提供可靠的、低阻抗晶圓穿孔方面的缺點(diǎn)。 本發(fā)明的目的是克服現(xiàn)有技術(shù)的缺點(diǎn)。本發(fā)明的該目的通過獨(dú)立權(quán)利要求限定的 晶圓和方法來實(shí)現(xiàn)。 在第一方面，本發(fā)明提供一種晶圓，其具有上側(cè)和下側(cè)并且包括具有側(cè)壁的至 少一個晶圓通路孔。晶圓通路孔的側(cè)壁涂布有第一導(dǎo)電涂層，形成從上側(cè)到下側(cè)的晶圓 穿孔。此外，側(cè)壁至少包括具有大致豎直的側(cè)壁的第一部分和形成晶圓通路孔中的縮頸 (constriction)的第二部分。該縮頸至少包括朝向上側(cè)的開口變寬的上傾斜側(cè)壁。
在本發(fā)明的一個實(shí)施方式中，晶圓通路孔包括具有大致豎直的側(cè)壁的第三部分， 第二部分位于第一部分和第三部分之間?？s頸可以還包括朝向下側(cè)變寬的下傾斜側(cè)壁。
在一個實(shí)施方式中，晶圓包括多個晶圓穿孔，其中的至少一個晶圓穿孔是被封堵 的，且至少一個晶圓穿孔是通的。本發(fā)明的另一個實(shí)施方式包括如下電子器件該電子器件 包括多個晶圓穿孔，所有的晶圓穿孔都是被封堵的。本發(fā)明的另一個實(shí)施方式包括如下晶 圓該晶圓包括多個晶圓穿孔，所有的晶圓穿孔都是通的。 本發(fā)明的一個實(shí)施方式包括如下電子器件該電子器件包括根據(jù)本發(fā)明的具有晶 圓穿孔的晶圓 在第二方面，本發(fā)明提供一種根據(jù)本發(fā)明的晶圓的制造方法。該方法包括以下步 驟限定步驟，即在晶圓中限定至少一個第一傾斜側(cè)壁，該第一傾斜側(cè)壁確定縮頸的上傾斜 側(cè)壁的形狀；通過各向異性蝕刻形成晶圓通路孔，其中，由第一傾斜側(cè)壁形成縮頸的上傾斜 側(cè)壁；以及在晶圓通路孔的側(cè)壁上沉積第一導(dǎo)電涂層。 在根據(jù)本發(fā)明的方法的一個實(shí)施方式中，所述限定步驟包括通過蝕刻形成至少一 個第一凹部的步驟，該第一凹部具有位于晶圓的上側(cè)的第一傾斜側(cè)壁，以及可選地通過蝕 刻形成至少一個第二凹部的步驟，該第二凹部具有位于晶圓的下側(cè)的第二傾斜側(cè)壁，該第 二傾斜側(cè)壁確定朝向下側(cè)變寬的下傾斜側(cè)壁的形狀。 由于本發(fā)明，能夠使用在微電子、MEMS和納米技術(shù)領(lǐng)域中與傳統(tǒng)的工藝技術(shù)兼容 的工藝提供高生產(chǎn)率的、可靠的晶圓穿孔。此外，該方法簡單，且需要最少的掩膜步驟。
由于本發(fā)明，能夠在預(yù)先制造的電子器件中提供晶圓穿孔，該預(yù)先制造的電子器件例如包括如微電子部件、集成電路、MEMS結(jié)構(gòu)和納米結(jié)構(gòu)等集成部件；如CM0S電路等集 成在晶圓表面中的部件；或者如存儲部件、處理器、FPGA、ASIC、致動器、傳感器、微結(jié)構(gòu)或納 米結(jié)構(gòu)等配置在晶圓表面上部件。 本發(fā)明的另一個優(yōu)點(diǎn)在于，提供可以選擇為通的或封堵的鍍層晶圓穿孔，S卩，能夠 形成氣密封的晶圓穿孔。 本發(fā)明的再一個優(yōu)點(diǎn)在于，晶圓穿孔的縮頸提供增強(qiáng)的導(dǎo)電材料附著性，并且對 導(dǎo)電材料給予機(jī)械支撐，提高了裝置的堅固性和可靠性。 此外，縮頸提供了改進(jìn)的熱特性。導(dǎo)電材料到晶圓穿孔的側(cè)壁的附著性的增強(qiáng)提 高了橫向?qū)嵝裕纱烁倪M(jìn)了晶圓穿孔的橫向冷卻。此外，由于增大了縮頸處的流率，因此 改進(jìn)了使用流過貫通的晶圓穿孔的冷卻流體的流體冷卻效果。 本發(fā)明的實(shí)施方式在從屬權(quán)利要求中限定。在結(jié)合附圖和權(quán)利要求考慮時，從本 發(fā)明的下面的詳細(xì)說明，本發(fā)明的其它目的、優(yōu)點(diǎn)和新穎特征將變得明顯。


現(xiàn)在將參照附圖對本發(fā)明的優(yōu)選實(shí)施方式進(jìn)行說明，其中 圖1是根據(jù)本發(fā)明的晶圓穿孔的一個實(shí)施方式的示意圖； 圖2是根據(jù)本發(fā)明的晶圓穿孔的另一個實(shí)施方式的示意圖； 圖3是根據(jù)本發(fā)明的具有圓化的縮頸的晶圓穿孔的一個實(shí)施方式的示意圖； 圖4a-4f是根據(jù)本發(fā)明的晶圓穿孔的不同實(shí)施方式； 圖5是根據(jù)本發(fā)明的包括絕緣層的晶圓穿孔的一個實(shí)施方式的示意圖； 圖6是根據(jù)本發(fā)明的封堵的晶圓穿孔的一個實(shí)施方式的示意圖； 圖7a和圖7b分別是根據(jù)本發(fā)明的均具有第二導(dǎo)電涂層的封堵的和通的晶圓穿孔
的圖； 圖7c是具有填充通路孔并且突出到通路孔的外側(cè)的導(dǎo)電涂層的晶圓穿孔的示意 圖，圖7d是圖7c的穿孔在拋光之后的示意圖； 圖8是根據(jù)本發(fā)明的包括晶圓穿孔的SOI晶圓的示意圖； 圖9a是根據(jù)本發(fā)明的包括集成電路和晶圓穿孔的電子器件的示意圖； 圖9b是根據(jù)本發(fā)明的包括集成在晶圓表面中的集成電路、配置在晶圓表面上的
微電子部件和晶圓穿孔的電子器件的示意圖； 圖10是根據(jù)本發(fā)明的包括封堵的低阻抗晶圓穿孔的玻璃陶瓷晶圓的示意圖；
圖lla和圖llb是根據(jù)本發(fā)明的包括兩個堆疊的晶圓的電子器件的示意圖，每個 晶圓均包括晶圓穿孔，其中晶圓被穿孔連接； 圖12a是根據(jù)本發(fā)明的包括第一組晶圓穿孔的穿孔陣列的示意圖，圖12b是根據(jù) 本發(fā)明的包括兩組晶圓穿孔的穿孔陣列的示意圖； 圖13a和圖13b是根據(jù)本發(fā)明的在晶圓穿孔內(nèi)包括冷卻介質(zhì)的晶圓的示意圖，其 中，在圖13a中晶圓通路孔沒有導(dǎo)電涂層，而在圖13b中具有晶圓通路孔導(dǎo)電涂層；
圖14是根據(jù)本發(fā)明的晶圓的制造方法的一個實(shí)施方式的示意圖；
圖15是根據(jù)本發(fā)明的晶圓的制造方法的另一個實(shí)施方式的示意圖；
圖16是根據(jù)本發(fā)明的晶圓的制造方法的再一個實(shí)施方式的示意 圖17a和圖17b是根據(jù)本發(fā)明的制造半導(dǎo)體晶圓的一個示例的示意圖； 圖18示意性示出使用圖案化的抗蝕層作為掩膜形成的晶圓穿孔； 圖19是根據(jù)本發(fā)明的玻璃陶瓷晶圓的制造方法的一個實(shí)施方式的示意圖；以及 圖20是根據(jù)本發(fā)明的玻璃陶瓷晶圓的制造方法的另一個實(shí)施方式的示意圖。
具體實(shí)施例方式
為了本申請的目的，術(shù)語"電子器件"是指微電子器件、電子MEMS器件、電子納米 技術(shù)器件以及簡易電子器件。微電子器件可以包括如集成于晶圓表面或配置于晶圓表面的 集成電路等微電子部件。MEMS器件可以通過例如對半導(dǎo)體晶圓的微機(jī)械加工或在晶圓上進(jìn) 行表面微機(jī)械加工來形成。簡易電子器件可以是用作電子部件用載體的基底(substrate) 或其它電子器件之間的中間層。術(shù)語"晶圓"源自于如集成電路等電子器件和大多數(shù)MEMS 結(jié)構(gòu)也是由硅晶圓制成的事實(shí)。然而，術(shù)語"晶圓"不限于硅晶圓或作為硅晶圓的典型形狀 的圓形基底，而且指適用于電子器件的所有基底。 附圖中的晶圓的尺寸不必按比例。 一般地，為了清楚起見，橫向尺寸被放大。
本發(fā)明的基礎(chǔ)是限定階梯的形狀和隨后的各向異性蝕刻處理的組合，以在晶圓通 路孔(through-wafer via hole)中形成縮頸，這能夠?qū)崿F(xiàn)包括根據(jù)本發(fā)明的具有晶圓穿孔 的晶圓的電子器件的更可靠的制造和操作。 圖l示意性示出根據(jù)本發(fā)明的晶圓的一個實(shí)施方式。晶圓3具有上側(cè)4和下側(cè)5， 并且晶圓3包括具有側(cè)壁11的至少一個晶圓通路孔9。晶圓通路孔9的側(cè)壁11涂布有第 一導(dǎo)電涂層25，形成從上側(cè)4到下側(cè)5的晶圓穿孔7。此外，晶圓通路孔9包括具有大致豎 直的(vertical)側(cè)壁16的第一部分13和形成縮頸23的第二部分14，該縮頸23鼓出到晶 圓通路孔9。如從圖1中可以看到的那樣，縮頸23包括向上朝向上側(cè)4變寬的上傾斜側(cè)壁 20和向下朝向下側(cè)5變寬的下傾斜側(cè)壁21。 圖2示意性示出根據(jù)本發(fā)明的晶圓3的一個實(shí)施方式。晶圓3具有上側(cè)4和下側(cè) 5，以及至少一個晶圓通路孔9，該至少一個晶圓通路孔9具有側(cè)壁ll，該側(cè)壁ll涂布有第 一導(dǎo)電涂層25，形成從上側(cè)4到下側(cè)5的晶圓穿孔7。此外，晶圓通路孔9包括具有大致豎 直的側(cè)壁16的第一部分13、形成鼓出到晶圓通路孔9的縮頸23的第二部分14、以及具有 大致豎直的側(cè)壁17的第三部分15。如從圖2中可以看到的那樣，縮頸23包括朝向上側(cè)變 寬的上傾斜側(cè)壁20和朝向下側(cè)5變寬的下傾斜側(cè)壁21。 在本發(fā)明的一個實(shí)施方式中，參考圖1和圖2描述的上述實(shí)施方式的晶圓3是由 半導(dǎo)體材料制成的。優(yōu)選地，半導(dǎo)體材料是單晶硅。 一種可替換的材料是所謂的"絕緣硅 (SOI)晶圓"，其包括在本征層(bulk layer)和元件層(device layer)之間的氧化硅層。 可以使用其它半導(dǎo)體材料，例如SiC和GaAs，然而，本發(fā)明不限于這些材料。對于半導(dǎo)體材 料，圖1和圖2中示出的傾斜側(cè)壁20、21是傾斜平坦面，典型地是跟隨半導(dǎo)體晶圓的晶面。
本發(fā)明不限于硅或其它半導(dǎo)體材料。在本發(fā)明的另一個實(shí)施方式中，晶圓3是由
如光敏玻璃或玻璃陶瓷等光敏原材料或光敏聚合物制成的。如Foturan⑧(由Schott制
造)等光敏玻璃或玻璃陶瓷是由如下方法構(gòu)造成的將晶圓的將被去除的部分暴露至一定
波長的光，對晶圓進(jìn)行熱處理，然后蝕刻掉將被去除的部分。最終材料組合了玻璃的獨(dú)特特
性(透明性、硬度、耐化學(xué)性和耐熱性等)和獲得具有緊密度公差(tight tolerance)和大的高寬比的微結(jié)構(gòu)的可能性。如果使用激光束等聚焦光束，則能夠?qū)崿F(xiàn)三維結(jié)構(gòu)。能夠以 與處理玻璃陶瓷類似的方式處理光敏聚合物。被去除的部分不被暴露至一定波長的光，而 使晶圓的其它部分暴露至一定波長的光。由此，暴露的部分被聚合，并且可以使用溶劑來溶 解將被去除的部分。 在本發(fā)明的另一個實(shí)施方式中，晶圓3是由印刷電路板(PCB)、柔性印刷電路板 (FPC)等制成的。在這些情況下，典型地通過鉆孔、激光燒蝕、干蝕刻或沖壓(stamping)來 形成根據(jù)本發(fā)明的晶圓通路孔9。 圖3示意性示出包括晶圓穿孔的晶圓的一個實(shí)施方式，該實(shí)施方式是圖2所示的 晶圓穿孔的變型?？s頸23具有朝向上側(cè)變寬的上傾斜側(cè)壁20和朝向下側(cè)變寬的下傾斜側(cè) 壁21，并且縮頸23在傾斜側(cè)壁20、21的相交部位22處被圓滑化(smoothlyrounded)。
根據(jù)本發(fā)明的晶圓通路孔9的設(shè)計在涂布側(cè)壁11時是有利的。在具有延伸貫通整 個晶圓的豎直側(cè)壁的傳統(tǒng)通路孔(viahole)中，當(dāng)使用如物理氣相沉積等瞄準(zhǔn)線工藝來沉 積側(cè)壁涂層時，通路孔的中間的覆蓋可能不夠?？s頸23的傾斜側(cè)壁20、21分別位于被置于 上側(cè)4和下側(cè)5的沉積源的瞄準(zhǔn)線內(nèi)。因此，以可靠的方式涂布傾斜側(cè)壁20、21。此外，如 圖3所示意性示出的被圓滑化的縮頸23防止貫通晶圓穿孔7的導(dǎo)電路徑的急劇轉(zhuǎn)變。因 此，與現(xiàn)有技術(shù)的穿孔相比，根據(jù)本發(fā)明的晶圓穿孔提供了電性和機(jī)械的優(yōu)點(diǎn)，這可以通過 工藝生產(chǎn)率的提高和電性特性的改進(jìn)來體現(xiàn)，特別在RF應(yīng)用方面。 圖4a-4f通過示例的方式示意性示出本發(fā)明的可替換的實(shí)施方式，然而，本發(fā)明 不限于這些可替換的實(shí)施方式。這些可替換實(shí)施方式大體示出有位于縮頸23的上傾斜側(cè) 壁20和下傾斜側(cè)壁21之間的點(diǎn)狀相交部位22。然而，點(diǎn)狀相交部位不是必須的，相交部位 可以是任意角度的圓角。 參考圖4a，本發(fā)明的一個實(shí)施方式的晶圓3具有上側(cè)4和下側(cè)5，并且晶圓3包括 具有側(cè)壁11的至少一個晶圓通路孔9。晶圓通路孔9的側(cè)壁11涂布有第一導(dǎo)電涂層25， 形成從上側(cè)4到下側(cè)5晶圓穿孔7。此外，晶圓通路孔9包括具有大致豎直的側(cè)壁16的第 一部分13，和鄰近上側(cè)4形成鼓出到晶圓通路孔9的縮頸23的第二部分14?？s頸23包括 朝向上側(cè)變寬的上傾斜側(cè)壁20和位于下側(cè)的下傾斜側(cè)壁21，該下傾斜側(cè)壁21是水平的或 者以小角度傾斜(IO。以下或5°以下)。 參考圖4b，本發(fā)明的一個實(shí)施方式包括晶圓通路孔9，其中，第一部分13鄰近上側(cè) 4，且縮頸23鄰近下側(cè)5?？s頸23包括朝向上側(cè)變寬的上傾斜側(cè)壁20和位于下側(cè)的下側(cè)壁 21，該下側(cè)壁21是水平的或者以小角度傾斜(10°以下或5°以下)。 參考圖4c，本發(fā)明的一個實(shí)施方式包括晶圓通路孔9，其中，包括縮頸23的第二部 分14被置于晶圓通路孔9的位于第一部分13和第三部分15之間的中間位置，第一部分13 具有大致豎直的側(cè)壁16，第二部分15具有大致豎直的側(cè)壁17?？s頸23包括朝向上側(cè)變寬 的上傾斜側(cè)壁20和基本水平的下傾斜側(cè)壁21。盡管在圖1-圖3中示出的實(shí)施方式中具 有豎直側(cè)壁的第一部分13和第三部分15在上側(cè)4和下側(cè)5具有相同的尺寸，但是尺寸可 以不同。圖4d示出如下實(shí)施方式第一部分13和第三部分15具有不同的寬度，形成不對 稱的縮頸23，其中，下傾斜側(cè)壁21的表面比上傾斜側(cè)壁20的表面大。此外，所述豎直側(cè)壁 16、17可以略傾斜或?yàn)殄F狀。然而，側(cè)壁的任何傾斜增大了通路孔的覆蓋區(qū)(footprint)。 可以通過使用用于形成晶圓通路孔的不同方法來實(shí)現(xiàn)傾斜。例如，干蝕刻工藝能夠提供晶
9圓通路孔中的傾斜或錐狀側(cè)壁。 圖4e_圖4f示出本發(fā)明的實(shí)施方式，其中，縮頸23的上下傾斜側(cè)壁20、21均為凹 陷彎曲。在圖4e示出的實(shí)施方式中，縮頸23的上下傾斜側(cè)壁20、21的相交部位22形成 點(diǎn)。與圖3中的圓化的縮頸23的說明類似，圖4f示出的實(shí)施方式在縮頸23的上下傾斜側(cè) 壁20、21之間具有圓化的相交部位22，即凸起彎曲的圓化相交部位22。
圖5示意性示出本發(fā)明的一個實(shí)施方式，其中，晶圓3的上下側(cè)4、5的至少一部分 及側(cè)壁11覆蓋有連續(xù)的絕緣層27，以提供第一導(dǎo)電涂層25和晶圓3之間的電絕緣。例如， 可以將由硅制成的半導(dǎo)體晶圓3處理成，使得半導(dǎo)體晶圓3變成導(dǎo)電的，由于半導(dǎo)體晶圓3 變得導(dǎo)電而需要與穿孔7絕緣，從而避免器件1的不同部件之間的串?dāng)_和短路。在該實(shí)施 方式中，在晶圓通路孔9的中間留有開口通路10。 圖6示意性示出本發(fā)明的另一個實(shí)施方式，其中，晶圓通路孔9如此窄，使得第一 導(dǎo)電涂層25橋接縮頸23的開口，由此封堵晶圓通路孔。 優(yōu)選地，根據(jù)本發(fā)明的晶圓通路孔9的橫向尺寸在50 ii m-500 y m的范圍內(nèi)，更優(yōu) 選地在100iim-200iim的范圍內(nèi)。晶圓通路孔的實(shí)際尺寸取決于晶圓3的厚度、晶圓材料 和工藝方法。100 ii m-150 ii m寬的穿孔典型地適于300 y m厚的硅晶圓，150 y m_200 y m寬 的穿孔典型地適于500iim厚的硅晶圓，S卩，根據(jù)本發(fā)明的硅晶圓中的晶圓通路孔9的寬度 優(yōu)選是硅晶圓3的厚度的1/3到1/2。 圖7a示意性示出根據(jù)本發(fā)明的硅晶圓3的一個示例。硅晶圓3具有上側(cè)4和下 側(cè)5，并且硅晶圓3包括具有側(cè)壁11的至少一個晶圓通路孔9。晶圓3的上下側(cè)4、5的至 少一部分和側(cè)壁11可以被氧化硅制成的連續(xù)絕緣層27覆蓋。晶圓通路孔9的側(cè)壁11優(yōu) 選地涂布有如Ti/Cu等制成的第一導(dǎo)電涂層25，形成從上側(cè)4到下側(cè)5的晶圓穿孔7。晶 圓通路孔9包括具有大致豎直的側(cè)壁16的第一部分13、形成鼓出到晶圓通路孔9的縮頸 23的第二部分14和具有大致豎直的側(cè)壁17的第三部分15。如從圖7a中可以所看到的那 樣，縮頸23包括朝向上側(cè)變寬的上傾斜側(cè)壁20和朝向下側(cè)變寬的下傾斜側(cè)壁21。此外， 具有朝向上側(cè)變寬的上傾斜側(cè)壁20和朝向下側(cè)變寬的下傾斜側(cè)壁21的縮頸23在傾斜側(cè) 壁20、21的相交部位22處被圓滑化。由例如Cu等制成的第二導(dǎo)電涂層26覆蓋第一導(dǎo)電 涂層25。在該實(shí)施方式中，第二導(dǎo)電涂層26的厚度比第一導(dǎo)電涂層的厚度厚，但這不是必 須的，并且晶圓通路孔9保持貫通。 在圖7b中，示意性示出本發(fā)明的另一個實(shí)施方式，其中，第一導(dǎo)電涂層和第二導(dǎo) 電涂層26足夠厚，以閉合晶圓通路孔9。 在圖7c中，示意性示出另一個實(shí)施方式。例如被鍍層到第一導(dǎo)電涂層的第二導(dǎo)電 涂層26充填于晶圓通路孔9，并且在晶圓3的至少上側(cè)4突出。 圖7d示出本發(fā)明的晶圓穿孔7的一個實(shí)施方式，該晶圓穿孔7例如根據(jù)圖7c被 充滿，然后接著利用例如研磨、拋光等平坦化。 參考圖7e_圖7f，根據(jù)本發(fā)明的晶圓3的一個實(shí)施方式包括覆蓋晶圓通路孔9的 側(cè)壁11的僅一部分的第一和/或第二導(dǎo)電涂層25、26。這例如可以通過圖案化抗蝕層來實(shí) 現(xiàn)，在沉積導(dǎo)電涂層25、26之前在側(cè)壁11上沉積該抗蝕層。圖7e示意性示出包括縮頸23 的低阻抗晶圓穿孔的晶圓通路孔9。第一導(dǎo)電涂層25覆蓋縮頸的上下傾斜側(cè)壁20、21的至 少一部分，第二導(dǎo)電涂層26覆蓋第一導(dǎo)電涂層25，并且形成封堵晶圓通路孔9且在晶圓3的上下側(cè)4、5之間提供電連接的塞。這種布置可以通過例如首先在側(cè)壁11上沉積第一導(dǎo) 電涂層25，然后沉積覆蓋第一導(dǎo)電涂層25的抗蝕層，圖案化該抗蝕層，以在上下傾斜側(cè)壁 20、21的所述部分露出第一導(dǎo)電涂層25，然后在第一導(dǎo)電涂層25的露出部分上沉積第二導(dǎo) 電涂層。圖7f示意性示出根據(jù)本發(fā)明的電子器件的一個實(shí)施方式，其中，縮頸23位于鄰近 晶圓3的上側(cè)4的位置。為了接觸安裝至或集成至晶圓3的上側(cè)4的部件52，第一和/或 第二導(dǎo)電涂層25、26通過由縮頸23形成的窄通路延伸到所述部件。窄通路例如可以通過 如下方法形成首先從下側(cè)5形成晶圓通路孔9的較寬部分，在晶圓通路孔的側(cè)壁11上沉 積抗蝕層，圖案化該抗蝕層，以在該抗蝕層開出孔，然后通過蝕刻形成窄通路。沉積第一和 /或第二導(dǎo)電涂層25、26，以形成從上側(cè)4上的部件到下側(cè)5的電連接。與鍍直通路孔的現(xiàn) 有技術(shù)相比，這種類型的部件接觸防止了空隙(void)的不利影響。 在上述實(shí)施方式的說明中給出的晶圓材料和導(dǎo)電涂層僅是示例性的。如本領(lǐng)域的 普通技術(shù)人員所理解的那樣，可以使用如Cu、 Ni、 Au、 Al等其它金屬或金屬合金，可選的絕 緣層27的材料是如BCB、聚對二甲苯(Parylene) 、 Si3N4等。然而，導(dǎo)電材料和絕緣材料不 限于這些材料，還可能是不同材料的組合。此外，存在于晶圓穿孔7的第一導(dǎo)電涂層25可 以被用作電鍍第二導(dǎo)電涂層26的晶種層(seed layer)。如本領(lǐng)域的普通技術(shù)人員所理解 的那樣，可以使用多種晶種層材料，Ti/Cu、Ti/Ni、Al等就是晶種層材料的示例。
從圖7b中清楚的是，縮頸23起到晶圓穿孔7的導(dǎo)電涂層的錨點(diǎn)(anchorage)作 用。由此，與例如具有延伸貫通整個穿孔的豎直側(cè)壁的穿孔相比，提高了器件操作和處理期 間的可靠性。在具有延伸貫通整個穿孔的豎直側(cè)壁的穿孔中，處理或使用期間出現(xiàn)的機(jī)械 力可能使導(dǎo)電涂層從穿孔分離或者被推出，這是個問題。 在本發(fā)明的一個實(shí)施方式中，晶圓3包括多個晶圓通路孔，其中，至少一個晶圓通 路孔9是封堵的，且至少一個晶圓通路孔9是通的。在同一晶圓中可能同時需要用于氣體 傳輸和電連接的穿孔的很多MEMS系統(tǒng)中，該特征是期望的。 圖8示出本發(fā)明的一個實(shí)施方式，其中，晶圓3是SOI晶圓，該SOI晶圓具有鄰近 晶圓3的上側(cè)4的元件層38和位于元件層38下方的絕緣層39。晶圓穿孔7從晶圓3的上 側(cè)4延伸到下側(cè)5。元件層38可以用于形成例如包括MEMS結(jié)構(gòu)或微電子部件等的電子器 件。 參考圖9a，本發(fā)明的一個實(shí)施方式至少在晶圓3的上側(cè)4的頂面層中包括如CMOS 電路等集成部件50。根據(jù)本發(fā)明的包括絕緣層27和至少一個第一導(dǎo)電涂層25的晶圓穿孔 7從晶圓3的上側(cè)4延伸到下側(cè)5。鈍化層53優(yōu)選地覆蓋集成部件50和晶圓表面。晶圓 穿孔7可以電連接至集成部件50。鈍化層不是必須的，但是通常需要某種鈍化層。如下文 所述，根據(jù)本發(fā)明的電子器件可以從包括預(yù)先制造的集成部件50的傳統(tǒng)電子器件開始制 造。于是，早已存在于電子器件上的鈍化層53可以用于在隨后的工藝中保護(hù)集成部件50。 鈍化層還可以在開始處理之前添加或者在完成電子器件之前添加。 參考圖9b，根據(jù)本發(fā)明的晶圓3的一個實(shí)施方式包括集成在晶圓3的表面中集 成部件50，如集成電路等；和配置在晶圓3的表面上的部件52，如鈍化部件、集成微電子部 件、MEMS結(jié)構(gòu)、納米結(jié)構(gòu)、傳感器、致動器等。包括絕緣層27、至少一個第一導(dǎo)電層25和可 選的第二導(dǎo)電層26的晶圓穿孔7從晶圓3的上側(cè)4延伸到下側(cè)5。如圖9b所示，鈍化層 53覆蓋集成部件50和晶圓表面。晶圓穿孔7可以電連接至集成部件50。
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本發(fā)明能夠在包括如微電子部件、MEMS結(jié)構(gòu)、納米結(jié)構(gòu)、傳感器、致動器等預(yù)先制 造的集成部件50的晶圓3中形成晶圓穿孔7。通過僅示例的方式，可以在制造晶圓穿孔7 之前制造或安裝被配置在晶圓3的表面上的如存儲電路、處理器、FPGA和AISIC等集成電 路或微電子部件。使用傳統(tǒng)的技術(shù)，不容易制造可靠的晶圓穿孔7，至少在晶圓3厚的器件 中不容易制造。為了能夠使用傳統(tǒng)的技術(shù)制造可靠的穿孔，在厚晶圓中，必須使穿孔具有 大直徑，或者必須使窄穿孔處理到有限深度，然后使晶圓變薄以露出穿孔。對于首先穿孔 (via-first)的方法，形成裂縫發(fā)起源，降低了這種器件的制造期間的總生產(chǎn)率。
圖10示出本發(fā)明的包括玻璃陶瓷晶圓3的一個實(shí)施方式。玻璃陶瓷優(yōu)選是
Foturan⑧或類似的玻璃陶瓷材料。由于這種材料與硅相比的工藝不同，因此能夠?qū)崿F(xiàn)晶
圓通路孔9的其它幾何形狀。晶圓通路孔9的第一部分13和第二部分14略微凹陷，并且 上下傾斜側(cè)壁20、21是彎曲的。此外，上下傾斜側(cè)壁20、21之間的相交部位22被圓滑化。 使用玻璃陶瓷晶圓，相交部位22的最大半徑可以比硅晶圓的相交部位的在大半徑大。
圖lla示意性示出本發(fā)明的包括至少兩個堆疊的晶圓3的一個實(shí)施方式。每個晶 圓3均具有上側(cè)4和下側(cè)5，以及至少一個晶圓通路孔9。下晶圓3a的上側(cè)4鄰近且面朝 上晶圓3b的下側(cè)。晶圓3a、3b的上下側(cè)4、5的至少一部分和晶圓通路孔9的側(cè)壁11被連 續(xù)的絕緣層27覆蓋。晶圓通路孔9的側(cè)壁11涂布有第一導(dǎo)電涂層25，以及可選的第二導(dǎo) 電涂層26，該第一導(dǎo)電涂層25例如是通過如物理氣相沉積完成的金屬或金屬合金膜等，第 二導(dǎo)電涂層26例如為鍍層金屬或金屬合金層等，形成從上側(cè)4到下側(cè)5的晶圓穿孔7。此 外，晶圓通路孔9包括具有大致豎直的側(cè)壁16的第一部分13、形成朝向晶圓通路孔9的中 心線鼓出的縮頸23的第二部分14，和具有側(cè)壁17的第三部分15，該側(cè)壁17可以基本豎直 但是不限于此。第一晶圓3a中的至少一個晶圓穿孔7與第二晶圓3b中的晶圓穿孔7對齊， 并且通過接頭(joint)61連接至第二晶圓3b中的晶圓穿孔7。如圖lla所示，接頭61被安 裝至晶圓穿孔7的第二導(dǎo)電層26，并且延伸進(jìn)晶圓通路孔9。這賦予了可靠的連接，在橫向 和上下方向上均被錨定。晶圓穿孔7還可以通的或完全填滿。如圖llb所示，對于通的晶 圓穿孔7，允許接頭61延伸越過晶圓穿孔7的縮頸23。因此，增強(qiáng)了接頭61的上下方向的 錨定。可以通過焊接(soldering)、熔接(welding)、鍍、例如利用導(dǎo)電膠等粘結(jié)等來形成接 頭61。 圖12a示意性示出根據(jù)本發(fā)明的一個實(shí)施方式，該實(shí)施方式包括根據(jù)本發(fā)明的晶 圓穿孔7的陣列(array)。至少第一組47的接續(xù)的晶圓穿孔7沿著線46延伸。晶圓穿孔 7沿著線46分布，以形成陣列。每個接續(xù)的晶圓穿孔7在從線46垂直向外的方向上以階梯 的方式(in a st印wise manner)相對于前一晶圓穿孔7移位。 圖12b示意性示出本發(fā)明的包括晶圓穿孔7的陣列的一個實(shí)施方式。接續(xù)的晶圓 穿孔7的至少第一組47和第二組48被順次配置，并且沿著線46延伸，以形成陣列。第一 組47和第二組48中的每個接續(xù)的晶圓穿孔7在從線46垂直向外的方向上以階梯的方式 相對于前一晶圓穿孔7移位。優(yōu)選地，第一組47的最后一個晶圓穿孔7和第二組48的第 一個晶圓穿孔7之間的距離比第一組47和第二組48內(nèi)的兩個接續(xù)的晶圓穿孔7之間的垂 直距離大。 上面參考圖12a和12b所述的實(shí)施方式提高了具有晶圓穿孔7的陣列的電子器件 的可靠性。所述實(shí)施方式不僅對于根據(jù)本發(fā)明的晶圓穿孔有用，而且對其它穿孔也有用。通
12常，晶圓穿孔7被布置為直線行。如果由于例如在施加于一個晶圓穿孔的負(fù)荷的作用而形 成裂紋，則該裂紋很有可能從一個晶圓穿孔7傳播到另一個晶圓穿孔7。特別地，如果使用 如硅晶圓等單晶晶圓且晶圓穿孔7以與晶圓的任意晶面平行的方式沿直線行被布置，則很 有可能發(fā)生這種情形。為了使該問題最小化，晶圓穿孔7的陣列可以指向不位于沿晶面的 方向的另一個方向上。然而，如本領(lǐng)域的普通技術(shù)人員所理解的那樣，將晶圓穿孔7大致沿 晶面布置通常是必須的或者至少是有好處的。通過如上參考圖12a和圖12b所述地布置晶 圓穿孔7，由于裂紋必須在不沿晶面的方向上擴(kuò)展，這需要更多的能量，因此阻止裂紋擴(kuò)展。 此外，由于在第一組47的最后一個晶圓穿孔7和第二組48的第一個晶圓穿孔7之間存在 長距離，因此圖12b的配置減小了裂紋沿著整個陣列擴(kuò)展的風(fēng)險。 參考圖13a，本發(fā)明的一個實(shí)施方式的晶圓3具有上側(cè)4、下側(cè)5，并且包括從上側(cè) 4延伸到下側(cè)5的至少一個晶圓通路孔9。通過示例的方式，晶圓通路孔9包括具有大致豎 直的側(cè)壁16的第一部分13、形成鼓出到晶圓通路孔9的縮頸23的第二部分14和具有大致 豎直的側(cè)壁17的第三部分15。縮頸23包括朝向上側(cè)變寬的上傾斜側(cè)壁20和朝向下側(cè)變 寬的下傾斜側(cè)壁21。通過這種方式，晶圓、包括該晶圓的電子器件或該晶圓的至少一部分可 以適于由通過晶圓通路孔9的冷卻介質(zhì)60流來來冷卻。 參考圖13b，本發(fā)明的一個實(shí)施方式的晶圓3具有上側(cè)4、下側(cè)5，并且包括根據(jù)本 發(fā)明的至少一個晶圓通路孔9，該晶圓通路孔9包括縮頸23。晶圓通路孔9的側(cè)壁11涂布 有至少第一導(dǎo)電涂層25，以形成從上側(cè)4到下側(cè)5的晶圓穿孔7。通過示例的方式，晶圓通 路孔9包括具有大致豎直的側(cè)壁16的第一部分13、形成朝向晶圓通路孔9的中心線鼓出的 縮頸23的第二部分14和具有大致豎直的側(cè)壁17的第三部分15?？s頸23包括朝向上側(cè)變 寬的上傾斜側(cè)壁20和朝向下側(cè)變寬的下傾斜側(cè)壁21。通過這種方式，晶圓、包括該晶圓的 電子器件或該晶圓的至少一部分可以適于由晶圓通路孔9內(nèi)的冷卻介質(zhì)60冷卻。優(yōu)選地， 冷卻介質(zhì)60流過晶圓通路孔9。 在操作期間，電子器件通常被加熱或變暖。特別地，對于例如RF部件等高頻部件 是這種情況。集成在晶圓、集成在晶圓表面或安裝在晶圓表面上的電子部件產(chǎn)生的熱應(yīng)當(dāng) 散掉。此外，晶圓穿孔可能產(chǎn)生大量的熱，特別地是在晶圓穿孔傳導(dǎo)高頻信號時。通過對 電子器件進(jìn)行冷卻，可以提高電子器件的性能。 一般地，電子器件的晶圓3被用作散熱器 (heat sink)。對于從晶圓3向晶圓穿孔導(dǎo)熱或者從晶圓穿孔向晶圓3導(dǎo)熱的能力而言，側(cè) 壁11處的導(dǎo)熱特性是重要的。由于第一導(dǎo)電層25和晶圓3之間的接觸改善，因此根據(jù)本 發(fā)明的晶圓穿孔7提高了側(cè)壁處的導(dǎo)熱性能。由于縮頸23具有傾斜面，因此有利的沉積條 件實(shí)現(xiàn)接觸的改善。 可以通過使冷卻介質(zhì)流過晶圓通路孔9，來增強(qiáng)對包括晶圓通路孔9的晶圓或電 子器件的冷卻效果。然后，冷卻介質(zhì)吸熱并且將熱傳走。從晶圓3到冷卻介質(zhì)的熱傳導(dǎo)受 側(cè)壁11處形成于流動的冷卻介質(zhì)的交界層限制。側(cè)壁11處的流率遠(yuǎn)小于晶圓通路孔9的 中間處的流率。然而，由于根據(jù)本發(fā)明的晶圓通路孔9的縮頸23的存在，增大了縮頸處的 冷卻介質(zhì)的流率。由此，可以擾亂交界層，并且增大導(dǎo)熱率。這種現(xiàn)象可以用于在具有和不 具有導(dǎo)電層25、26的晶圓通路孔9中冷卻。后者的一個示例用于根據(jù)本發(fā)明的晶圓穿孔7， 其中，如RF信號等高頻信號通過晶圓穿孔7來傳導(dǎo)。 盡管參考圖13a和圖13b的實(shí)施方式已經(jīng)對晶圓通路孔9的中間具有縮頸23的
13通路孔9進(jìn)行了說明，但是通路孔9的幾何尺寸不限于此。上述實(shí)施方式的任意通的晶圓 通路孔及其變形也均能提高熱傳導(dǎo)。 參考圖14， 一晶圓3具有上側(cè)4和下側(cè)5，并且該晶圓3包括具有側(cè)壁11的至少 一個晶圓通路孔9，其中，晶圓通路孔9的側(cè)壁11涂布有第一導(dǎo)電涂層25，形成從上側(cè)4到 下側(cè)5的晶圓穿孔7 ;以及晶圓通路孔9包括具有大致豎直的壁16的第一部分13和限定 縮頸23的第二部分14，縮頸23包括至少一朝向上側(cè)變寬的上傾斜側(cè)壁20，該晶圓3的制 造方法包括以下步驟-限定步驟IOI，在晶圓3中限定至少一個第一傾斜壁18，第一傾斜壁18確定縮頸 23的上傾斜側(cè)壁20的形狀；-通過各向異性蝕刻形成的步驟102，通過各向異性蝕刻形成晶圓通路孔9，其中， 第一傾斜壁18成為縮頸23的上傾斜側(cè)壁20 ;以及-沉積步驟103，在晶圓通路孔9的側(cè)壁11上沉積第一導(dǎo)電涂層25。 在本發(fā)明的方法的一個實(shí)施方式中，限定步驟包括通過蝕刻形成步驟，即在晶圓3
的上側(cè)4形成具有第一傾斜壁18的至少一個第一凹部28的步驟。 參考圖15，在本發(fā)明的方法的一個實(shí)施方式中，限定步驟包括通過蝕刻形成步驟 104，即在晶圓3的上側(cè)4形成具有第一傾斜壁18的至少一個第一凹部28的步驟。優(yōu)選地， 通過各向異性蝕刻形成的步驟包括干蝕刻。 參考圖16，本發(fā)明的方法的一個實(shí)施方式還包括通過蝕刻形成步驟105，即在晶 圓3的下側(cè)5形成具有第二傾斜側(cè)壁19的至少一個第二凹部29的步驟，第二傾斜側(cè)壁19 限定縮頸23的朝向下側(cè)變寬的下傾斜側(cè)壁21的形狀。通過示例的方式，通過各向異性蝕 刻形成的步驟包括干蝕刻。 圖l所示的晶圓穿孔7可以通過如下方法在硅晶圓(100)中制造通過例如在KOH 溶液中的各向異性濕蝕刻，在上側(cè)4形成與下側(cè)的第二凹部29對齊且具有大致相同尺寸的 第一凹部28。由此，由平坦面(111)來限定第一凹部28的第一傾斜側(cè)壁18和第二凹部29 的第二傾斜側(cè)壁19。在濕蝕刻之后，例如利用DRIE工藝在第二凹部29內(nèi)對半導(dǎo)體晶圓進(jìn) 行干蝕刻，以形成豎直的側(cè)壁。在干蝕刻處理期間，在孔擴(kuò)展貫通晶圓3時，大致保持第二 傾斜側(cè)壁19的形狀。最后，孔到達(dá)第一凹部28的底部，形成晶圓通路孔9。大致由第二傾 斜側(cè)壁19(的形狀)形成縮頸23的下傾斜側(cè)壁21。 在本發(fā)明的一個實(shí)施方式中，各向異性蝕刻包括從晶圓3的上側(cè)4進(jìn)行的干蝕刻。 通過示例的方式，圖3所示的晶圓穿孔7可以通過如下方式在硅晶圓100中實(shí)現(xiàn)通過例如 在K0H溶液中的各向異性濕蝕刻，在上側(cè)4形成與下側(cè)的第二凹部29對齊且具有大致相同 尺寸的第一凹部28。在濕蝕刻之后，例如利用DRIE工藝在第一和第二凹部28、29內(nèi)對半導(dǎo) 體晶圓3進(jìn)行干蝕刻。大致由第一和第二傾斜壁18、19分別形成縮頸23的上傾斜側(cè)壁20 和下傾斜側(cè)壁21?？梢酝瑫r從晶圓的兩側(cè)4、5或一次從4、5中的一側(cè)執(zhí)行干蝕刻。
在干蝕刻步驟之后，縮頸23的上下傾斜側(cè)壁20、21的相交部位22變得較銳利。此 外，干蝕刻處理可能在傾斜側(cè)壁20、21的表面上留下某些缺陷，例如所謂的"草"(grass)。 在本發(fā)明的方法的一個實(shí)施方式中，該方法還包括在晶圓穿孔7的側(cè)壁11的至少一個表面 上形成例如氧化硅的臨時層36的步驟。氧化硅的形成消耗一定深度的晶圓3的硅。典型 地消耗1-3 y m的硅。通過使用氫氟酸溶液的濕蝕刻處理來去除氧化硅，由于形成的氧化層36基本上消耗掉所有的有缺陷的硅，因此去除了缺陷，并且由此使縮頸23圓滑。 還可以利用各向異性干蝕刻處理來形成第一和第二凹部，其中，該處理被調(diào)諧，以
賦予傾斜側(cè)壁20、21特定傾斜度。 在本發(fā)明的一個實(shí)施方式中，濕蝕刻步驟包括各向同性蝕刻的步驟?？梢允褂美?如各向同性濕蝕刻或各向同性干蝕刻來形成第一和第二凹部28、29。通過使用各向同性蝕 刻，第一和第二傾斜壁18、19變得凹陷地彎曲，由此上下傾斜側(cè)壁20、21在隨后的干蝕刻處 理中復(fù)制成相同的形狀。 可以使用例如濺射或蒸發(fā)(evaporation)等物理氣相沉積(PVD)工藝來沉積第一 導(dǎo)電涂層25。由于控制了本發(fā)明的縮頸23的形狀，盡管使用瞄準(zhǔn)線工藝，但是導(dǎo)電涂層25、 26的覆蓋也是完全的。 在本發(fā)明的方法的一個實(shí)施方式中，沉積步驟還包括在第一導(dǎo)電涂層25上沉積 第二導(dǎo)電涂層26的步驟。以第一導(dǎo)電涂層25作為晶種層，利用Cu、 Al、 Ni、 Au、 Ag等金屬 或金屬合金的電鍍或無電電鍍等鍍來沉積第二導(dǎo)電涂層26。在這種情況下，優(yōu)選地使用濕 化學(xué)處理或無電電鍍來沉積第一導(dǎo)電涂層25?？梢詫㈠儗?6的厚度選擇到達(dá)到如圖7b所 示的由鍍層金屬或金屬合金26閉合晶圓通路孔9時的厚度。第一導(dǎo)電涂層25可以從Ti/ Cu、 Ti/Au、 Ti/Ni、 Cr/Cu、 Cr/Au、 Cr/Ni、 Pd/Ni、 Pd/Ag、 Ti/Ag的組中選擇，但是不限于這些 材料。 本發(fā)明的方法的一個實(shí)施方式還包括在沉積第一導(dǎo)電涂層25之前在晶圓通路孔 9的至少側(cè)壁11上沉積絕緣層36的步驟。取代沉積絕緣層，可以通過熱處理來形成絕緣 層，在該熱處理中，表面的硅被部分地轉(zhuǎn)化成例如Si02或Si3N4。 在根據(jù)本發(fā)明制造晶圓的方法的一個實(shí)施方式中，原始晶圓(starting wafer)包 括如集成微電子部件、MEMS結(jié)構(gòu)或納米結(jié)構(gòu)等預(yù)先制造的部件，即原始晶圓實(shí)際上是電子 器件。如上所述，集成微電子部件50可以例如是至少部分埋設(shè)在晶圓3的表面內(nèi)的CMOS 電路，或者沉積微電子部件的薄膜，如晶圓表面上的存儲電路等。在傳統(tǒng)技術(shù)中，在制造電 子器件的部件之前或之后，制作晶圓穿孔。當(dāng)在制造部件之前制作晶圓穿孔時，晶圓穿孔必 須承受制造部件的典型的高溫處理，這排除在晶圓穿孔中使用如金屬等高導(dǎo)電性材料。因 此，這種晶圓穿孔具有較高阻抗。另一方面，當(dāng)在包括預(yù)先制造的部件的晶圓上制作晶圓穿 孔時，晶圓穿孔工藝的可靠性和生產(chǎn)率是至關(guān)重要的。傳統(tǒng)工藝形成的穿孔使導(dǎo)電涂層25 在晶圓穿孔中的覆蓋不令人滿意、穿孔過大、易于裂開、或需要晶圓薄化處理。本發(fā)明允許 在包括預(yù)先制造的部件上的晶圓穿孔的高生產(chǎn)率加工。此外，避免了晶圓薄化。
在本發(fā)明的方法的一個實(shí)施方式中，晶圓穿孔7形成在如下的晶圓3中該晶圓3 包括位于晶圓3的下側(cè)5的如CMOS電路50等預(yù)先制造的部件。首先通過干蝕刻，在下側(cè) 5形成第一凹部28，以限定第一傾斜壁18。接著，使用各向異性干蝕刻形成晶圓通路孔9。 由此，形成縮頸23，并且由第一傾斜壁18形成縮頸23的上傾斜側(cè)壁20。晶圓通路孔9的 側(cè)壁11優(yōu)選地涂布有絕緣層，以提供電絕緣。接著，晶圓通路孔9涂布至少第一導(dǎo)電涂層 25。在另一個實(shí)施方式中，在各向異性干蝕刻晶圓通路孔9之前，使用如各向異性K0H蝕刻 等濕蝕刻來形成第一凹部28。這在部件上需要鈍化層53，以保護(hù)它們免受侵蝕性的蝕刻劑 的影響。通常地，包括預(yù)先制造的部件的晶圓用鈍化層來保護(hù)，這適于晶圓通路孔的處理。 否則，應(yīng)當(dāng)在進(jìn)一步處理之前沉積鈍化層。盡管這些實(shí)施方式僅說明了從上側(cè)4蝕刻，應(yīng)該理解的是，可以在包括預(yù)先制造的部件的晶圓中形成根據(jù)本發(fā)明的任意晶圓穿孔7。
本發(fā)明的方法的一個示例在圖17a和圖17b中示出。525iim厚的硅100晶圓3被 用作原材料。如本領(lǐng)域的普通技術(shù)人員所理解的那樣，在該步驟之前可以對晶圓進(jìn)行處理， 以在晶圓中形成結(jié)構(gòu)或部件。該方法包括以下步驟
-形成覆蓋晶圓3的至少上下側(cè)4、5的氧化硅層41，-通過傳統(tǒng)的光刻法沉積并且圖案化抗蝕層42，以形成在將來的晶圓通路孔9的 位置具有開口的掩膜層；-使用標(biāo)準(zhǔn)濕蝕刻處理去除未掩膜的氧化硅41，例如通過使用BHF溶液；
-用標(biāo)準(zhǔn)方法剝?nèi)タ刮g層42 ;-使用K0H(各向異性晶面依賴濕蝕刻)分別在上下側(cè)4、5形成第一和第二凹部 28、29 ;-通過DRIE蝕刻形成晶圓通路孔9的第一部分13和部分的第三部分15 ;
-使用濺射在晶圓的上側(cè)4沉積Al層43 ;-通過DRIE蝕刻形成晶圓通路孔g的第三部分15的剩余部分，A1層43用作蝕刻 停止層；-通過標(biāo)準(zhǔn)的處理，剝?nèi)ド蟼?cè)的Al層43 ;-去除氧化硅41，并且形成覆蓋晶圓3的至少上下側(cè)4、5和晶圓通路孔9的側(cè)壁 ll的新氧化硅層27; _沉積第一導(dǎo)電層25，即由11/01制成的晶種層，以覆蓋氧化硅層；-沉積抗蝕層44，該抗蝕層被圖案化，以在晶圓通路孔9周圍的抗蝕層44中留有
開口 ；-通過電鍍，沉積由Cu制成的第二導(dǎo)電涂層26 ;
-由標(biāo)準(zhǔn)處理來去除抗蝕層44 ;以及
-使用標(biāo)準(zhǔn)處理去除露出的晶種層25。 參考圖18，根據(jù)本發(fā)明的方法的一個實(shí)施方式包括以下步驟-在晶圓3中限定至少一個第一傾斜壁18，第一傾斜壁18確定縮頸23的上傾斜
側(cè)壁20的形狀；-通過各向異性蝕刻部分地形成晶圓通路孔9，其中，由第一傾斜壁18形成縮頸23 的上傾斜側(cè)壁20 ;-在晶圓通路孔9的側(cè)壁11上沉積抗蝕層32 ;-通過光刻法和圖案化抗蝕層32，顯影以去除抗蝕層32的位于晶圓通路孔9中心 的部分；以及-以抗蝕層為掩膜，蝕刻晶圓通路孔9的剩余部分。 當(dāng)部件位于晶圓3的下側(cè)5時，也可以使用這種工序。這可能需要對晶圓的下側(cè) 應(yīng)用某種保護(hù)?？梢愿呔鹊貙刮g層32進(jìn)行圖案化，因此能夠高精度地實(shí)現(xiàn)從上側(cè)到部 件的電連接。 圖案化抗蝕層還可以用于限定涂布導(dǎo)電涂層25、26的位置。此外，圖案化抗蝕層 還可以用于圖案化沉積在晶圓通路孔9的側(cè)壁上的其它層。這些層可以包括PECVD(等離 子增強(qiáng)化學(xué)氣相沉積)S叫、BCB或聚對二甲苯。如本領(lǐng)域的普通技術(shù)人員所理解的那樣，可以使用不同的方法來沉積抗蝕層，即可以使用旋涂抗蝕層、濺射抗蝕層和電沉積抗蝕層等。 圖19是本發(fā)明的方法的一個實(shí)施方式的示意圖，其中，該方法包括以下步驟
-在晶圓3中限定至少一個第一傾斜側(cè)壁18，該第一傾斜側(cè)壁18確定縮頸23的 上傾斜側(cè)壁20的形狀；-限定晶圓通路孔9的側(cè)壁11的剩余部分； _通過各向異性蝕刻，形成晶圓通路孔9，其中，由第一傾斜壁18形成縮頸23的上 傾斜側(cè)壁20 ;以及-在晶圓通路孔9的側(cè)壁11上沉積第一導(dǎo)電涂層25。 在本發(fā)明的一個實(shí)施方式中，該方法還包括在晶圓3中限定至少一個第二傾斜側(cè) 壁19的步驟，該第二傾斜側(cè)壁19確定縮頸23的下傾斜側(cè)壁21的形狀。 參考圖20，使用例如Foturan⑧或其它所謂的玻璃陶瓷等光敏原材料，制造具有
根據(jù)圖3的形狀的晶圓3。根據(jù)本發(fā)明，具有一定波長的光束對材料進(jìn)行掃描，例如對于 Foturan⑧為大約290-330nm的波長，以限定上下傾斜側(cè)壁20、21、上下傾斜側(cè)壁20、21之 間的圓滑的相交部位22以及側(cè)壁11的剩余部分，即，限定晶圓通路孔9的幾何形狀。露出
的材料的特性改變，從而隨后的熱處理使得晶圓材料在露出的區(qū)域內(nèi)結(jié)晶。在Foturan⑧
中，在露出的區(qū)域內(nèi)形成銀原子，在500°C到600°C之間的熱處理期間，玻璃在這些銀原子
周圍結(jié)晶。然后通過使用氫氟酸溶液的各向異性蝕刻去除露出區(qū)域內(nèi)的材料，即晶圓通路
孔內(nèi)的材料，。當(dāng)用10%的氫氟酸溶液在室溫下蝕刻時，結(jié)晶的區(qū)域的蝕刻率比玻璃質(zhì)區(qū)域 的蝕刻率高達(dá)20倍。 盡管結(jié)合當(dāng)前被認(rèn)為最實(shí)用且優(yōu)選的實(shí)施方式對本發(fā)明進(jìn)行了說明，但是應(yīng)該理 解的是，本發(fā)明不限于所公開的實(shí)施方式，相反地，本發(fā)明想要覆蓋隨附權(quán)利要求書的范圍 內(nèi)的各種變形和等同配置。
1權(quán)利要求
一種晶圓(3)，其包括從所述晶圓(3)的上側(cè)(4)延伸到下側(cè)(5)的晶圓穿孔(7)，其中，所述晶圓穿孔(7)包括晶圓通路孔(9)，所述晶圓通路孔(9)的側(cè)壁(11)至少部分地覆蓋有第一導(dǎo)電涂層(25)，所述晶圓(3)的特征在于，所述晶圓通路孔(9)至少包括具有大致豎直的側(cè)壁(16)的第一部分(13)和形成縮頸(23)的第二部分(14)，該縮頸(23)至少具有在所述晶圓通路孔(9)中朝向所述上側(cè)變寬的上傾斜側(cè)壁(20)。
2. 根據(jù)權(quán)利要求l所述的晶圓(3)，其特征在于，所述第二部分(14)被配置在所述側(cè) 壁(11)的所述第一部分(13)和第三部分(15)之間，所述第三部分(15)具有大致豎直的 側(cè)壁(17)。
3. 根據(jù)前述權(quán)利要求中的任一項所述的晶圓(3)，其特征在于，所述縮頸(23)還包括 朝向所述下側(cè)變寬的下傾斜側(cè)壁(21)。
4. 根據(jù)權(quán)利要求l-3中任一項所述的晶圓(3)，其特征在于，所述縮頸(23)的所述上 傾斜側(cè)壁(20)和/或所述下傾斜側(cè)壁(21)為平坦的。
5. 根據(jù)權(quán)利要求l-3中任一項所述的晶圓(3)，其特征在于，所述縮頸(23)的所述上 傾斜側(cè)壁(20)和/或所述下傾斜側(cè)壁(21)為彎曲的。
6. 根據(jù)前述權(quán)利要求中的任一項所述的晶圓(3)，其特征在于，所述縮頸(23)的所述 上傾斜側(cè)壁(20)和所述下傾斜側(cè)壁(21)的相交部位(22)為圓滑化的。
7. 根據(jù)前述權(quán)利要求中的任一項所述的晶圓(3)，其特征在于，所述晶圓(3)包括晶體 半導(dǎo)體材料。
8. 根據(jù)權(quán)利要求7所述的晶圓(3)，其特征在于，所述上傾斜側(cè)壁(20)和/或所述下 傾斜側(cè)壁(21)跟隨所述晶圓(3)的晶面。
9 根據(jù)權(quán)利要求l-6中任一項所述的晶圓(3)，其特征在于，所述晶圓(3)是由光敏材 料制成的。
10. 根據(jù)權(quán)利要求1至6及9中任一項所述的晶圓(3)，其特征在于，所述晶圓(3)是 由玻璃陶瓷制成的。
11. 根據(jù)前述權(quán)利要求中的任一項所述的晶圓(3)，其特征在于，第二導(dǎo)電涂層(26)至 少部分地覆蓋所述第一導(dǎo)電涂層(25)。
12. 根據(jù)權(quán)利要求1或12所述的晶圓(3)，其特征在于，所述第一導(dǎo)電涂層(25)和/ 或所述第二導(dǎo)電涂層(26)封堵所述晶圓通路孔(9)。
13. 根據(jù)權(quán)利要求12所述的晶圓(3)，其特征在于，所述晶圓(3)包括多個晶圓穿孔 (7)，其中的至少一個晶圓穿孔(7)被封堵，且至少一個晶圓穿孔(7)是通的。
14. 根據(jù)前述權(quán)利要求中的任一項所述的晶圓(3)，其特征在于，所述晶圓(3)包括至 少第一組晶圓穿孔(47)，每個晶圓穿孔相對于前一個晶圓穿孔以階梯的方式移位。
15. 根據(jù)權(quán)利要求14所述的晶圓(3)，其特征在于，所述晶圓(1)還包括第二組晶圓穿 孔(48)，該第二組晶圓穿孔(48)沿著線(46)與所述第一組晶圓穿孔(47)順次配置。
16. 根據(jù)前述權(quán)利要求中的任一項所述的晶圓(3)，其特征在于，所述晶圓(3)包括集 成部件(50)，所述集成部件(50)例如為集成微電子部件、MEMS結(jié)構(gòu)、納米結(jié)構(gòu)、傳感器、致 動器等。
17. —種電子器件，其包括根據(jù)前述權(quán)利要求中的任一項所述的晶圓(3)。
18. 根據(jù)權(quán)利要求17所述的電子器件(l)，其特征在于，所述電子器件包括一摞晶圓(3)，每個晶圓(3)均包括由接頭(61)連接至相鄰晶圓(3)的晶圓穿孔的晶圓穿孔(7)。
19. 一種晶圓(3)的制造方法，所述晶圓(3)包括從所述晶圓(3)的上側(cè)(4)延伸到 下側(cè)(5)的晶圓穿孔(7)，其中，所述晶圓穿孔(7)包括具有側(cè)壁(11)的晶圓通路孔(9)， 所述晶圓通路孔(9)的至少第一部分(13)具有大致豎直的側(cè)壁(16)，所述晶圓通路孔(9) 的第二部分(14)在所述晶圓通路孔(9)中限定縮頸(23)，所述方法的特征在于，所述方法 包括以下步驟-限定步驟，即在所述晶圓(3)中限定第一傾斜側(cè)壁(18);-形成步驟，即形成所述晶圓通路孔(9)，從而，由所述第一傾斜壁(18)形成所述縮頸 (23)的上傾斜側(cè)壁(20);以及-沉積步驟，即在所述晶圓通路孔(9)的所述側(cè)壁(11)上沉積至少第一導(dǎo)電涂層 (25)。
20. 根據(jù)權(quán)利要求19所述的方法，其特征在于，所述方法還包括在所述晶圓(3)中限定 第二傾斜側(cè)壁(19)的步驟，從而，在所述形成步驟中，由所述第二傾斜側(cè)壁(19)形成所述 縮頸(23)的下傾斜側(cè)壁(21)。
21. 根據(jù)權(quán)利要求19或20所述的方法，其特征在于，形成所述晶圓通路孔(9)的步驟 包括各向異性蝕刻步驟。
22. 根據(jù)權(quán)利要求19-21中任一項所述的方法，其特征在于，所述限定步驟包括通過蝕 刻形成第一凹部(28)的步驟，該第一凹部(28)包括位于所述晶圓(3)的所述上側(cè)(4)的 所述第一傾斜側(cè)壁(18)。
23. 根據(jù)權(quán)利要求20-22中任一項所述的方法，其特征在于，所述在所述晶圓(3)中限 定第二傾斜側(cè)壁(19)的步驟包括通過蝕刻形成第二凹部(29)的步驟，該第二凹部(29)包 括位于所述晶圓(3)的所述下側(cè)(5)的所述第二傾斜側(cè)壁(19)。
24. 根據(jù)權(quán)利要求19-23中任一項所述的方法，其特征在于，所述形成所述晶圓通路孔 (9)的步驟包括從所述上側(cè)(4)和所述下側(cè)(5)進(jìn)行雙向蝕刻的步驟，以形成所述晶圓通路 孔(9)的具有大致豎直的側(cè)壁(17)的第三部分(15)。
25. 根據(jù)權(quán)利要求22-24中任一項所述的方法，其特征在于，所述方法還包括形成臨時 層(36)以及通過蝕刻去除所述臨時層(36)的步驟。
26. 根據(jù)權(quán)利要求22或24所述的方法，其特征在于，所述通過蝕刻形成第一凹部(28) 的步驟包括濕蝕刻步驟。
27. 根據(jù)權(quán)利要求26所述的方法，其特征在于，所述濕蝕刻步驟包括使用KOH溶液的各 向異性晶面依賴濕蝕刻步驟，或各向同性濕蝕刻步驟。
28. 根據(jù)權(quán)利要求19-27中任一項所述的方法，其特征在于，所述形成所述晶圓通路孔 (9)的步驟包括干蝕刻步驟。
29. 根據(jù)權(quán)利要求28所述的方法，其特征在于，所述干蝕刻步驟包括深反應(yīng)離子蝕刻 步驟。
30. 根據(jù)權(quán)利要求19所述的方法，其特征在于，所述限定步驟包括限定所述晶圓通路 孔(9)的所述側(cè)壁(11)的第二側(cè)壁(19)的步驟，從而，在所述形成步驟中，由所述第二傾 斜壁(19)形成所述縮頸(23)的下傾斜側(cè)壁(21)。
31. 根據(jù)權(quán)利要求19或30所述的方法，其特征在于，所述限定步驟包括將所述晶圓(3)的對應(yīng)于所述晶圓通路孔(9)的區(qū)域曝光的步驟，所述形成步驟包括蝕刻曝光后的區(qū) 域的步驟。
32. 根據(jù)權(quán)利要求19-31中任一項所述的方法，其特征在于，所述沉積步驟包括物理氣 相沉積。
33. 根據(jù)權(quán)利要求19-32中任一項所述的方法，其特征在于，所述方法還包括使用鍍在 所述第一導(dǎo)電涂層(25)上沉積第二導(dǎo)電涂層(26)的步驟。
全文摘要
本發(fā)明提供一種晶圓(3)，該晶圓(3)包括由晶圓通路孔(9)和至少第一導(dǎo)電涂層(25)形成的貫通晶圓(3)的晶圓穿孔(7)。晶圓通路孔(9)的除縮頸(23)之外的大致豎直的側(cè)壁(11)提供在晶圓上占據(jù)小面積的可靠的晶圓穿孔(7)。晶圓(3)優(yōu)選是由如硅等半導(dǎo)體材料或玻璃陶瓷制成的。本發(fā)明還說明了這種晶圓(3)的制造方法。
文檔編號B81B7/00GK101785103SQ200880104019
公開日2010年7月21日 申請日期2008年6月27日 優(yōu)先權(quán)日2007年7月5日
發(fā)明者彼得·尼爾森 申請人:Aac微技術(shù)有限公司