本發(fā)明涉及封裝領(lǐng)域，尤其涉及mems晶圓級封裝結(jié)構(gòu)及其工藝。

背景技術(shù)：

微機電系統(tǒng)mems涉及電子、機械、材料、物理學、化學、生物學、醫(yī)學等多種學科與技術(shù)，具有廣闊的應用前景。已研制出包括微型壓力傳感器、加速度傳感器、微麥克風、微噴墨打印頭、數(shù)字微鏡顯示器在內(nèi)的幾百種產(chǎn)品，其中mems傳感器占相當大的比例。

mems傳感器是采用微電子和微機械加工技術(shù)制造出來的新型傳感器。與傳統(tǒng)的傳感器相比，它具有體積小、重量輕、成本低、功耗低、可靠性高、適于批量化生產(chǎn)、易于集成和實現(xiàn)智能化的特點。在消費電子、智能終端和可穿戴產(chǎn)品等領(lǐng)域應用中，要求mems傳感器尺寸、成本進一步降低，同時提高集成度和性能，因此以tsv為主的三維封裝集成技術(shù)在mems領(lǐng)域引起很大關(guān)注。采用垂直型通孔相對于斜孔更加適用于小焊盤尺寸，有利于減小芯片的面積。目前有些mems器件中采用摻雜硅作為通孔互連結(jié)構(gòu)，但是其電阻率高，成本高，此外有利用電鍍銅填充滿孔內(nèi)結(jié)構(gòu)，由于電鍍銅與硅熱膨脹系數(shù)不同，容易產(chǎn)生很大的應力，對于應力比較敏感的mems器件，如壓力傳感器、麥克風等并不適用，此外這種結(jié)構(gòu)還需要使用化學機械拋光(cmp)，提高了工藝成本。

因此，需要一種低成本的應力可調(diào)節(jié)的直孔tsvmems封裝結(jié)構(gòu)和相關(guān)工藝來至少部分的解決上述問題。

技術(shù)實現(xiàn)要素：

針對上述技術(shù)問題，根據(jù)本發(fā)明的一個方面，提供一種mems封裝結(jié)構(gòu)，包括：第一基底，在所述第一基底的第一表面上形成有一個或多個mems器件和一個或多個金屬焊盤；與所述金屬焊盤連接并延伸到所述第一基底的第二表面的通孔，所述第二表面與所述第一表面相對；設置在所述通孔側(cè)壁以及所述第二表面上的多層結(jié)構(gòu)；設置在所述多層結(jié)構(gòu)以及所述金屬焊盤上的重布線層；設置在所述重布線層上的焊球；以及在所述第一基底的器件上方形成的蓋帽，從而在所述蓋帽和所述第一基底之間形成封裝腔體，其中所述蓋帽上具有一個或多個開孔，使得所述封裝腔體與所述外界連通。

根據(jù)本發(fā)明的一個方面，多層結(jié)構(gòu)包括：絕緣層，所述絕緣層用于使所述重布線層與所述第一基底電隔離；以及應力調(diào)整層，所述應力調(diào)整層用于調(diào)節(jié)施加到所述第一基底材料上的應力大小。

根據(jù)本發(fā)明的一個方面，多層結(jié)構(gòu)還包括：緩沖層，所述緩沖層用于減少應力調(diào)整層與阻擋層之間的不匹配引起的各種缺陷；以及阻擋層，所述阻擋層用于阻止重布線層中的金屬原子擴散進入第一基底材料之中。

根據(jù)本發(fā)明的一個方面，絕緣層是氧化硅或氮化硅，所述應力調(diào)整層是鍺硅合金。

根據(jù)本發(fā)明的一個方面，蓋帽包括：設置在所述第一基底的第一表面上的框架；以及覆蓋在所述框架上的第二基底，所述第二基底上具有至少一個ic器件，其中所述一個或多個開孔為貫穿所述第二基底的孔洞，所述框架的第一面具有與第一基底上的金屬焊盤連接的結(jié)構(gòu)，所述框架的與所述第一面相對的第二面具有外接焊盤，所述外接焊盤與所述第二基底上的ic器件電連接。

根據(jù)本發(fā)明的一個方面，該封裝結(jié)構(gòu)還包括填充所述通孔并覆蓋所述重布線層的絕緣保護層。

根據(jù)本發(fā)明的另一個方面，提供一種制造mems封裝結(jié)構(gòu)的方法，包括：在第一基底的mems器件上方形成蓋帽，從而在所述蓋帽和所述第一基底之間形成封裝腔體，其中所述蓋帽上具有一個或多個開孔，使得所述封裝腔體與所述外界連通，在所述第一基底的第一表面上具有一個或多個mems器件和一個或多個金屬焊盤；在所述蓋帽的表面形成保護膜；將所述第一基底減薄到所需要的厚度；從所述第一基底的第二表面朝向第一表面刻蝕金屬焊盤通孔，以便暴露所述一個或多個金屬焊盤的至少一部分，其中所述第二表面與所述第一表面相對；通過共形沉積在所述通孔和所述第二表面上形成多層結(jié)構(gòu)；選擇性去除所述金屬焊盤表面上的多層結(jié)構(gòu)；在所述通孔和所述第二表面上形成金屬重布線層；在所述通孔和所述第二表面上形成絕緣保護層；在所述絕緣保護層上鉆孔，以便暴露所述重布線層的至少一部分作為焊盤；在所述焊盤上形成焊球；以及去除所述保護膜。

根據(jù)本發(fā)明的另一個方面，在所述通孔和所述第二表面上形成多層結(jié)構(gòu)包括：在所述通孔和所述第二表面上形成絕緣層，所述絕緣層用于使所述重布線層與所述第一基底電隔離；以及在所述絕緣層上形成應力調(diào)整層，所述應力調(diào)整層用于調(diào)節(jié)施加到所述第一基底材料上的應力大小。

根據(jù)本發(fā)明的另一個方面，在所述通孔和所述第二表面上形成多層結(jié)構(gòu)還包括：在所述應力調(diào)整層上形成緩沖層，所述緩沖層用于減少應力調(diào)整層與阻擋層之間的不匹配引起的各種缺陷；以及在所述緩沖層上形成阻擋層，所述阻擋層用于阻止重布線層中的金屬原子擴散進入第一基底材料之中。

根據(jù)本發(fā)明的另一個方面，所述絕緣層是氧化硅或氮化硅，所述應力調(diào)整層是鍺硅合金。

根據(jù)本發(fā)明的晶圓級封裝結(jié)構(gòu)可以使多個封裝合而為一，從而使總的焊點數(shù)量大為減少，顯著減少封裝體積、重量，縮短元件的連接路線，從而使電性能得以提高，具有良好的抗機械和化學腐蝕的能力以及高的可靠性。晶圓級封裝結(jié)構(gòu)可以提供低功耗和低噪聲的系統(tǒng)級連接，在較高的頻率下工作可以獲得幾乎與soc相等的總線寬度。所使用的相關(guān)工藝技術(shù)均較成熟，集成失敗風險較低，并且與現(xiàn)有組裝工藝兼容，無需增加產(chǎn)線硬件投入，大大縮短產(chǎn)品投放市場的周期。

附圖說明

為了進一步闡明本發(fā)明的各實施例的以上和其它優(yōu)點和特征，將參考附圖來呈現(xiàn)本發(fā)明的各實施例的更具體的描述?？梢岳斫?，這些附圖只描繪本發(fā)明的典型實施例，因此將不被認為是對其范圍的限制。在附圖中，為了清楚明了，相同或相應的部件將用相同或類似的標記表示。

圖1示出根據(jù)本發(fā)明的一個實施例的mems晶圓級封裝結(jié)構(gòu)100的剖面示意圖。

圖2a至圖2f示出根據(jù)本發(fā)明的一個實施例形成mems晶圓級封裝結(jié)構(gòu)100的過程的剖面示意圖。

圖3示出根據(jù)本發(fā)明的一個實施例的mems晶圓級封裝結(jié)構(gòu)300的剖面示意圖。

圖4a至圖4h示出根據(jù)本發(fā)明的一個實施例形成mems晶圓級封裝結(jié)構(gòu)300的過程的剖面示意圖。

圖5示出根據(jù)本發(fā)明的一個實施例的mems器件與ic芯片組合的晶圓級封裝結(jié)構(gòu)500的剖面示意圖。

圖6示出框架530的可選示例的俯視圖。

圖7示出根據(jù)本發(fā)明的一個實施例的制造mems器件與ic芯片組合的晶圓級封裝結(jié)構(gòu)的流程圖700。

具體實施方式

在以下的描述中，參考各實施例對本發(fā)明進行描述。然而，本領(lǐng)域的技術(shù)人員將認識到可在沒有一個或多個特定細節(jié)的情況下或者與其它替換和/或附加方法、材料或組件一起實施各實施例。在其它情形中，未示出或未詳細描述公知的結(jié)構(gòu)、材料或操作以免使本發(fā)明的各實施例的諸方面晦澀。類似地，為了解釋的目的，闡述了特定數(shù)量、材料和配置，以便提供對本發(fā)明的實施例的全面理解。然而，本發(fā)明可在沒有特定細節(jié)的情況下實施。此外，應理解附圖中示出的各實施例是說明性表示且不一定按比例繪制。

在本說明書中，對“一個實施例”或“該實施例”的引用意味著結(jié)合該實施例描述的特定特征、結(jié)構(gòu)或特性被包括在本發(fā)明的至少一個實施例中。在本說明書各處中出現(xiàn)的短語“在一個實施例中”并不一定全部指代同一實施例。

需要說明的是，本發(fā)明的實施例以特定順序?qū)に嚥襟E進行描述，然而這只是為了方便區(qū)分各步驟，而并不是限定各步驟的先后順序，在本發(fā)明的不同實施例中，可根據(jù)工藝的調(diào)節(jié)來調(diào)整各步驟的先后順序。

根據(jù)本發(fā)明的一個實施例，提供一種晶圓級的封裝結(jié)構(gòu)，該封裝結(jié)構(gòu)采用垂直型通孔，在通孔的側(cè)壁上依次形成絕緣層、應力調(diào)整結(jié)構(gòu)、緩沖層、阻擋層、導電層、絕緣保護層等多層結(jié)構(gòu)。通過調(diào)整各層組成成分、厚度和形成的工藝參數(shù)，能夠調(diào)節(jié)最終施加到mems器件基底材料上的應力，最終實現(xiàn)對基底材料基本無應力或?qū)撞牧鲜┘铀璧奶囟☉Α?/p>

圖1示出根據(jù)本發(fā)明的一個實施例的mems晶圓級封裝結(jié)構(gòu)100的剖面示意圖。如圖1所示，在該實施例中，mems晶圓級封裝結(jié)構(gòu)100包括第一基底110。第一基底110可以是晶片，并具有mems器件和/或互補式金屬氧化物半導體(cmos)器件111位于其內(nèi)。在本發(fā)明的具體實施例中，器件111可以是對基底110中的應力敏感或需要基底110材料內(nèi)部具有特定應力的器件，例如，壓力傳感器、應變硅元件等。

第一基底110具有多個金屬焊盤112，其可鄰近于第一表面113。重布線層114設置于第一基底110的第二表面115上，且通過通孔電連接至第一基底110的多個金屬焊盤112。在第一基底110的第二表面115之上且重布線層114之下、通孔內(nèi)部以及重布線層114與第一基底110的基底材料之間，設置有多層結(jié)構(gòu)116。該多層結(jié)構(gòu)116可任選地包括絕緣層、應力調(diào)整層、緩沖層、阻擋層等多層，其中絕緣層用于使重布線層114與第一基底110電隔離，應力調(diào)整層用于調(diào)節(jié)施加到第一基底110材料上的應力大小，緩沖層用于減少應力調(diào)整層與阻擋層之間的不匹配引起的各種缺陷(例如，位錯)，阻擋層用于阻止重布線層114中的金屬原子擴散進入第一基底110材料之中。

在多層膜的沉積過程中，各層膜界面之間的應力對最終施加到第一基底110材料上的應力起到補償?shù)淖饔?。另外，還要考慮mems器件在實際工作過程中，由于工作溫度變化，各層膜的熱膨脹系數(shù)不同，而施加在mems器件基底材料上的熱應力。因此，可通過調(diào)整各層組成成分、厚度和形成的工藝參數(shù)，調(diào)節(jié)最終施加到基底材料上的應力，最終實現(xiàn)對基底材料基本無應力或?qū)撞牧鲜┘铀璧奶囟☉?。下文中，將結(jié)合具體工藝，介紹各層的具體組成及厚度示例。

返回圖1，在重布線層114上具有焊球117，用于使重布線層114電連接到外部電路，并且在焊球117以外的重布線層114和多層結(jié)構(gòu)116的區(qū)域設置絕緣保護層118，本領(lǐng)域的技術(shù)人員可根據(jù)實際的需要，選擇高彈性低應力的材料作為絕緣保護層118。

mems晶圓級封裝結(jié)構(gòu)100還包括覆蓋在第一基底110的器件111之上的蓋帽120。在本發(fā)明的實施例中，蓋帽材料可以是玻璃或者晶圓，并且可以采用聚合物、共晶鍵合、玻璃漿料鍵合等方式連接到第一基底110。在本發(fā)明的具體實施例中，可先在蓋帽材料上形成空腔，以便在器件111上方形成腔體，從而為器件111的可動部位留有足夠空間。

圖2a至圖2f示出根據(jù)本發(fā)明的一個實施例形成mems晶圓級封裝結(jié)構(gòu)100的過程的剖面示意圖。

如圖2a所示，首先，在第一基底110的器件111上方形成蓋帽120。在本發(fā)明的實施例中，第一基底110具有第一表面113及與其相對的第二表面115，且具有至少一個mems器件111設置于其中。在一個實施例中，第一基底110為硅晶圓，以利于進行晶圓級封裝工藝。第一基底110具有多個金屬焊盤112，其可鄰近于第一表面113。在本發(fā)明的具體實施例中，金屬焊盤112可為單層導電層或具有多層的導電層結(jié)構(gòu)，且通過內(nèi)部導電線路與mems器件111電連接。在本發(fā)明的實施例中，蓋帽材料可以是玻璃或者晶圓，并且可以采用聚合物、共晶鍵合、玻璃漿料鍵合等方式連接到第一基底110。在本發(fā)明的具體實施例中，可先在蓋帽材料上形成空腔，以便在器件111上方形成腔體，從而為器件111的可動部位留有足夠空間。在本發(fā)明的另一個具體實施例中，可通過在第一基底110和蓋帽120之間設置框架來形成腔體。下文中，結(jié)合圖6至圖7具體描述框架的結(jié)構(gòu)和具體制造工藝。

如圖2b所示，將第一基底110沿115面減薄到所需要的厚度。本領(lǐng)域的技術(shù)人員可根據(jù)實際情況，選擇適當?shù)臏p薄工藝完成該步驟。

如圖2c所示，深刻蝕金屬焊盤通孔。在本發(fā)明的實施例中，可以通過光刻工藝并采用干法或者濕法刻蝕工藝，在第一基底110內(nèi)形成多個垂直通孔，該通孔從第一基底110的第二表面115朝第一表面113延伸，且分別暴露出每一金屬焊盤112的至少一部分。

如圖2d所示，在第一基底110的第二表面115以及垂直通孔的底部和側(cè)壁上形成多層結(jié)構(gòu)116。在本發(fā)明的一個實施例中，形成多層結(jié)構(gòu)116包括首先形成絕緣層，可通過pecvd沉積氧化硅或氮化硅作為絕緣層。由于氧化硅或氮化硅將向第一基底110引入張應力，因此為了控制器件區(qū)域中的應力，接下來在絕緣層上形成應力調(diào)整層。在該實施例中，應力調(diào)整層為鍺硅層，鍺硅層可向器件區(qū)域施加壓應力，用于形成鍺硅層的工藝氣體可以包含sih4、geh4、hcl、bh6以及h2，其中h2的氣體流速可以是0.3slm至60slm，其它氣體的流速可以是2sccm至900sccm，反應溫度在450-850℃，壓力在5-50托，然而本發(fā)明不限于所列出的這些工藝氣體和工藝參數(shù)?？筛淖冞@些工藝參數(shù)，調(diào)整鍺硅合金中的ge含量，從而改變所施加的應力大小。可根據(jù)需要，確定應力調(diào)整層的厚度。在一個實施例中，應力調(diào)整層的厚度可低至3埃。在一個優(yōu)選實施例中，應力調(diào)整層的厚度在3-10埃的范圍內(nèi)。在其它實施例中，應力調(diào)整層厚度可以大于10埃。

接下來，可選地在應力調(diào)整層上形成緩沖層和/或阻擋層，緩沖層用于減少應力調(diào)整層與阻擋層之間的不匹配引起的各種缺陷(例如，位錯)，阻擋層用于阻止后面形成的導電層中的金屬原子擴散進入第一基底110材料之中。

如圖2e所示，通過刻蝕工藝去除金屬焊盤112上方的多層結(jié)構(gòu)116，以暴露出金屬焊盤112的至少一部分。本領(lǐng)域的技術(shù)人員，可根據(jù)多層結(jié)構(gòu)116的材料選擇適當?shù)墓饪毯臀g刻工藝來完成該步驟。

如圖2f所示，在第一基底110的第二表面115以及垂直通孔的底部和側(cè)壁上形成重布線層114。在本發(fā)明的實施例中，首選可通過沉積技術(shù)形成金屬導電層，然后在通過光刻和刻蝕技術(shù)去除不需要導電的區(qū)域，從而形成所需導電線路。在本發(fā)明的示例中，可首先通過pvd、ald、化學鍍等工藝形成粘附層和/或種子層，再通過電鍍工藝，電鍍銅或鋁等金屬層至厚度2-100微米，再通過化學鍍工藝在金屬層的表面形成ni/au或ni/pd/au等鈍化層，鈍化層的典型厚度為2微米/0.1微米，然后在通過光刻和刻蝕技術(shù)去除不需要導電的區(qū)域，從而形成所需導電線路。

接下來，在第一基底110的第二表面115以及垂直通孔中形成絕緣層保護，最終結(jié)構(gòu)如圖1所示。絕緣層可選自氧化硅、氮化硅、聚酰亞胺、綠油、bcb、pbo等絕緣材料中的一種或多種。然后，在金屬焊盤位置鉆孔或其他開孔工藝，以使金屬焊盤外漏，并在金屬焊盤上形成焊球。

通過在垂直通孔中依次形成多層結(jié)構(gòu)116以及重布線層114，解決了現(xiàn)有技術(shù)中，摻雜工藝的tsv通孔填充電阻高，而全部充滿的tsv通孔填充應力高的問題。由于根據(jù)本發(fā)明的垂直通孔結(jié)構(gòu)對器件區(qū)域施加的應力可控，因此，可將垂直通孔緊鄰器件區(qū)域，從而可進一步縮小芯片面積，減小封裝尺寸。另外，多層結(jié)構(gòu)116以及重布線層114厚度與垂直通孔直徑相比很薄，多層結(jié)構(gòu)116以及重布線層114厚度之和低于垂直通孔直徑的1/3，這樣可大大減少由于工作溫度變化，各層膜的熱膨脹系數(shù)不同，而施加在mems器件基底材料上的熱應力的值。

圖3示出根據(jù)本發(fā)明的一個實施例的mems晶圓級封裝結(jié)構(gòu)300的剖面示意圖。與圖1所示的封裝結(jié)構(gòu)相比，mems晶圓級封裝結(jié)構(gòu)300的蓋帽320具有至少一個開孔321，用于封裝腔體內(nèi)部結(jié)構(gòu)與外界連通。本領(lǐng)域的技術(shù)人員可以構(gòu)想到，開孔321的布局和數(shù)量不限于圖3所示的示例，還可在蓋帽320上形成若干按特定規(guī)律排列的多個開孔。

圖4a至圖4h示出根據(jù)本發(fā)明的一個實施例形成mems晶圓級封裝結(jié)構(gòu)300的過程的剖面示意圖。與圖2a至2f所示的制造過程相比，圖4a至圖4h所示出的制造過程還包括：如圖4b所示，在將帶有開孔的蓋帽320鍵合到mems器件襯底310之后，在帶有開孔的蓋帽320表面貼保護膜322，保護膜322能夠承受后續(xù)工藝條件；以及在形成如圖4h所示的焊球后，去除保護膜322。圖4a至圖4h所示出的制造過程中的其它步驟與圖2a至2f所示的制造過程類似，為了簡化說明，此處不再詳細描述。

圖5示出根據(jù)本發(fā)明的一個實施例的mems器件與ic芯片組合的晶圓級封裝結(jié)構(gòu)500的剖面示意圖。如圖5所示，在該實施例中，mems器件與ic芯片組合的晶圓級封裝結(jié)構(gòu)500包括第一基底510。第一基底510可以是晶片，并具有mems器件511位于其內(nèi)。第一基底510具有多個金屬焊盤512，其可鄰近于第一表面513且通過內(nèi)部導電線路分別與mems器件511和/或ic芯片電連接。第一基底510及其內(nèi)部結(jié)構(gòu)與圖1所示的第一基底110及其內(nèi)部結(jié)構(gòu)類似，因此為了簡化說明，此處不再詳細描述。

在第一基底510的第一表面513上設置有框架530?？稍诳蚣?30內(nèi)部和/或表面設置導電線路，其底面531具有與第一基底510上的金屬焊盤512電、信號連接的結(jié)構(gòu)，其頂面532上具有外接焊盤533用于與ic芯片520電連接，從而實現(xiàn)在第一基底510與ic芯片的電、信號互連。在本發(fā)明的實施例中，框架530可以是一片中間部分鏤空的開槽基底。圖6示出框架530的可選示例的俯視圖。如圖6所示，框架530可以是部分鏤空的類網(wǎng)格狀轉(zhuǎn)接板，其頂面上具有外接焊盤533。

返回圖5，在框架530上設置有第二基底520，第二基底520與框架結(jié)合作為mems器件的蓋帽。在本發(fā)明的實施例中，第二基底520可以是ic芯片并且具有至少一個mos器件521，mos器件521通過電路層和焊盤電連接到框架530上的外接焊盤533，以便實現(xiàn)ic電路與mems器件和/或外部電路的電連接。

在本發(fā)明的可選實施例中，第二基底520可具有至少一個開孔523，用于封裝腔體內(nèi)部結(jié)構(gòu)與外界連通。

通過將ic器件521與mems基底510垂直集成，封裝結(jié)構(gòu)500可以縮短互連距離，這樣可以縮短信號延遲時間、降低噪音并減少寄生電容、寄生電阻效應，使信號傳輸速度更快，功率消耗更低。

圖7示出根據(jù)本發(fā)明的一個實施例的制造mems器件與ic芯片組合的晶圓級封裝結(jié)構(gòu)的流程圖700。

在步驟710，在包含mems器件的第一基底110、310或510的表面上安裝框架?？蚣芸赏ㄟ^焊球或其他電連接結(jié)構(gòu)實現(xiàn)與第一基底的電、信號互連。在框架與焊球或其他電連接結(jié)構(gòu)相對的表面上設置有外接焊盤。

在步驟720，將第二基底520對準并附連到框架上。第二基底520與框架結(jié)合作為mems器件的蓋帽。在本發(fā)明的實施例中，第二基底520可以是ic芯片并且具有至少一個mos器件521，mos器件521通過電路層和焊盤522電連接到框架530上的外接焊盤533，以便實現(xiàn)ic電路與mems器件和/或外部電路的電連接。在本發(fā)明的可選實施例中，第二基底520可具有至少一個開孔523，用于封裝腔體內(nèi)部結(jié)構(gòu)與外界連通。

可選地，在步驟730，在第二基底520的表面上附連保護膜。

在步驟740，將第一基底110、310或510減薄到所需要的厚度。本領(lǐng)域的技術(shù)人員可根據(jù)實際情況，選擇適當?shù)臏p薄工藝完成該步驟。

在步驟750，深刻蝕金屬焊盤通孔。在本發(fā)明的實施例中，可以通過光刻工藝并采用干法或者濕法刻蝕工藝，在第一基底內(nèi)形成多個垂直通孔，該通孔從第一基底的第二表面朝第一表面延伸，且分別暴露出每一金屬焊盤的至少一部分。

在步驟760，在第一基底110、310或510的第二表面以及垂直通孔的底部和側(cè)壁上形成多層結(jié)構(gòu)。在本發(fā)明的一個實施例中，形成多層結(jié)構(gòu)包括首先形成絕緣層，可通過pecvd沉積氧化硅或氮化硅作為絕緣層。由于氧化硅或氮化硅將向第一基底引入張應力，因此為了控制器件區(qū)域中的應力，接下來在絕緣層上形成應力調(diào)整層。在該實施例中，應力調(diào)整層為鍺硅層，鍺硅層可向器件區(qū)域施加壓應力，用于形成鍺硅層的工藝氣體可以包含sih4、geh4、hcl、bh6以及h2，其中h2的氣體流速可以是0.3slm至60slm，其它氣體的流速可以是2sccm至900sccm，反應溫度在450-850℃，壓力在5-50托，然而本發(fā)明不限于所列出的這些工藝氣體和工藝參數(shù)?？筛淖冞@些工藝參數(shù)，調(diào)整鍺硅合金中的ge含量，從而改變所施加的應力大小?？筛鶕?jù)需要，確定應力調(diào)整層的厚度。在一個實施例中，應力調(diào)整層的厚度可低至3埃。在一個優(yōu)選實施例中，應力調(diào)整層的厚度在3-10埃的范圍內(nèi)。在其它實施例中，應力調(diào)整層厚度可以大于10埃。接下來，可選地在應力調(diào)整層上形成緩沖層和/或阻擋層，緩沖層用于減少應力調(diào)整層與阻擋層之間的不匹配引起的各種缺陷(例如，位錯)，阻擋層用于阻止后面形成的導電層中的金屬原子擴散進入第一基底材料之中。

在步驟770，去除金屬焊盤上方的多層結(jié)構(gòu)，以暴露出金屬焊盤的至少一部分。本領(lǐng)域的技術(shù)人員，可根據(jù)多層結(jié)構(gòu)的材料選擇適當?shù)墓饪毯臀g刻工藝來完成該步驟。

在步驟780，在第一基底的第二表面以及垂直通孔的底部和側(cè)壁上形成重布線層。在本發(fā)明的實施例中，首選可通過共形沉積技術(shù)形成金屬導電層，然后在通過光刻和刻蝕技術(shù)去除不需要導電的區(qū)域，從而形成所需導電線路。在本發(fā)明的示例中，可首先通過pvd、ald、化學鍍等工藝形成粘附層和/或種子層，再通過電鍍工藝，電鍍銅或鋁等金屬層至厚度2-100微米，再通過化學鍍工藝在金屬層的表面形成ni/au或ni/pd/au等鈍化層，鈍化層的典型厚度為2微米/0.1微米，然后在通過光刻和刻蝕技術(shù)去除不需要導電的區(qū)域，從而形成所需導電線路。

在步驟790，在第一基底的第二表面以及垂直通孔中形成絕緣層保護。絕緣層可選自氧化硅、氮化硅、聚酰亞胺、綠油、bcb、pbo等絕緣材料中的一種或多種。然后，在金屬焊盤位置鉆孔，并在金屬焊盤上形成焊球。

最后，可選地，該方法還可包括去除保護膜。

圖5至圖7公開的mems器件與ic芯片組合的晶圓級封裝結(jié)構(gòu)可將由不同工藝、材料制作的芯片封裝形成一個系統(tǒng)，例如，可將基于si、gaas、inp的芯片進行一體化封裝，具有很好的兼容性。晶圓級封裝結(jié)構(gòu)可以使多個封裝合而為一，從而使總的焊點數(shù)量大為減少，顯著減少封裝體積、重量，縮短元件的連接路線，從而使電性能得以提高，具有良好的抗機械和化學腐蝕的能力以及高的可靠性。晶圓級封裝結(jié)構(gòu)可以提供低功耗和低噪聲的系統(tǒng)級連接，在較高的頻率下工作可以獲得幾乎與soc相等的總線寬度。所使用的相關(guān)工藝技術(shù)均較成熟，集成失敗風險較低，并且與現(xiàn)有組裝工藝兼容，無需增加產(chǎn)線硬件投入，大大縮短產(chǎn)品投放市場的周期。

盡管上文描述了本發(fā)明的各實施例，但是，應該理解，它們只是作為示例來呈現(xiàn)的，而不作為限制。對于相關(guān)領(lǐng)域的技術(shù)人員顯而易見的是，可以對其做出各種組合、變型和改變而不背離本發(fā)明的精神和范圍。因此，此處所公開的本發(fā)明的寬度和范圍不應被上述所公開的示例性實施例所限制，而應當僅根據(jù)所附權(quán)利要求書及其等同替換來定義。