專(zhuān)利名稱：一種足式機(jī)器人狀態(tài)感知系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種足式機(jī)器人狀態(tài)感知系統(tǒng)。
背景技術(shù)：
高性能足式機(jī)器人是一個(gè)由很多部分組成的復(fù)雜系統(tǒng)，主要包括環(huán)境感知部分、狀態(tài)感知部分、行為規(guī)劃與協(xié)調(diào)部分、四肢伺服控制器部分、驅(qū)動(dòng)裝置部分和機(jī)體機(jī)械部分。系統(tǒng)通過(guò)環(huán)境感知部分和狀態(tài)感知部分采集機(jī)器人周?chē)沫h(huán)境信息和本體狀態(tài)信息，送至行為規(guī)劃與協(xié)調(diào)部分后，行為規(guī)劃與協(xié)調(diào)部分根據(jù)環(huán)境信息和狀態(tài)信息規(guī)劃?rùn)C(jī)器人的行為，并將控制目標(biāo)序列送至四肢伺服控制器部分，四肢伺服控制器部分控制驅(qū)動(dòng)裝置驅(qū)動(dòng)機(jī)體機(jī)械部分做出相應(yīng)的動(dòng)作。狀態(tài)感知部分作為足式機(jī)器人的檢測(cè)裝置，直接決定著足式機(jī)器人性能的高低，是系統(tǒng)的一個(gè)重要組成部分。 足式機(jī)器人的運(yùn)動(dòng)與作業(yè)環(huán)境具有未知、非結(jié)構(gòu)化、動(dòng)態(tài)、不確定、復(fù)雜等特性，要完成其使命，必須配備具有多種類(lèi)型的傳感器系統(tǒng)來(lái)感知其自身的狀態(tài)信息，如感知其位置、速度、姿態(tài)的組合導(dǎo)航傳感器系統(tǒng)，感知其動(dòng)力裝置溫度、流量、壓力等的動(dòng)力單元傳感器系統(tǒng)，還有根據(jù)步態(tài)生成需要獲取四肢狀態(tài)的傳感器系統(tǒng)，如線性電位器、力傳感器等。隨著傳感器數(shù)目和信息處理量的不斷增加，數(shù)據(jù)的復(fù)雜性和測(cè)量中的模糊性因素加大，要對(duì)這些傳感器的數(shù)據(jù)進(jìn)行綜合處理采用一般的單片機(jī)很難滿足實(shí)時(shí)性和可靠性。目前的解決方法主要是采用ARM或者DSP來(lái)構(gòu)成數(shù)據(jù)采集和處理系統(tǒng)。這種方法的缺點(diǎn)主要有硬件電路復(fù)雜，結(jié)構(gòu)不緊湊，可靠性差，數(shù)據(jù)處理能力有限，無(wú)法滿足大數(shù)據(jù)量高速采集與處理的要求。因此，有必要設(shè)計(jì)一種新型的足式機(jī)器人狀態(tài)感知系統(tǒng)。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種足式機(jī)器人狀態(tài)感知系統(tǒng)，該足式機(jī)器人狀態(tài)感知系統(tǒng)具有高速數(shù)據(jù)采集和處理功能、硬件電路集成度高。發(fā)明的技術(shù)解決方案如下—種足式機(jī)器人狀態(tài)感知系統(tǒng)，包括嵌入式處理器模塊、組合導(dǎo)航傳感器數(shù)據(jù)采集模塊、組合導(dǎo)航傳感器、動(dòng)力單元傳感器數(shù)據(jù)采集模塊、動(dòng)力單元傳感器、人機(jī)交互模塊和通信模塊；組合導(dǎo)航傳感器通過(guò)組合導(dǎo)航傳感器數(shù)據(jù)采集模塊與嵌入式處理器模塊相連；動(dòng)力單元傳感器通過(guò)動(dòng)力單元傳感器數(shù)據(jù)采集模塊與嵌入式處理器模塊相連；人機(jī)交互模塊和通信模塊均與嵌入式處理器模塊相連； 通信模塊還與上位機(jī)通信連接；所述的嵌入式處理器模塊包括基于FPGA的雙端口 RAM和基于FPGA的兩個(gè)NIOSII嵌入式處理器核即A核和B核，兩個(gè)NIOS II嵌入式處理器核通過(guò)雙端口 RAM通信連接。
四肢伺服控制器和環(huán)境感知單元不屬于狀態(tài)感知系統(tǒng)。四肢伺服控制器和環(huán)境感知單元均與通信模塊相連。環(huán)境感知單元用于感知機(jī)器人的外界環(huán)境信息，與狀態(tài)感知相對(duì)(狀態(tài)感知用于感知機(jī)器人自身信息)，不隸屬于上位機(jī)；同時(shí)，四肢伺服控制器采集四肢傳感器數(shù)據(jù)，并控制四肢動(dòng)作，它們會(huì)通過(guò)CAN總線向規(guī)劃與協(xié)調(diào)層(上位機(jī))發(fā)送四肢傳感器數(shù)據(jù)，狀態(tài)感知通過(guò)監(jiān)聽(tīng)CAN總線獲得這些傳感器數(shù)據(jù)。
所述的嵌入式處理器模塊還包括SDRAM控制器模塊、Flash控制器模塊、CAN控制器模塊、UART控制器模塊、LCD控制器模塊、PIO控制器模塊、SPI控制器模塊、定時(shí)器模塊、DMA模塊、總線橋(Pipeline Bridge)模塊、單端口 RAM模塊、向量中斷控制器模塊，嵌入式處理器模塊內(nèi)的各模塊之間由AVALON總線相連；A核采用的存儲(chǔ)器為SDRAM和Flash，B核采用的存儲(chǔ)器為單端口 RAM，利用向量中斷控制器模塊實(shí)現(xiàn)A核和B核的中斷系統(tǒng)。所述的通信模塊為CAN總線通信模塊；組合導(dǎo)航傳感器為慣性/衛(wèi)星組合導(dǎo)航傳感器由慣性檢測(cè)單元和GPS接收機(jī)組成，前者檢測(cè)機(jī)器人的加速度和角速度信息，后者檢測(cè)機(jī)器人的經(jīng)度、緯度和高度。動(dòng)力單元傳感器包括四個(gè)流量傳感器、兩個(gè)壓力傳感器、三個(gè)溫度傳感器、一個(gè)轉(zhuǎn)速傳感器和一個(gè)電壓傳感器；人機(jī)交互模塊包括液晶顯示屏、蜂鳴器和無(wú)線射頻收發(fā)器。FPGA 為 Altera 公司生產(chǎn)的 EP3C25F256A7N動(dòng)力單元傳感器數(shù)據(jù)采集模塊采用ADC芯片MAX188和參考源芯片MAX6350 ;組合導(dǎo)航傳感器數(shù)據(jù)采集模塊采用MAX3232芯片。本發(fā)明選擇FPGA作為足式機(jī)器人狀態(tài)感知的主芯片，在FPGA片內(nèi)構(gòu)建雙Nios II處理器系統(tǒng)，動(dòng)力單元傳感器數(shù)據(jù)采集模塊將機(jī)器人動(dòng)力單元傳感器輸出的模擬量轉(zhuǎn)換為數(shù)字量；組合導(dǎo)航傳感器數(shù)據(jù)采集模塊通過(guò)串口讀取慣性/衛(wèi)星組合導(dǎo)航傳感器的數(shù)據(jù)；CAN總線通信模塊包含六路CAN總線，四路與機(jī)器人四肢伺服控制器相連，用于接收四肢傳感器數(shù)據(jù)，另兩路分別與規(guī)劃與協(xié)調(diào)層即上位機(jī)和環(huán)境感知單元相連；嵌入式處理器模塊包括Nios II處理器A核和B核，B核接收動(dòng)力單元傳感器數(shù)據(jù)采集模塊、組合導(dǎo)航傳感器數(shù)據(jù)采集模塊、CAN總線通信模塊的傳感器數(shù)據(jù)并進(jìn)行預(yù)處理，A核處理傳感器數(shù)據(jù)獲得狀態(tài)信息，通過(guò)CAN總線通信模塊傳至規(guī)劃與協(xié)調(diào)層即上位機(jī)和環(huán)境感知單元；人機(jī)交互模塊用于顯示機(jī)器人開(kāi)機(jī)自檢信息和故障報(bào)警信息，提供聲音報(bào)警信號(hào)，并接收無(wú)線射頻操控命令；電源模塊為電路板上其他部分和動(dòng)力單元傳感器以及組合導(dǎo)航傳感器提供電源。所述FPGA內(nèi)部模塊劃分為Nios II處理器模塊(兩個(gè))、SDRAM控制器模塊、Flash控制器模塊、CAN控制器模塊(六個(gè))、UART控制器模塊(三個(gè))、LCD控制器模塊、PIO控制器模塊、SPI控制器模塊(兩個(gè))、定時(shí)器模塊、DMA模塊(兩個(gè))、Pipeline Bridge模塊(兩個(gè))、單端口 RAM模塊、雙端口 RAM模塊、向量中斷控制器模塊(兩個(gè))，各模塊之間由AVALON總線連接起來(lái)。A核和B核采用獨(dú)立的存儲(chǔ)器，A核存儲(chǔ)器為SDRAM和Flash，B核存儲(chǔ)器為單端口RAM (或R0M)，雙核之間通過(guò)雙端口 RAM進(jìn)行通信，利用向量中斷控制器實(shí)現(xiàn)A核和B核的中斷系統(tǒng)，這比由Nios II處理器直接處理中斷響應(yīng)快，效率高。
所述FPGA內(nèi)部模塊中的CAN控制器,是Opencores公司專(zhuān)為CAN總線通信而設(shè)計(jì)的IP核。這種CAN控制器IP核是仿SJA1000芯片設(shè)計(jì)的，編程方便，時(shí)鐘速度是SJA1000兩倍以上。利用六個(gè)CAN控制器IP核構(gòu)成六路CAN總線，處理器通過(guò)AVALON總線訪問(wèn)CAN控制器，可以實(shí)現(xiàn)六路CAN總線高速并行收發(fā)。所述FPGA內(nèi)部模塊中的UART控制器IP核共三個(gè)，其中兩個(gè)用于接收慣性/衛(wèi)星組合導(dǎo)航傳感器數(shù)據(jù)，利用兩個(gè)DMA轉(zhuǎn)存這兩個(gè)UART控制器數(shù)據(jù)至B核存儲(chǔ)器單端口 RAM(或R0M)，以減輕處理器頻繁地轉(zhuǎn)存該數(shù)據(jù)的負(fù)擔(dān)，使處理器有更多的時(shí)間去處理其他的事情；另一個(gè)用于接收無(wú)線射頻操控命令。所述用硬邏輯電路定制關(guān)鍵算法指令，具體是在數(shù)據(jù)采集與處理控制器模塊中A核內(nèi)，用硬邏輯電路定制矩陣算法指令，用于加速機(jī)器人姿態(tài)估計(jì)時(shí)的坐標(biāo)變換運(yùn)算，提高數(shù)據(jù)處理的實(shí)時(shí)性；在B核內(nèi)，用硬邏輯電路定制循環(huán)冗余碼校驗(yàn)指令，用于四肢CAN總線 數(shù)據(jù)的校驗(yàn)，提高數(shù)據(jù)采集的實(shí)時(shí)性。所述FPGA具體為Altera公司生產(chǎn)的EP3C25F256A7N。這種芯片具有快速的數(shù)字信號(hào)傳輸速度和豐富的可編程資源，其包括25K邏輯單元、608Kbits嵌入式存儲(chǔ)器以及4個(gè)PLL，能夠搭建雙Nios II處理器系統(tǒng)，并配置必要的處理器外設(shè)。同時(shí)，利用156個(gè)用戶I/O連接外圍芯片，可實(shí)現(xiàn)多種傳感器數(shù)據(jù)的并行采集和處理。其內(nèi)嵌的66個(gè)嵌入式18 X 18乘法器，可以輔助實(shí)現(xiàn)各種數(shù)字信號(hào)處理算法，提高數(shù)據(jù)處理速度。該芯片可正常工作于-40 125攝氏度，能保證足式機(jī)器人在很低和很高的溫度環(huán)境下工作不受影響。所述Nios II具體為Altera公司專(zhuān)為構(gòu)建片上系統(tǒng)而設(shè)計(jì)的32位RSIC嵌入式處理器Nios ΙΙ/f,其性能超過(guò)200DMIPS，擁有6級(jí)流水線，支持單周期硬件乘法/除法器、桶形移位器，帶有高速指令和數(shù)據(jù)緩存，有單片機(jī)無(wú)法比擬的運(yùn)算速度。另外，可定制256個(gè)用戶指令，可采用硬件加速器提高軟件性能，這就可以利用FPGA并行計(jì)算的特點(diǎn)加速軟件關(guān)鍵算法，保證機(jī)器人狀態(tài)感知系統(tǒng)實(shí)時(shí)完成復(fù)雜的算法。有益效果本發(fā)明的足式機(jī)器人狀態(tài)感知系統(tǒng)，選擇FPGA作為足式機(jī)器人狀態(tài)感知的主芯片，為提高多傳感器數(shù)據(jù)采集和處理的速度，利用IP核構(gòu)成處理器外設(shè)，用硬邏輯電路定制關(guān)鍵算法指令，在FPGA片內(nèi)構(gòu)建雙Nios II處理器系統(tǒng)，分別完成異構(gòu)傳感器數(shù)據(jù)多時(shí)間尺度采集和高速處理傳感器數(shù)據(jù)獲得狀態(tài)信息。本發(fā)明的感知裝置包括數(shù)據(jù)采集與處理控制器模塊、動(dòng)力單元傳感器數(shù)據(jù)采集模塊、組合導(dǎo)航傳感器數(shù)據(jù)采集模塊、CAN總線通信模塊、人機(jī)交互模塊和電源模塊。采用本發(fā)明制備的足式機(jī)器人狀態(tài)感知系統(tǒng)，電路的集成度高、體積和功耗小、成本低，具有可擴(kuò)展性、升級(jí)性和較高的抗干擾性，數(shù)據(jù)處理速度快，便于機(jī)器人實(shí)時(shí)控制。


圖I為本發(fā)明足式機(jī)器人狀態(tài)感知裝置方框圖；圖2為本發(fā)明狀態(tài)感知裝置電源模塊電路原理圖；圖3為本發(fā)明狀態(tài)感知裝置FPGA片內(nèi)硬件原理圖；圖4為本發(fā)明狀態(tài)感知裝置數(shù)據(jù)采集與處理控制器模塊電路原理圖；圖5為本發(fā)明狀態(tài)感知裝置動(dòng)力單元傳感器數(shù)據(jù)采集模塊電路原理圖6為本發(fā)明狀態(tài)感知裝置CAN總線通信模塊電路原理圖；圖7為本發(fā)明狀態(tài)感知裝置組合導(dǎo)航傳感器數(shù)據(jù)采集模塊電路原理圖；圖8為本發(fā)明狀態(tài)感知裝置人機(jī)交互模塊電路原理圖。
具體實(shí)施例方式以下將結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明做進(jìn)一步詳細(xì)說(shuō)明實(shí)施例I : I.如圖I所示，本發(fā)明用FPGA芯片——EP3C25F256A7N作為足式機(jī)器人狀態(tài)感知的主芯片，在FPGA片內(nèi)構(gòu)建雙Nios II處理器系統(tǒng)，分別完成異構(gòu)傳感器數(shù)據(jù)多時(shí)間尺度采集和高速地處理傳感器數(shù)據(jù)以獲得狀態(tài)信息，雙核之間通過(guò)片內(nèi)雙端口 RAM進(jìn)行通信。數(shù)據(jù)采集與處理控制器模塊、動(dòng)力單元傳感器數(shù)據(jù)采集模塊、組合導(dǎo)航傳感器數(shù)據(jù)采集模塊、CAN總線通信模塊、人機(jī)交互模塊和電源模塊一起組成足式機(jī)器人狀態(tài)感知裝置。動(dòng)力單元傳感器數(shù)據(jù)采集模塊將機(jī)器人動(dòng)力單元各個(gè)傳感器輸出的模擬量轉(zhuǎn)換為數(shù)字量，主要芯片是ADC芯片MAX188和參考源芯片MAX6350 ;組合導(dǎo)航傳感器數(shù)據(jù)采集模塊通過(guò)串口讀取慣性/衛(wèi)星組合導(dǎo)航傳感器IMU和GPS的數(shù)據(jù)，主要芯片是MAX3232 ；CAN總線通信模塊包含六路CAN總線，四路與機(jī)器人四肢伺服控制器相連，另兩路分別與規(guī)劃與協(xié)調(diào)層和環(huán)境感知單元相連，主要芯片是CTM8251D ；數(shù)據(jù)采集與處理控制器模塊由Nios II處理器A核和B核組成，具體為Nios 11/f，B核接收動(dòng)力單元傳感器數(shù)據(jù)采集模塊、組合導(dǎo)航傳感器數(shù)據(jù)采集模塊、CAN總線通信模塊的傳感器數(shù)據(jù)并進(jìn)行預(yù)處理，A核處理傳感器數(shù)據(jù)獲得狀態(tài)信息，通過(guò)CAN總線通信模塊傳至規(guī)劃與協(xié)調(diào)層和環(huán)境感知單元；人機(jī)交互模塊采用128X64點(diǎn)陣液晶顯示屏、蜂鳴器和無(wú)線射頻收發(fā)器組成，用于顯示機(jī)器人開(kāi)機(jī)自檢信息和故障報(bào)警信息，提供聲音報(bào)警信號(hào)，并接收無(wú)線射頻操控命令；電源模塊采用線性穩(wěn)壓與開(kāi)關(guān)穩(wěn)壓相結(jié)合的方式，降低電源功率損耗，為電路板上其他部分和動(dòng)力單元傳感器以及組合導(dǎo)航傳感器提供低紋波電源。2.如圖2所示，系統(tǒng)供電電壓為+18 40V，采用寬電壓范圍，以消除供電電源波動(dòng)對(duì)系統(tǒng)的影響。電源模塊所提供的電壓值有+15V、+5V、+3. 3V、+2. 5V和+1. 2V。輸入電壓經(jīng)開(kāi)關(guān)穩(wěn)壓芯片LM2596-ADJ降為+15V，經(jīng)過(guò)線性穩(wěn)壓芯片LT1085-5降為+5V，然后經(jīng)過(guò)線性穩(wěn)壓芯片LT1085-3. 3降為+3. 3V和線性穩(wěn)壓芯片LMl 117-2. 5降為+2. 5V，+3. 3V經(jīng)過(guò)線性穩(wěn)壓芯片LMl 117-1. 2降為+1. 2V。3.如圖3所示，F(xiàn)PGA內(nèi)部模塊劃分為兩個(gè)Nios II處理器模塊、一個(gè)SDRAM控制器模塊、一個(gè)Flash控制器模塊、六個(gè)CAN控制器模塊、三個(gè)UART控制器模塊、一個(gè)LCD控制器模塊、一個(gè)PIO控制器模塊、兩個(gè)SPI控制器模塊、一個(gè)定時(shí)器模塊、兩個(gè)DMA模塊、兩個(gè)Pipeline Bridge模塊、一個(gè)單端口 RAM模塊、一個(gè)雙端口 RAM模塊、兩個(gè)向量中斷控制器模ik,各模塊之間由AVALON總線連接起來(lái)。A核的IP核外設(shè)兩個(gè)CAN控制器模塊、一個(gè)UART控制器模塊、一個(gè)IXD控制器模塊、一個(gè)PIO控制器模塊通過(guò)一個(gè)Pipeline Bridge模塊與A核相連；B核的IP核外設(shè)四個(gè)CAN控制器模塊、兩個(gè)SPI控制器模塊通過(guò)一個(gè)PipelineBridge模塊與B核相連，以簡(jiǎn)化系統(tǒng)總線，提高系統(tǒng)可運(yùn)行的頻率。A核存儲(chǔ)器為SDRAM和Flash，通過(guò)SDRAM控制器模塊和Flash控制器模塊三態(tài)橋訪問(wèn)外接SDRAM和NOR Flash芯片。B核存儲(chǔ)器為片內(nèi)單端口 RAM (或R0M)，具有20kB存儲(chǔ)空間，它可以固化程序，同時(shí)系統(tǒng)運(yùn)行時(shí)又作為數(shù)據(jù)存儲(chǔ)器。雙核之間通過(guò)雙端口 RAM進(jìn)行通信，每個(gè)核通過(guò)AVALON總線訪問(wèn)雙端口 RAM，數(shù)據(jù)位寬為32位，具有4kB存儲(chǔ)空間。利用兩個(gè)向量中斷控制器(VIC, Vectored Interrupt Controller)分別實(shí)現(xiàn)A核和B核的中斷系統(tǒng)，處理器IP核外設(shè)的中斷信號(hào)均送到VIC，由VIC判斷中斷標(biāo)志，對(duì)中斷優(yōu)先級(jí)進(jìn)行仲裁，并處理中斷向量給處理器，支持中斷嵌套和可變優(yōu)先級(jí)，比由Nios II處理器直接處理中斷響應(yīng)快，效率高。FPGA內(nèi)部模塊中的CAN控制器，是Opencores公司專(zhuān)為CAN總線通信而設(shè)計(jì)的IP核。這種CAN控制器IP核是仿SJA1000芯片設(shè)計(jì)的，支持Basic CAN模式和Peli CAN模式，位速率可達(dá)1Mbps，編程方便，時(shí)鐘速度是SJA1000兩倍以上。利用六個(gè)CAN控制器IP核構(gòu)成六路CAN總線，處理器通過(guò)AVALON總線訪問(wèn)CAN控制器，可以實(shí)現(xiàn)六路CAN總線高速并行收發(fā)。FPGA內(nèi)部模塊中的UART控制器IP核共三個(gè)，其中兩個(gè)用于接收慣性/衛(wèi)星組合 導(dǎo)航傳感器數(shù)據(jù)，利用兩個(gè)DMA轉(zhuǎn)存這兩個(gè)UART控制器數(shù)據(jù)至B核存儲(chǔ)器單端口 RAM (或ROM)。UART控制器每接收到一個(gè)字符，DMA就將其轉(zhuǎn)存至單端口 RAM (或R0M)，在批量接收數(shù)據(jù)時(shí)，減輕了處理器頻繁地轉(zhuǎn)存該數(shù)據(jù)的負(fù)擔(dān)，使處理器有更多的時(shí)間去處理其他的事情。另一個(gè)UART控制器用于接收無(wú)線射頻操控命令，操作員可通過(guò)無(wú)線射頻遙控器控制狀態(tài)感知裝置取消聲音報(bào)警和滾動(dòng)屏幕顯示內(nèi)容。FPGA內(nèi)部模塊中的定時(shí)器模塊，其定時(shí)間隔設(shè)置為1ms，用于控制傳感器數(shù)據(jù)采集的時(shí)間節(jié)拍。LCD控制器模塊具體為L(zhǎng)CD16207控制器，它提供了與LCD12864相兼容的引腳連接和訪問(wèn)方式，能方便地實(shí)現(xiàn)12864液晶的刷新顯示。兩個(gè)SPI控制器模塊通過(guò)SPI總線分別控制兩片ADC芯片，完成通道選擇、時(shí)鐘輸入、轉(zhuǎn)換結(jié)果讀取。4. FPGA與SDRAM、Flash、配置芯片的連接方式如圖4所示。FPGA具體為Altera公司生產(chǎn)的EP3C25F256A7N。FPGA配置芯片采用EPCS16，具有16MBits的存儲(chǔ)空間。SDRAM采用 HY57V561620 芯片，具有 32Mbytes 存儲(chǔ)空間。NOR FLASH 采用 S29AL032N，具有 4Mbytes存儲(chǔ)空間。系統(tǒng)啟動(dòng)后將固化程序從Flash調(diào)入SDRAM運(yùn)行，SDRAM既是程序存儲(chǔ)器又是數(shù)據(jù)存儲(chǔ)器。5.如圖5所示，動(dòng)力單元傳感器數(shù)據(jù)采集模塊采用兩片8通道12位串行ADC芯片MAX188，實(shí)現(xiàn)16路模擬信號(hào)的采集。MAX188支持8通道單端輸入，可以5V供電，支持SPI串行通信方式，通信速度為5Mbps，采樣率為133kHz。若16個(gè)通道同時(shí)采樣，則每個(gè)通道在Ims內(nèi)可采樣16次。兩片ADC共用一個(gè)5V參考源。參考源采用MAX6350芯片，輸入電壓為15V,輸出電壓為5. 000V,精度為±0. 001V,滿足采集變送器O 5V或I 5V輸出的要求。在12位的采樣精度下，ADC分辨率為I. 22mV。圖5中U5和U6的DIN、DOUT、SCLK、/CS引腳，分別連接至圖4中Ul的1/0引腳。FPGA芯片通過(guò)ADC芯片的DIN、DOUT、SCLK、/CS引腳訪問(wèn)ADC，完成模數(shù)轉(zhuǎn)換過(guò)程。6.如圖6所示，CAN總線通信模塊采用三個(gè)雙路隔離CAN收發(fā)器CTM8251D，實(shí)現(xiàn)六路CAN總線數(shù)據(jù)收發(fā)。四路與機(jī)器人四肢伺服控制器相連，另兩路分別與規(guī)劃與協(xié)調(diào)層和環(huán)境感知單元相連。每個(gè)收發(fā)器外接兩個(gè)螺釘壓線框式接線端子，實(shí)現(xiàn)與CAN總線傳輸介質(zhì)雙絞線的連接。CTM8251D芯片內(nèi)部集成了所有必需的CAN隔離及CAN收發(fā)器件，將CAN控制器的邏輯電平轉(zhuǎn)換為CAN總線的差分電平并且具有DC2500V的隔離功能，速率最高達(dá)IMbit/s，提供短路保護(hù)和熱保護(hù)，對(duì)電磁干擾有高的抗干擾性，至少可連接110個(gè)節(jié)點(diǎn)。圖6中CAN1、CAN2、CAN3的RXD1、TXDU RXD2、TXD2引腳，分別連接至圖4中Ul的I/O引腳。FPGA芯片通過(guò)CTM8251D芯片的RXD1、TXD1、RXD2、TXD2引腳訪問(wèn)CTM8251D，完成CAN總線數(shù)據(jù)的收發(fā)。7.如圖7所示，組合導(dǎo)航傳感器數(shù)據(jù)采集模塊采用一片雙路232電平轉(zhuǎn)換器MAX3232芯片，實(shí)現(xiàn)3. 3V的TTL電平到232電平的轉(zhuǎn)換。每個(gè)通道外接一個(gè)9針串口接口，實(shí)現(xiàn)與RS232數(shù)據(jù)線的連接。MAX3232支持3V到5. 5V的供電，速率最高達(dá)250kbit/s，高于RS232總線標(biāo)準(zhǔn)最大波特率，能滿足所有RS232總線應(yīng)用要求。圖7中U8的T1IN、T2IN、R10UT、R20UT引腳，分別連接至圖4中Ul的I/O引腳。FPGA芯片通過(guò)MAX3232芯片的T1IN、T2IN、R10UT、R20UT弓丨腳訪問(wèn)MAX3232，完成串口數(shù)據(jù)的收發(fā)。8.如圖8所示，人機(jī)交互模塊由液晶、蜂鳴器和無(wú)線射頻收發(fā)器組成。液晶模塊采用一塊帶中文字庫(kù)的液晶屏IXD12864，是128X64點(diǎn)陣的漢字圖形型液晶顯示模塊，內(nèi)置國(guó)標(biāo)GB2312碼簡(jiǎn)體中文字庫(kù)(16 X 16點(diǎn)陣)、128個(gè)字符(8 X 16點(diǎn)陣)。FPGA的三根控制信號(hào)線HCSO HCS2和八根數(shù)據(jù)信號(hào)線LCD_DB00 LCD_DB07，經(jīng)兩片74HC245芯片U9、UlO 驅(qū)動(dòng)后，連接至IXD12864，完成信息顯示。FPGA的一根信號(hào)線BELL，經(jīng)三極管放大后，連接至蜂鳴器，控制其發(fā)聲。無(wú)線射頻收發(fā)器采用APC220-43模塊，其嵌入了高性能射頻芯片ADF7020-1，傳輸距離可達(dá)1200米，工作頻率范圍為418M 455MHz，IKHz步進(jìn)，提供UART/TTL接口，通信波特率可達(dá)57600bps。FPGA的兩根信號(hào)線UART3_TX、UART3_RX，連接至射頻模塊接口，完成無(wú)線射頻通信?；贔PGA的高性能足式機(jī)器人的狀態(tài)感知裝置，硬件接口豐富，能完全感知機(jī)器人控制所需的狀態(tài)信息，且電路集成度高，有益于提高系統(tǒng)抗干擾性，降低體積、功耗和成本，同時(shí)充分發(fā)揮了 FPGA并行計(jì)算的優(yōu)勢(shì)，具備高速數(shù)據(jù)采集和處理的能力，另外，可擴(kuò)展性好，系統(tǒng)的軟硬件升級(jí)方便。
權(quán)利要求
1.一種足式機(jī)器人狀態(tài)感知系統(tǒng)，其特征在于，包括嵌入式處理器模塊、組合導(dǎo)航傳感器數(shù)據(jù)采集模塊、組合導(dǎo)航傳感器、動(dòng)力單元傳感器數(shù)據(jù)采集模塊、動(dòng)力單元傳感器、人機(jī)交互模塊和通信模塊； 組合導(dǎo)航傳感器通過(guò)組合導(dǎo)航傳感器數(shù)據(jù)采集模塊與嵌入式處理器模塊相連； 動(dòng)力單元傳感器通過(guò)動(dòng)力單元傳感器數(shù)據(jù)采集模塊與嵌入式處理器模塊相連； 人機(jī)交互模塊和通信模塊均與嵌入式處理器模塊相連； 通信模塊還與上位機(jī)通信連接； 所述的嵌入式處理器模塊包括基于FPGA的雙端口 RAM和基于FPGA的兩個(gè)NIOS II嵌入式處理器核即A核和B核，兩個(gè)NIOS II嵌入式處理器核通過(guò)雙端口 RAM通信連接。
2.根據(jù)權(quán)利要求I所述的足式機(jī)器人狀態(tài)感知系統(tǒng)，其特征在于，所述的嵌入式處理器模塊還包括SDRAM控制器模塊、Flash控制器模塊、CAN控制器模塊、UART控制器模塊、LCD控制器模塊、PIO控制器模塊、SPI控制器模塊、定時(shí)器模塊、DMA模塊、總線橋模塊、單端口 RAM模塊、向量中斷控制器模塊，嵌入式處理器模塊內(nèi)的各模塊之間由AVALON總線相連;A核采用的存儲(chǔ)器為SDRAM和Flash，B核采用的存儲(chǔ)器為單端口 RAM，利用向量中斷控制器模塊實(shí)現(xiàn)A核和B核的中斷系統(tǒng)。
3.根據(jù)權(quán)利要求1-2任一項(xiàng)所述的足式機(jī)器人狀態(tài)感知系統(tǒng)，其特征在于，所述的通信模塊為CAN總線通信模塊； 組合導(dǎo)航傳感器為慣性/衛(wèi)星組合導(dǎo)航傳感器 動(dòng)力單元傳感器包括四個(gè)流量傳感器、兩個(gè)壓力傳感器、三個(gè)溫度傳感器、一個(gè)轉(zhuǎn)速傳感器和一個(gè)電壓傳感器； 人機(jī)交互模塊包括液晶顯示屏、蜂鳴器和無(wú)線射頻收發(fā)器。
4.根據(jù)權(quán)利要求3所述的足式機(jī)器人狀態(tài)感知系統(tǒng)，其特征在于，F(xiàn)PGA為Altera公司生產(chǎn)的 EP3C25F256A7N 動(dòng)力單元傳感器數(shù)據(jù)采集模塊采用ADC芯片MAX188和參考源芯片MAX6350 ;組合導(dǎo)航傳感器數(shù)據(jù)采集模塊采用MAX3232芯片。
全文摘要
本發(fā)明公開(kāi)了一種足式機(jī)器人狀態(tài)感知系統(tǒng)，其特征在于，選擇FPGA作為足式機(jī)器人狀態(tài)感知的主芯片，為提高多傳感器數(shù)據(jù)采集和處理的速度，利用IP核構(gòu)成處理器外設(shè)，用硬邏輯電路定制關(guān)鍵算法指令，在FPGA片內(nèi)構(gòu)建雙Nios II處理器系統(tǒng)，分別完成異構(gòu)傳感器數(shù)據(jù)多時(shí)間尺度采集和高速處理傳感器數(shù)據(jù)獲得狀態(tài)信息。本發(fā)明的感知裝置包括數(shù)據(jù)采集與處理控制器模塊、動(dòng)力單元傳感器數(shù)據(jù)采集模塊、組合導(dǎo)航傳感器數(shù)據(jù)采集模塊、CAN總線通信模塊、人機(jī)交互模塊和電源模塊。本發(fā)明的足式機(jī)器人狀態(tài)感知系統(tǒng)，電路的集成度高、體積和功耗小、成本低，具有可擴(kuò)展性、升級(jí)性和較高的抗干擾性，數(shù)據(jù)處理速度快，便于機(jī)器人實(shí)時(shí)控制。
文檔編號(hào)G05B19/418GK102819256SQ201210330409
公開(kāi)日2012年12月12日 申請(qǐng)日期2012年9月7日 優(yōu)先權(quán)日2012年9月7日
發(fā)明者陳鑫, 吳敏, 曹衛(wèi)華, 劉明亮, 安劍奇 申請(qǐng)人:中南大學(xué)