專利名稱:可靠度測(cè)試裝置及其測(cè)試方法
技術(shù)領(lǐng)域:
本發(fā)明是有關(guān)于半導(dǎo)體集成電路測(cè)試技術(shù),特別是有關(guān)于適用于半導(dǎo)體集成電路的一種可靠度測(cè)試裝置及其測(cè)試方法。
采用MOS結(jié)構(gòu)的半導(dǎo)體集成電路中,會(huì)因移動(dòng)離子的存在而造成MOS組件門限電壓(threshold voltage)偏移的現(xiàn)象,尤其是當(dāng)組件溫度升高時(shí),臨限電壓偏移的問(wèn)題會(huì)更加嚴(yán)重。已知門限電壓偏移的現(xiàn)象,可能是始因于諸如Na+或K+等帶有正電荷門可移動(dòng)離子存在于氧化層內(nèi)之故,因此,又稱之為移動(dòng)正離子污染(positive mobile ioniccontamination,下文以PMIC稱之)現(xiàn)象。
當(dāng)組件尺寸日益縮小之際,勢(shì)必會(huì)采用多層金屬結(jié)構(gòu)以符合大量的交連(interconnection)需求。但是,G.Barbottin and A.Vapaille,“Instability in Silicon Devices,”vol.I,North-HollandAmsterdam,1986、以及在J.Cadenhead et al.,Abstract 390p.586,The Electrochemical Society Extend Abstracts,vol.93-1,Honolulu HI,May 16-21,1993等文中,提出金屬和平面化蝕刻、光阻移除等,是引入移動(dòng)離子的主要工藝步驟。因此,會(huì)在晶圓階段(wafer level)施行一可靠度測(cè)試(reliability test),以確定在何種工藝階段引入了可移動(dòng)離子,并據(jù)以尋求減少甚或消除PMIC的解決方案。
已知有配合SEM/EDS、XSEM、XTEM、以及三維SIMS等儀器測(cè)量PMIC者。雖然,此等儀器有時(shí)可以精確地獲知移動(dòng)離子的數(shù)量及位置,但是,這些儀器均相當(dāng)昂貴,尚且需要專家操作和分析所獲取的信息;再者,是屬破壞性的量測(cè)方法,測(cè)量效能(throughput)相當(dāng)?shù)汀A硗?,有一種利用MOS電容結(jié)構(gòu)配合偏壓與溫度應(yīng)力,測(cè)量電容量對(duì)電壓(C-V)曲線,藉由平帶電壓(flatband voltage)差值,計(jì)算出可移動(dòng)離子的濃度。但是,這種偏壓與溫度應(yīng)力測(cè)試方法,僅適用于薄氧化層,厚氧化層平帶電壓變化并不明顯,故無(wú)法適用于測(cè)量厚氧化層可移動(dòng)離子濃度。
再者,有一種稱做三角電壓掃瞄(triangular voltage sweepTVS)的測(cè)量方法,藉由可移動(dòng)離子游離至不同位置所造成的位移電流(displacement current),而探測(cè)出PMIC,由于信號(hào)相當(dāng)微弱,故需加大晶方面積,卻又因結(jié)電容(junction capacitance)會(huì)造成極大的實(shí)驗(yàn)誤差。另外,美國(guó)專利第5,751,015號(hào)揭示一種藉由測(cè)量移動(dòng)率(mobility)變化探測(cè)PMIC,卻需外接升溫源,且僅能對(duì)薄氧化層進(jìn)行測(cè)量。
本發(fā)明目的,在于提供一種可靠度測(cè)試裝置及其測(cè)試方法,該裝置及方法以低成本獲致極高的測(cè)量效能,可適用于測(cè)量各種厚度氧化層;可于晶圓階段施行,無(wú)需額外的升溫源,可精確地探測(cè)出移動(dòng)離子的存在與否、以及等效濃度量。
本發(fā)明可藉由提供設(shè)置于一半導(dǎo)體基底上的一種可靠度測(cè)試裝置來(lái)完成。此可靠度測(cè)試裝置包括絕緣結(jié)構(gòu)、一MOS晶體管、一多晶硅層、一絕緣層、以及一金屬層。絕緣結(jié)構(gòu)系設(shè)置于半導(dǎo)體基底上,定義出一主動(dòng)區(qū)。MOS晶體管設(shè)置于主動(dòng)區(qū)范圍內(nèi)半導(dǎo)體基底內(nèi),復(fù)晶硅層則設(shè)置于絕緣結(jié)構(gòu)上。當(dāng)一電流流經(jīng)復(fù)晶硅層時(shí),因復(fù)晶硅層阻值使得半導(dǎo)體基底溫度升高。而絕緣層覆于半導(dǎo)體基底表面,金屬層則設(shè)置于絕緣層上,適位于MOS晶體管上方。
因此,本發(fā)明可靠度測(cè)試裝置,可精確地探測(cè)出移動(dòng)離子的存在與否、以及等效濃度量,適于晶圓階段施行,無(wú)需額外的升溫源。再者,以低成本獲致極高的測(cè)量效能,而且適用于測(cè)量各種厚度氧化層。
此外,本發(fā)明可藉由提供一種可靠度測(cè)試裝置測(cè)試方法。首先,對(duì)金屬層施加一負(fù)電壓,MOS晶體管源/漏極、柵極、基體極均連接至接地電位,使絕緣層內(nèi)含離子移動(dòng)至金屬層與絕緣層接口。接著,測(cè)量源/漏極與基體極間第一接面漏電流。然后,對(duì)金屬層、閘極、基體施加一正電壓,源/漏極連接至接地電位,使離子移動(dòng)至源/漏極與基體極間接口。后續(xù),測(cè)量源/漏極與基體極間第二結(jié)漏電流。最后,根據(jù)第一和第二接面漏電流,獲知離子濃度。
據(jù)此,本發(fā)明可靠度測(cè)試方法,可精確地探測(cè)出移動(dòng)離子的存在與否、以及等效濃度量,適于晶圓階段施行,無(wú)需額外的升溫源。再者,以低成本獲致極高的量測(cè)效能,而且適用于測(cè)量各種厚度的氧化層。
為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點(diǎn)能更明顯易懂,下文特舉一較佳實(shí)施例,并配合附圖
,作詳細(xì)說(shuō)明如下附圖標(biāo)的簡(jiǎn)單說(shuō)明第1圖顯示根據(jù)本發(fā)明可靠度測(cè)試裝置、一較佳實(shí)施例制于一半導(dǎo)體基底上布局俯視圖;第2圖顯示沿第1圖II-II線所截剖面圖示;第3A圖所示為對(duì)金屬層施加負(fù)電壓圖標(biāo);第3B圖所示為對(duì)金屬層施加正電壓圖標(biāo)。符號(hào)說(shuō)明1~MOS晶體管;2~可移動(dòng)離子;7~電流源;8~電壓計(jì);9~Kelvin結(jié)構(gòu);10~半導(dǎo)體基底;11~井區(qū);12~絕緣結(jié)構(gòu);13~柵閘極氧化層;14~柵閘極電極層;15~摻雜區(qū);16~復(fù)晶硅層;17~絕緣層;以及,18~金屬層。
如2圖所示,在半導(dǎo)體基底10既定位置形成有一N型井區(qū)11,而以絕緣結(jié)構(gòu)12設(shè)置于基底10表面,在N型井區(qū)11范圍內(nèi)界定出一主動(dòng)區(qū)。此絕緣結(jié)構(gòu)12譬如可以是以局部氧化法(LOCOS)所形成場(chǎng)氧化物。一PMOS晶體管1系形成于主動(dòng)區(qū)內(nèi),包括互為相隔P型摻雜區(qū)15、一柵極介電層13、以及一柵極電極層14等;其中,柵極介電層13位于P型摻雜區(qū)15間之N型井區(qū)11上,閘極電極層14則位于柵極介電層13上。此外,復(fù)晶硅層16則覆于絕緣結(jié)構(gòu)12表面。一絕緣層17(通常為氧化硅物)覆于整個(gè)基底表面,而以一金屬層18形成于絕緣層17上,此金屬層18寬度需較主動(dòng)區(qū)為大,適覆于PMOS晶體管1上方。
如第1圖所示,一金屬繞線9分布于多晶硅層16上,在端點(diǎn)3和4間連接電流源7,并在與端點(diǎn)3和4并聯(lián)端點(diǎn)5和6間,以一電壓計(jì)8進(jìn)行量測(cè),此一結(jié)構(gòu)即通稱為Kelvin測(cè)試結(jié)構(gòu)。
根據(jù)本發(fā)明,對(duì)多晶硅層16施加以電流做為加熱之用,使得存在于絕緣層17內(nèi)K+與Na+的遷移率(mobility)增加,而能在短時(shí)間移動(dòng)至既定位置,達(dá)到測(cè)量的效果。若以IP表示施加至多晶硅加熱器16的電流、RO為多晶硅層16在室溫下阻值、TCRpoly為復(fù)晶硅材質(zhì)的阻值溫度系數(shù),則由下式可知,對(duì)多晶硅層16施加以電流可獲致調(diào)整溫度目的。
IP2×R=IP×RO(1+TCRpoly×ΔT)(1)再者,因?yàn)榘雽?dǎo)體基底10(尤其是硅基底)是良好的熱導(dǎo)體,相較于局部區(qū)域,即便是個(gè)很大的熱能匯集處(thermal sink),因此,對(duì)晶硅層16施加電流所獲致的熱能,絕大多數(shù)是及至半導(dǎo)體基底10處。若以WP表示多晶硅層16寬度、LP表示多晶硅層16長(zhǎng)度、K表示復(fù)晶硅材質(zhì)的熱傳導(dǎo)率(thermal conductivity)、以及h表示絕緣結(jié)構(gòu)12厚度,則式(1)多晶硅層16功率耗散可表為下式IP×RO(1+TCRpolyΔT)=KWPLPΔT/h (2)綜合式(1)和(2),便可獲知IP與ΔT的關(guān)系,據(jù)以調(diào)整電流量獲致所需溫度值。例如,欲將復(fù)晶硅層16加熱至400℃,則需約500mA電流。
此外,本發(fā)明利用Kelvin結(jié)構(gòu)9可立即(in-situ)地偵測(cè)復(fù)晶硅加熱器16的溫度,以為調(diào)整測(cè)試溫度的依據(jù)。另外,尚可藉助于微處理控制器,便可將復(fù)晶硅加熱器16的溫度誤差控制在1%的范圍內(nèi)。測(cè)量方法假若第2圖絕緣層17散布著若干可移動(dòng)離子2,此等可移動(dòng)離子2譬如是K+或Na+。而K+或Na+移動(dòng)率如下μ(Na+)=1.0×exp(-0.66eV/kT)(cm2/Vsec)μ(K+)=0.03×exp(-1.09eV/kT)(cm2/Vsec) (3)可知當(dāng)復(fù)晶硅層16加熱至約400℃時(shí),K+或Na+離子可以在一分鐘內(nèi)移動(dòng)至既定位置。
若欲施行本發(fā)明測(cè)試方法,首先,對(duì)金屬層18施加一負(fù)電壓,N型井區(qū)11、P型摻雜區(qū)15、以及柵極電極層14均連接至0V,使得金屬層18與絕緣層17間存在約為-1~-2MV/cm電場(chǎng)強(qiáng)度。此時(shí),復(fù)多硅層16經(jīng)加熱至約300~500℃持續(xù)約30秒~2分鐘,使離子2移動(dòng)至金屬層18與絕緣層17接口處,即如第3A圖所示。
然后,將復(fù)晶硅層16降低至室溫,量測(cè)N型井區(qū)11與P型摻雜區(qū)15間結(jié)漏電流,即為I0。
接下來(lái),對(duì)金屬層18施加一正電壓,N型井區(qū)11與柵極電極層14連接約5V電壓,P型摻雜區(qū)15連接至0V,使得金屬層18與絕緣層17間存在約為1~2MV/cm電場(chǎng)強(qiáng)度。此時(shí),多晶硅層16經(jīng)加熱至約300~500℃持續(xù)約30秒~2分鐘,使離子2移動(dòng)至柵極電極層14下方、N型井區(qū)11與P型摻雜區(qū)15間P/N接口處,即如第3B圖所示。
后續(xù),將晶硅層16降低至室溫,量測(cè)N型井區(qū)11與P型摻雜區(qū)15間結(jié)漏電流,即為I0’。
最后,比較I0與I0’,即可計(jì)算出移動(dòng)離子濃度。
因此,本發(fā)明可靠度測(cè)試裝置及其測(cè)試方法,可精確地探測(cè)出移動(dòng)離子的存在與否、以及等效濃度量,適于晶圓階段施行,無(wú)需額外的升溫源。再者,以低成本獲致極高的測(cè)量效能,而且適用于測(cè)量各種厚度氧化層。
雖然本發(fā)明已以較佳實(shí)施例揭示如上,然其并非用以限定本發(fā)明,任何熟習(xí)此技藝者,在不脫離本發(fā)明精神和范圍內(nèi),當(dāng)可作更動(dòng)與潤(rùn)飾,因此本發(fā)明保護(hù)范圍當(dāng)視后附的權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1.一種可靠度測(cè)試裝置,設(shè)置于一半導(dǎo)體基底上;該可靠度測(cè)試裝置包括絕緣結(jié)構(gòu),設(shè)置于該半導(dǎo)體基底上,定義出一主動(dòng)區(qū);一MOS晶體管,設(shè)置于該主動(dòng)區(qū)范圍內(nèi)的該半導(dǎo)體基底內(nèi);一多晶硅層,設(shè)置于該絕緣結(jié)構(gòu)上;當(dāng)一電流流經(jīng)該復(fù)晶硅層時(shí),因該多晶硅層阻值使得該半導(dǎo)體基底溫度升高;一絕緣層,覆于該半導(dǎo)體基底表面;以及一金屬層,設(shè)置于該絕緣層上,適位于該MOS晶體管上方。
2.如權(quán)利要求1所述可靠度測(cè)試裝置,尚包括設(shè)置于該半導(dǎo)體基底內(nèi)一N型井區(qū)。
3.如權(quán)利要求2所述的可靠度測(cè)試裝置,其中,該MOS晶體管是設(shè)置于該N型井區(qū)內(nèi)一PMOS晶體管。
4.如權(quán)利要求1所述可靠度測(cè)試裝置,尚包括設(shè)置于該多晶硅層上一Kelvin結(jié)構(gòu)。
5.一種可靠度測(cè)試裝置的測(cè)試方法,該可靠度測(cè)試裝置包括設(shè)置于一半導(dǎo)體基底上的絕緣結(jié)構(gòu)、設(shè)置于該半導(dǎo)體基底上一MOS晶體管、設(shè)置于該絕緣結(jié)構(gòu)上確良一多晶硅層、覆于該半導(dǎo)體基底表面一絕緣層、以及設(shè)置于該絕緣層上適位于該MOS晶體管上方一金屬層;該測(cè)試方法包括下列步驟對(duì)該金屬層施加一負(fù)電壓,該MOS晶體管源/漏極、柵極、基體極均連接至接地電位,使該絕緣層內(nèi)含離子移動(dòng)至該金屬層與該絕緣層接口;測(cè)量該源/漏極與該基體極間的第一結(jié)漏電流;對(duì)該金屬層、該柵極、該基體施加一正電壓,該源/漏極連接至該接地電位,使該等離子移動(dòng)至該源/漏極與該基體極間接口;測(cè)量該源/漏極與該基體極間間第二結(jié)漏電流;以及根據(jù)該等第一和第二結(jié)漏電流,獲知該等離子濃度。
6.如權(quán)利要求5所述測(cè)試方法,其中,對(duì)該金屬層施加該負(fù)電壓步驟中,尚以一電流流經(jīng)該復(fù)晶硅層進(jìn)行加熱。
7.如權(quán)利要求6所述測(cè)試方法,其中,該加熱步驟溫度約為300~500℃。
8.如權(quán)利要求6所述測(cè)試方法,其中,該加熱步驟時(shí)間持續(xù)約30秒至2分鐘間之范圍。
9.如權(quán)利要求6所述的測(cè)試方法,尚以設(shè)置于該多晶硅層上一Kelvin結(jié)構(gòu)進(jìn)行溫度測(cè)量。
10.如權(quán)利要求5所述測(cè)試方法,其中,對(duì)該金屬層施加該正電壓步驟中,尚以一電流流經(jīng)該多晶硅層進(jìn)行加熱。
11.如權(quán)利要求10所述測(cè)試方法,其中,該加熱步驟溫度約為300~500℃。
12.如權(quán)利要求10所述測(cè)試方法,其中,該加熱步驟時(shí)間持續(xù)約30秒至2分鐘間范圍。
13.如權(quán)利要求10所述該測(cè)試方法,尚以設(shè)置于該多晶硅層上一Kelvin結(jié)構(gòu)進(jìn)行溫度測(cè)量。
全文摘要
一種可靠度測(cè)試裝置及其測(cè)試方法,可靠度測(cè)試裝置是設(shè)置于一半導(dǎo)體基底上。此可靠度測(cè)試裝置包括:絕緣結(jié)構(gòu)、一MOS晶體管、一只晶硅層、一絕緣層、以及一金屬層。絕緣結(jié)構(gòu)設(shè)置于半導(dǎo)體基底上,定義出一主動(dòng)區(qū)。MOS晶體管設(shè)置于主動(dòng)區(qū)范圍內(nèi)的半導(dǎo)體基底內(nèi),復(fù)晶硅層則設(shè)置于絕緣結(jié)構(gòu)上。當(dāng)一電流流經(jīng)復(fù)晶硅層時(shí),因復(fù)晶硅層阻值使得半導(dǎo)體基底溫度升高。而絕緣層覆于半導(dǎo)體基底表面,金屬層則設(shè)置于絕緣層上,適位于MOS晶體管上方。
文檔編號(hào)G01R31/28GK1380689SQ01110478
公開(kāi)日2002年11月20日 申請(qǐng)日期2001年4月12日 優(yōu)先權(quán)日2001年4月12日
發(fā)明者陳偉梵 申請(qǐng)人:華邦電子股份有限公司