專利名稱：具有時間戳系統(tǒng)的緊湊的自動測試設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及自動測試設(shè)備，并且更具體地，涉及自動測試設(shè)備中的時間測量。
背景技術(shù)：
通常在半導體芯片制造過程的多個階段中使用自動測試設(shè)備(ATE)來測試該芯片。為了確定芯片是否正確地運行，了解芯片響應(yīng)不同的激勵信號而產(chǎn)生的信號值是重要的。除了該值以外，了解這些信號是否發(fā)生于所期望的時間常常是重要的。因此，ATE傳統(tǒng)地包括定時脈沖發(fā)生電路，該電路控制激勵信號施加的時間和執(zhí)行測量的時間。
傳統(tǒng)的數(shù)字邏輯芯片包括由主時鐘信號同步的電路。在測試數(shù)字邏輯芯片中，時間常常與主時鐘信號的周期相關(guān)。因此，定時脈沖發(fā)生器產(chǎn)生信號，有時該信號被稱為“邊沿信號”，其指定了與主時鐘信號的周期相關(guān)的時間。在大多數(shù)ATE系統(tǒng)中，可以對每個邊沿信號的時間進行編程，以便可以將ATE用于測試不同種類的芯片或者運行不同種類的測試。
然而，簡單地產(chǎn)生和測量的關(guān)于主時鐘周期的信號有時不能滿足測試芯片的需要。目前，芯片包括模擬和數(shù)字電路。模擬電路處理諸如音頻或視頻信號的信號。這些信號具有通常不與芯片的主時鐘同步的特征。因此，為了測量這些信號的時序，對于ATE來說產(chǎn)生關(guān)于主時鐘的邊沿是不能滿足需要的。所以，一些ATE包括時間戳系統(tǒng)。
時間戳系統(tǒng)產(chǎn)生時間標簽，該時間標簽指出具體信號相對于某一參考時間的發(fā)生時間。一個非常簡單的時間戳系統(tǒng)是計數(shù)器。參考信號啟動計數(shù)器運行。事件信號停止該計數(shù)器。在計數(shù)器停止后，可以讀出計數(shù)器的值，并且該值指出啟動和停止事件之間的時間量。
簡單的計數(shù)器的缺陷在于其有限的分辨能力。計數(shù)器的每一次計數(shù)反映了時間消逝，該時間是驅(qū)動計數(shù)器的不論任何時鐘信號的一個周期。例如，如果計數(shù)器由800MHz的信號鐘控，則每次計數(shù)表示1.25納秒。不考慮測量的實際時間，使用該計數(shù)器的時間測量系統(tǒng)將基于已消逝的1.25納秒增量的數(shù)目來報告時間。計數(shù)器揭示了在一定計數(shù)數(shù)目之后和其下一次計數(shù)之前發(fā)生于1.25納秒長度的時間窗口內(nèi)的事件。然而，不存在區(qū)分在窗口中較早發(fā)生的信號和在窗口中較晚發(fā)生的信件的方法，因此測量的分辨能力受到時鐘周期的限制。
具有受到時鐘周期限制的分辨能力的時間測量將常常不能滿足需要。很常見地，對于時間測量而言，需要對一納秒的一小部分的分辨能力。因此，許多時間測量系統(tǒng)包括“內(nèi)插器”。該內(nèi)插器測量時鐘周期之間的窗口中的時間。內(nèi)插器的一種形式使用斜波發(fā)生器和模擬-數(shù)字轉(zhuǎn)換器。時鐘信號觸發(fā)斜波發(fā)生器開始產(chǎn)生信號。斜波信號隨時間的消逝而在數(shù)值上增加。事件信號停止了斜波信號中的增加并且使得A/D轉(zhuǎn)換器測量斜波的值。A/D的輸出與上一個時鐘脈沖之后的時間消逝成比例，并且該A/D的輸出指出了應(yīng)加到計數(shù)器測量的時間中的額外的時間。
本方法的缺陷在于必須使用非常穩(wěn)定的電路構(gòu)造該內(nèi)插器。由內(nèi)插器引入的延時的變化限制了測量的精度。例如，運行溫度和其他環(huán)境因素的改變可以引起延時的變化。因此，內(nèi)插器傳統(tǒng)地由ECL元件或其他具有非常小的延時變化的電路構(gòu)成。然而，ECL元件是昂貴的而且并不是廣泛使用的。
此外，作為關(guān)于ATE的特殊的問題，我們認識到用于時間測量的ECL元件的使用降低了總的測試系統(tǒng)的集成度。測試系統(tǒng)的大部分使用CMOS電路構(gòu)建。CMOS電路是小的，允許在芯片上的高度集成。ECL電路使用與CMOS不同的工藝構(gòu)建并且很可能構(gòu)建在獨立的芯片上。該額外的芯片，還有包含連接到ECL芯片的CMOS芯片中的I/O引腳所消耗的額外的面積，增加了成本并且降低了總的測試系統(tǒng)的集成度。由于ATE通常包括成百并且有時上千的信道，在這些信道中產(chǎn)生了不同的信號，所以在ATE中加重了這些問題。因此，在每個ATE系統(tǒng)中將需要大量的該芯片的復制品。
而且，相比于CMOS，ECL元件消耗了相對大量的電能。高功耗對于ATE中的電路來說是一個缺陷。在ATE中，需要使必須執(zhí)行精確測量的電路與測試下的電路在物理上盡可能的接近。時間測量是一個此類電路。然而，如果這些電路消耗了大量的電能，則它們同樣產(chǎn)生大量的熱。將這些芯片密集封裝在一起導致了高的熱密度，反過來會產(chǎn)生對復雜冷卻系統(tǒng)的需要。因此，使用具有較高用電的芯片有進一步增加ATE的成本、尺寸和復雜度的副作用。
關(guān)于時間戳的供替換的方法是具有兩條延遲線，其中一條遲滯時鐘而另一條遲滯測量的邊沿。在時鐘路徑上的延遲元件具有延時T1，而邊沿輸入上的延遲元件具有延時T2。在每個延時級，時鐘路徑輸出連接到鎖存器的時鐘輸入，而邊沿路徑輸出連接到鎖存器的D輸入。則在延遲路徑上的每一級可被用于測量相比于前一級的時間差T2-T1。該電路可如C.Tommas Gray，Willhelmus A.M.Van Nojije and R.K.Cavin“A sampling Technique and Its CMOS Implementation with 1 Gb/sBandwidth and 25 ps Resolution”，IEEE J.Solid-state Circuits，vol.29.No.3.pp.340-349，March 1994.中所描述的用CMOS容易地實現(xiàn)。然而，通過整個延遲線的延時是T1*Tclk/(T2-T1)，或者例如，如果T2-T1是T1的1/16，則通過整個延遲線的延時是時鐘周期Tclk的16倍。這意味著復用時間(時間戳前的可重新使用的時間)是長的，至少為16個時鐘周期，并且信號累積了在此完整的時間段中由于抖動和電源噪聲而引起的錯誤。
目前，關(guān)于時間測量的大部分出版物集中于使用延遲線測量時間。延遲線具有一連串的分支，每一個分支經(jīng)過稍長的延時輸出輸入的復本。存在兩種通用的方法，在這些方法中延遲線可被設(shè)置為測量時間，在有時被稱作“延遲線”的方法中，時鐘用作到延遲線的輸入。每個分支的輸出與正在計時的信號進行比較。與信號相一致的分支指出了信號發(fā)生的時鐘脈沖之后的時間總量。
在微變方法中，使用兩條具有不同緩沖延時的延遲線。
這兩種方法都可以通過標準CMOS工藝實現(xiàn)。在延遲線方法中，通過利用較多的緩沖器以便于每個緩沖器的延時較小來獲得較高的分辨能力。在微變方法中，可以測量的最小時間由兩條DLL線中的緩沖器延時差來確定。然而，較高的分辨能力也是通過較長的延遲線獲得的。延時鎖定回路被用于針對工藝變化和外界條件穩(wěn)定緩沖器延時的值。然而，長的延遲線具有不需要的產(chǎn)生長的復用時間的作用。并且長的延遲線也使得噪聲沿該延遲線抖動得更加嚴重。由于該抖動，必然降低了測量精度。例如，在400MHz時鐘系統(tǒng)中，我們需要兩條N＝256的延時級線用以獲得10ps的計時分辨能力。構(gòu)建高分辨能力時間測量電路的另一個缺陷在于長的延遲線拉動大量的電流，這可以使得該電路不適用于高度集成的系統(tǒng)，諸如測試系統(tǒng)。例如，題為“A Highresolution CMOS Time-to-digital Converter Utilizing a Vernier DelayLine”，IEEE JSSC，vol.25，no.2，F(xiàn)eb.2000的論文中描述了使用兩條128-延時級線的35ps時間分辨能力的時間測量系統(tǒng)。
我們已認識到獲得緊湊的，低成本的測試系統(tǒng)將需要低成本的、緊湊的和低功耗的精確的時間戳系統(tǒng)。如將在下文中描述的，我們使用CMOS時間戳系統(tǒng)已實現(xiàn)了這些目標。
CMOS時間測量電路是已知的。某些ATE使用CMOS實現(xiàn)定時脈沖發(fā)生器。在此引入列為參考的美國專利6,073,259描述了使用CMOS電路用以在ATE系統(tǒng)中產(chǎn)生定時脈沖的ATE。然而，該專利沒有描述引入到ATE中的時間戳。

發(fā)明內(nèi)容
通過前文考慮的背景，本發(fā)明的目的在于提供低功耗的，緊湊的時間戳系統(tǒng)。
本發(fā)明的目的還在于提供具有時間戳系統(tǒng)的ATE系統(tǒng)。
通過時間戳系統(tǒng)實現(xiàn)了前述的和其他的目的。


通過參考下文更為詳細的描述和附圖，本發(fā)明將更加易于理解，附圖中圖1是說明并入本發(fā)明的時間戳系統(tǒng)的框圖；圖2示出了圖1的時間-數(shù)字轉(zhuǎn)換器電路的更多細節(jié)；圖3是用于理解圖1電路的操作的時序圖；圖4示出了圖2的列電路的更多細節(jié)；圖5是并入如圖1所示的時間測量電路的自動測試系統(tǒng)的框圖。
具體實施例方式
圖1示出了并入本發(fā)明的時間戳系統(tǒng)。對系統(tǒng)施加START和STOP信號，而系統(tǒng)產(chǎn)生數(shù)字OUTPUT，該數(shù)字OUTPUT反映了START和STOP信號之間消逝的時間。在說明性實施例中，START信號與CLK2信號同步，該CLK2信號是數(shù)字時鐘。
START信號激活之后，計數(shù)器112開始對CLK2的脈沖進行計數(shù)。為說明起見，CLK2可以是400MHz時鐘，使得每個脈沖表示2.5nsec的消逝。OUPUT信號的最重要的比特位得自計數(shù)器112的輸出。對于400MHz的時鐘，高位表示計數(shù)器中的值乘以2.5nsec的時間。
OUTPUT信號的低順序位表示CLK1周期的某些片段，CLK1也是數(shù)字時鐘信號。低順序位由時間-數(shù)字轉(zhuǎn)換器110、譯碼器118和隨機存儲器RAM 120生成，正如將在下文中更為詳細地描述的那樣。在這種方法中，圖1的時間戳電路可以產(chǎn)生具有較CLK2更高分辨能力的時間戳。
STOP和START信號用作對控制邏輯114的輸入。在優(yōu)選實施例中，時間戳電路100作為CMOS集成電路芯片實現(xiàn)。在最優(yōu)選的實施例中，CMOS集成電路將位于包括其他用于自動測試系統(tǒng)的電路的芯片上。例如，在美國專利6,073,259中描述了該芯片，該專利在此引入列為參考。
控制邏輯114還提供ARM信號。該ARM信號防止時間-數(shù)字轉(zhuǎn)換器響應(yīng)STOP信號中的任何變化直到接收到START信號。該ARM信號保持有效直到時間測量完成并且然后失效直到下一次測量。
控制邏輯114還向時間-數(shù)字轉(zhuǎn)換器110提供STOP信號。該信號使得時間-數(shù)字轉(zhuǎn)換器110停止測量時間并且輸出時間值。由控制邏輯114提供的該STOP信號與到時間戳電路100的STOP輸入相關(guān)。
控制邏輯114還提供復位信號或清零信號。正如將在下文中更為詳細地描述的那樣，時間-數(shù)字轉(zhuǎn)換器110使用單觸發(fā)電路。這些電路在輸入改變時鎖存值并且通常保持該值直到被清零。正如對于本領(lǐng)域技術(shù)人員顯而易見的，在電路開始新的操作之前，需要對諸如單觸發(fā)電路、鎖存器和觸發(fā)器這樣的電路進行復位或清零。在測量完成并且讀輸出值之后控制邏輯114發(fā)出適當?shù)膹臀恍盘枴?br> 根據(jù)已知的設(shè)計習慣，由控制邏輯114提供的信號通過控制邏輯114進行格式化或電平移位，與所使用的具體電路的實現(xiàn)方案相適應(yīng)。此外，控制邏輯114可以向計數(shù)器112提供控制信號用以使其清零或使能?？刂菩盘柨赡鼙皇┘拥狡渌娐吩靡允顾鼈冊谶m當?shù)臅r段接受輸入或提供輸出。然而，該控制操作在本技術(shù)領(lǐng)域是熟知的并且沒有特別示出。
時間-數(shù)字轉(zhuǎn)換器110的輸出提供給譯碼器118。如結(jié)合圖2所描述的，時間-數(shù)字轉(zhuǎn)換器的輸出包括一串代碼。這些代碼必須被譯為時間值。譯碼器118將該代碼譯為時間測量結(jié)果。
該時間測量值隨即傳送到校驗RAM120。由譯碼器118產(chǎn)生的時間測量結(jié)果反映了額定時間測量結(jié)果。如果電路中每個元件具有與額定設(shè)計規(guī)格相匹配的時間延遲特性，則額定時間測量結(jié)果反映了測量值。本技術(shù)領(lǐng)域已知集成電路芯片，特別是CMOS集成電路芯片，呈現(xiàn)出偏離額定值的實際延遲特征，有時偏離得非常大。為了執(zhí)行更精確的測量，校驗RAM120存儲了使時間-數(shù)字轉(zhuǎn)換器110產(chǎn)生的值與實際時間測量結(jié)果相關(guān)的表。
已知在其他應(yīng)用中使用了校驗RAM。校驗RAM120中的值得自實際測量并且周期性的更新。當時間戳電路100用于自動測試設(shè)備時，將很可能測量用于校驗RAM的新的值并且載入每一次測試系統(tǒng)開機的時刻。為了確定該值，將發(fā)生于已知時刻涉及START信號的脈沖施加到STOP時間戳電路100。通過旁通的校驗RAM120記錄OUTPUT。將OUTPUT的值用作針對校驗RAM120的地址。在該地址存儲了正確的時間。在實際操作中，譯碼器118的輸出再次用作針對校驗RAM120的地址。讀出存儲在該地址中的校驗值并將其用作OUTPUT。
在時間戳電路100中也包括了第二校驗特征。正如將在下文中更為詳細地描述的那樣，時間-數(shù)字轉(zhuǎn)換器110包括提供固定延時量的延遲元件(圖2的2301到230M)。每個延遲電路具有額定的延時。由于校驗RAM120將調(diào)節(jié)時間-數(shù)字轉(zhuǎn)換器110操作過程中的微小偏差，所以不需要每個延遲元件完全與額定延時匹配。然而，需要每個延遲元件具有接近額定延時的延時。
如本技術(shù)領(lǐng)域已知的，晶體管電路(特別是CMOS電路)的開關(guān)延時受到流經(jīng)晶體管的電流的影響。校驗存儲器122存儲用于調(diào)節(jié)向延遲電路中的晶體管提供電流的電流源的值。通過測量每個電路的實際延時，可以調(diào)節(jié)該電流直到實際延時與延遲電路的額定延時非常接近。校驗存儲器122載入在校驗序列過程中確定的值。題為“Low CostCMOS Tester With High Channel Density”的專利6,073,259中示出了使用電流控制的延遲電路的示例，該專利在此引入列為參考。
具體的校驗機制對于本發(fā)明而言不是重要的并且不會得到進一步的描述。而且，集成電路芯片中的許多其他傳統(tǒng)的元件沒有得到特別的描述。例如，電源和地的連接沒有特別示出，但是本領(lǐng)域的技術(shù)人員意識到包括該元件。
現(xiàn)在轉(zhuǎn)到圖2，更為詳細地示出了時間-數(shù)字轉(zhuǎn)換器110。時間-數(shù)字轉(zhuǎn)換器110包括延時鎖定回路210。延時鎖定回路包括一連串延時級2120到212N+1。時鐘信號CLK1作為輸入施加到該延時級串中。
CLK1是與CLK2同步的差分時鐘信號。因此，每個延時級是差分延時級。我們已經(jīng)發(fā)現(xiàn)差分延時級比單端級更加精確。然而，差分級對于本發(fā)明而言不是關(guān)鍵的。
第一和第N延時級2121和212N的輸出施加到相位檢測器214。相位檢測器214產(chǎn)生具有極性的輸出信號，該極性依賴于哪一個信號最先到達。相位檢測器214的輸出施加到電荷泵216。
根據(jù)電荷泵216輸入的極性，電荷泵216的輸出增加或減少。電荷泵216的輸出是調(diào)節(jié)每個延時級2120到212N+1中延時的CONTROL信號。已知的技術(shù)可被用于該調(diào)節(jié)過程。當通過延時級2121到212N的延時等于CLK1的一個周期時，該延時鎖定回路達到穩(wěn)定狀態(tài)。因此，每一個分支的延時將是CLK1周期中的一個片段——該片段為1/N。優(yōu)選地，N將是2的冪數(shù)，并且在優(yōu)選實施例中N是16。該CONTROL信號也可以用于調(diào)節(jié)包含延時鎖定回路210的同一芯片中的其他電路中的延時。
每個延時級2121到212N的輸出有時被稱作“分支(tap)”。每個分支提供給列電路2141…214N。結(jié)合圖3更為詳細地描述了每個列電路。
來源于控制邏輯114的、到時間-數(shù)字轉(zhuǎn)換器110的控制輸入被指作STOP和ARM信號。這些信號提供給AND門216。AND門216確保電路不響應(yīng)STOP信號，除非ARM信號有效。
AND門216的輸出提供給單觸發(fā)電路218。來自單觸發(fā)電路的輸出脈沖的寬度優(yōu)選地短于半個時鐘周期用以規(guī)定輸出數(shù)據(jù)的有效定時信息。單觸發(fā)電路218鎖存AND216的輸出。在觸發(fā)單觸發(fā)電路218后，其保持有效直到時間-數(shù)字轉(zhuǎn)換器110清零。清零或復位信號沒有特別示出，但是本領(lǐng)域的技術(shù)人員將理解使用了這些信號。
單觸發(fā)電路218的輸出提供給緩沖放大器220。緩沖放大器220將信號扇出到多個行中。緩沖放大器通常用于一個輸出驅(qū)動多個輸入的電路中。緩沖放大器可以用于這里描述的電路的其他位置，但是為了簡化將其忽略。盡管如此，本領(lǐng)域的技術(shù)人員將意識到可以使用它們。
每行包括延遲元件2301…230M。(有時也稱為“精密微變”)如上文所述，通過來自上文所述的延時鎖定回路210的控制，為延時鎖定回路210中的元件穩(wěn)定了精密微變線上的所有延遲元件。該延遲元件被設(shè)置為具有彼此不同的額定值，其差為延時鎖定回路210中的一個延時級212的時間延遲D的片段。在說明性實施例中，該片段是延時D的1/M，其中M是延遲元件230的數(shù)目。
優(yōu)選地，M將是2的冪數(shù)，并且在優(yōu)選實施例中，M是16。因此，每個延遲元件2301…230M具有0/16D、1/16D、2/16D、…15/16D的延時。
通過參考圖3，時間-數(shù)字轉(zhuǎn)換器的操作可以更加易于理解。圖3示出了三個延遲級212的輸出。延時鎖定回路中的延時級的輸出有時被稱作TAP。因此，TAPi-1、TAPi和TAPi+1表示三個連續(xù)的延時級212i-1、212i、211i+1的輸出。每一個分支上的信號具有相同的形狀，僅在時間上移位D，D為一個延時級的延時。
圖3還示出了延遲元件2301…230M。在某些時間，STOP信號將是有效的。只要ARM信號是有效的，單觸發(fā)電路218將產(chǎn)生輸出信號，該輸出信號在STOP信號前無效而在STOP信號后有效。該信號輸出到每個延遲元件2301…230M。延遲元件2301加入0延時，并且因此反映了單觸發(fā)電路218輸出的信號。延遲元件2302加入了D的片段的延時并且因此DELAY2反映了具有與DELAY1相同形狀的信號，只是有微小的延時。DELAYM相對DELAY1的延時量為D。
如上所述，計數(shù)器112(圖1)以時鐘信號的計數(shù)來測量時間。時間-數(shù)字轉(zhuǎn)換器把時間當作該時鐘周期的片段來進行測量。該片段被再次考慮為具有兩部分。通過來自延時鎖定回路210的特定的分支的信號與來自特定的延遲元件2301…230M的信號的重合來選擇這些部分。如圖3所示，信號DELAY1…DELAYM跨越了時間段D的窗口，該時間段D包括位于TAPi的輸出上的脈沖。因此，TAPi被選擇用以產(chǎn)生片段時間測量的高位。
因為時鐘脈沖輸入到延時串212中，所以TAPi信號中的邊沿由i延時級延遲。因此，選擇與STOP信號發(fā)生最接近的分支允許對時鐘周期片段的測量，該片段必需加到由計數(shù)器112測得的時間上。該時間片段為i*D。由于i是整數(shù)，因此該測量結(jié)果具有D的分辨能力。在示例的情況中，輸入時鐘是400MHz并且N＝16、D＝2.5nsec/16＝156psec。
可以通過使用延遲元件2301…230M的輸出執(zhí)行具有更高分辨能力的片段時間測量。在圖3中，在E處識別到TAPi信號之后，特定的延時信號立刻有效，并且在說明性示例中該延時信號為DELAY6的輸出。因此，引發(fā)DELAY6輸出的STOP信號必定發(fā)生于邊沿E之前，而相差的時間量等于DELAY6的延時。該信息可以用于調(diào)節(jié)得自選擇TAPi的片段時間測量結(jié)果。在最小延遲元件2301和最大延遲元件230M之間需要具有最大延時差R，該最大延時差R大于或等于單延遲線級的延時。這確保了在采樣時間區(qū)域中不存在“空洞”，該“空洞”增加時間測量中的潛在的錯誤。在我們的示例中，如果D＝156psec，則R必需大于或等于D。
特別地，通過使延時鎖定回路210地輸出與延遲元件2301…230M相關(guān)，可以執(zhí)行精確的時間測量。特別地，片段時間可以通過下面的等式計算i*D-j*R/M，其中R大于或等于D 等式(1)其中j是與一個延遲元件的輸出相關(guān)的延遲元件2301…230M的數(shù)目。從該等式得到的結(jié)果表示CLK2脈沖之后的時間，該脈沖由計數(shù)器112計時。因此，如果在接收到STOP信號時計數(shù)器112停止計數(shù)，則計數(shù)器中的值乘以CLK2周期指出了層時間測量結(jié)果(course timemeasurement)。給該層測量結(jié)果加上等式1中計算得到的量，這給出了消逝時間的更精確的測量結(jié)果。
應(yīng)當意識到，在處理時間測量信號的電路中可能存在不同的延時。在某些情況中，必須在計算過程中補償這些延時。在其他情況中，可以通過在電路中插入補償延遲元件來消除該延時的影響。換言之，涉及其他信號的一個信號中的延時可以通過在所有其他的信號中插入相等的延時來補償。
因此，在時間測量系統(tǒng)中使用的實際的電路可能具有未特別示出的延遲元件?；蛘撸ㄟ^在導致最終時間測量結(jié)果的計算中加入或減去適當?shù)难訒r可能消除延時。
二者擇一地，應(yīng)當意識到，電路中固定的延時可以使用校驗RAM120或譯碼器118進行補償。電路中受到延時影響的時間測量結(jié)果可以映射到?jīng)]有延時的時間值。
列電路2141…214N確定了來自延遲元件2301…230M的信號與來自延遲線210的分支的信號的重合。正如將結(jié)合圖4更為詳細地描述的那樣，每個列電路接收來自延遲線210的一個分支的信號和來自延遲元件2301…230M的所有信號。該列電路輸出指出這些信號重合的代碼。
參考圖4，示出了列電路的細節(jié)。為便于說明示出了列1電路，但是優(yōu)選地，所有列電路將是相似的。該列1電路連接到DLL 210的第一分支。分支信號傳送到許多AND門4121…412M?？赡苄枰彌_放大器或其他扇出電路，但是由于這些電路在本技術(shù)領(lǐng)域是熟知的，所以為了簡便沒有示出這些電路。
到每一個AND門4121…412M的第二輸入來自延遲電路2301…230M中的一個。因此，每個AND門4121…412M具有一個輸出，該輸出在DLL210的分支和延遲電路2301…230M中的一個的輸出重合時有效。
如果存在由AND門4121…412M中的一個的輸出反映的重合，則相應(yīng)的RS鎖存電路4141…414M鎖存用以捕獲該事件。
如圖3所注，延遲電路2301…230M的多個輸出可能與特定的分支信號重合。例如，由于STOP信號在TAPi+1之前發(fā)生，所以TAPi+1覆蓋了所有延遲電路2301…230M的輸出。相反地，由于STOP信號在TAPi-1之后發(fā)生，所以TAPi-1沒有覆蓋延遲電路2301…230M的輸出。TAPi僅覆蓋了延遲電路2301…230M輸出的一部分，指出STOP信號在TAPi信號之前短于時間D的時刻發(fā)生。
可以通過識別具有最長延時的延遲電路2301…230M來確定在TAPi之前到STOP信號發(fā)生之間的時間量，該最長的延時產(chǎn)生了覆蓋TAPi信號的輸出。在圖3中，DELAY6是仍覆蓋TAPi輸出的最長延時。
因此，為了執(zhí)行時間測量，必需捕獲指出哪一個延時信號覆蓋每個TAP信號的數(shù)據(jù)。每個列電路產(chǎn)生關(guān)于一個TAP信號的該數(shù)據(jù)，并且該數(shù)據(jù)反映到單觸發(fā)電路4141…414M的輸出中。可以對這些數(shù)據(jù)進行譯碼用以減少所需的用于傳送該數(shù)據(jù)的數(shù)據(jù)線。格雷碼譯碼器416將來自M比特位的數(shù)據(jù)壓縮為某些更小位數(shù)的數(shù)據(jù)而不會丟失信息。本優(yōu)選實施例選擇格雷碼譯碼器，但是可以使用其他譯碼形式，或者可以完全忽略譯碼。
所有列電路的輸出包括所需的用于時間測量的數(shù)據(jù)。由所有列電路一起產(chǎn)生的比特位的型式指出了哪一個TAP和哪一個DELAY與STOP信號重合。在優(yōu)選實施例中，時間戳電路中的電路將每個列電路輸出的比特位的型式轉(zhuǎn)換為表示時間測量結(jié)果的值。
在說明性實施例中，將比特位的型式轉(zhuǎn)換為表示時間測量結(jié)果的值的電路是譯碼器118(圖1)。參考等式(1)，對于i和j每一個的值，存在唯一的比特位的型式。譯碼器118將關(guān)于i和j每一個的值的比特位的型式映射到反映關(guān)于該i和j的值的等式(1)結(jié)果的數(shù)值。
如上所述，假設(shè)時間測量電路中的所有延遲元件工作于額定的值，譯碼器118將比特位的型式映射到時間測量結(jié)果。如上所述，然后調(diào)節(jié)這些測量值用以校準任何偏離額定值的偏差。在該方法中，產(chǎn)生時間測量電路的OUPUT的低順序位。
該時間測量輸出可以用于許多方面。該電路在自動測試設(shè)備中特別有用。圖5示出了自動測試設(shè)備500。自動測試設(shè)備(ATE)500是用于在半導體器件制造過程中對其進行測試的類型。該測試系統(tǒng)的示例是由Teradyne.Inc銷售的J750。
在使用中，一個或多個半導體器件，示作DUT 510，連接到ATE500。ATE 500產(chǎn)生和測量關(guān)于DUT 510的測試信號。通過將測量值與期望值進行比較，ATE 500可以確定DUT 510是否正確運行。
可以針對DUT 510執(zhí)行的一種測量類型是時間測量。例如，可以執(zhí)行測量用以確定DUT 510是否在施加特定的輸入后經(jīng)過適當?shù)臅r間量產(chǎn)生輸出信號。如果輸入與驅(qū)動時間測量電路100的時鐘CLOCK信號同步，則輸入可被用作圖1中示出的START信號。那么DUT 510的輸出可以用作STOP信號，并且時間測量電路將指出在輸入和輸出信號之間消逝的時間。
如果表示待測時距開始的信號不與CLOCK信號同步，則仍可以執(zhí)行時間測量。兩個時間戳電路100可以用于執(zhí)行該測量。圖5示出了每個信道中的A和B時間戳電路。為了執(zhí)行時間測量，將向時間戳電路A和B都給出相同的START信號。在此情況中，START信號將用作用于每個時間戳電路A和B的公共時間參照。
時間戳電路A將接收作為其STOP信號的來自DUT 510的指出待測時距起點的信號。時間戳電路B將接收作為其STOP信號的來自DUT 510的指出待測時距終點的信號。為了確定這兩個信號之間消逝的時間，時間戳A的輸出可以減去時間戳B的輸出。
盡管如上所述的時間測量電路可以通過許多不同的方法實現(xiàn)，但是上述設(shè)計可以作為CMOS集成電路芯片實現(xiàn)。CMOS電路是廉價的并且消耗相對小的電能。然而，由于通過CMOS電路元件的延時可以基于制造條件和運行溫度廣泛地變化，所以傳統(tǒng)地，CMOS不用于時間測量電路。因此，使用CMOS難于制造精確的測量電路。
如上所述，DLL 210產(chǎn)生用于補償多種類型延時的控制信號。校驗電路也用于補償延時。結(jié)果，所描述的電路對于在ATE系統(tǒng)中的使用是足夠精確的。并且，該電路具有這樣的優(yōu)勢，其足夠小可以集成電路芯片中的一部分實現(xiàn)，該集成電路芯片是保證電路產(chǎn)生和測量測試系統(tǒng)一個信道中的測試信號的同一芯片。在某些測試系統(tǒng)中，在單獨的芯片上產(chǎn)生關(guān)于多個信道的信號。在該情況中，每個芯片上可能存在兩個時間戳電路。當然，每個信道的時間戳電路的數(shù)量將依賴于ATE的預期用途。
與使用長延遲線增加測量精度的傳統(tǒng)方法相比，上述電路具有快的復用時間。在傳統(tǒng)方法中，提供兩條延遲線，其中一條遲滯時鐘而另一條遲滯測量邊沿。時鐘路徑上的延遲元件具有延時T1，而邊沿輸入上的延遲元件具有延時T2。在每個延時級，時鐘路徑輸出連接到鎖存器的時鐘輸入，而邊沿路徑輸出連接到鎖存器的D輸入。則在延遲路徑上的每一級可被用于測量相比于前一級的時間差T2-T1。這可以很容易地在CMOS中實現(xiàn)。然而，通過整個延遲線的延時是T1*Tclk/(T2-T1)，或者例如，如果T2-T1是T1的1/16，則通過整個延遲線的延時是時鐘周期Tclk的16倍。這意味著復用時間(時間戳前的可重新使用的時間)是長的，至少為16個時鐘周期，并且信號累積了在這整個時間周期中由于抖動和電源噪聲而引起的誤差。在本文檔中描述的設(shè)計由于采用了二維時間采樣元件的陣列從而避免了這些問題。結(jié)果，通過電路的最大延時短于2個時鐘周期并且因而復用時間更佳，而且因此抖動和噪聲的問題更小。
通過描述一個實施例，可以設(shè)計眾多的可替換的實施例或者修改。例如，不需要每個延遲元件具有完全匹配于額定值的值，或者不需要延遲元件的額定值相等地隔開。校驗存儲器120可以補償固定的任何偏差。
而且，應(yīng)當意識到，時間-數(shù)字轉(zhuǎn)換器的操作被解釋為，其中通過選定信號測得的時間減去延遲元件2301…230M中一個的輸出，該選定信號來自延遲線210的一個分支的輸出。功能電路可以通過分支輸出中的額外的延時可替換地構(gòu)建，使得作為另一個示例，應(yīng)當指出，延時鎖定回路210包括未連接到任何東西的級212N+1。該級的出現(xiàn)是為了確保延遲線的每個分支看起來有相同的負載。保證所有的負載相同確保了每一級具有相同的延時。可以向延遲線的輸入加入額外的級，既為了插入固定的延時，也為了平衡每個延時級的輸入負載。
而且，應(yīng)當意識到，電路的某些部分被描述為通過電平敏感元件實現(xiàn)。有可能電路通過邊沿敏感元件實現(xiàn)。該電路仍將根據(jù)這里定義的概念運行。然而，具體信號時序的精確細節(jié)將可能不同。
而且，應(yīng)當意識到，如圖3所示，盡管DELAY6的信號是選作與TAPi重合的信號，在TAPi有效的同時信號DELAY1到DELAY5是有效的。然而，這些信號不是“重合”的。目標是識別一個特定的DELAY信號，該信號在TAPi信號狀態(tài)改變的附近改變了狀態(tài)。邊沿敏感電路可用于此目標?；蛘?，為了檢測從HI到LO輸出的轉(zhuǎn)變而檢查AND門4121…412M輸出的軟件或是電路可以用于確定重合。
作為可能的修改的另一示例，上文描述的一些功能可以在軟件中實現(xiàn)。例如，描述了譯碼器118將每個列電路的輸出比特位轉(zhuǎn)換為反映STOP信號時間的數(shù)值。相同的功能可以可替換地在軟件中執(zhí)行。同樣地，描述了基于校驗的硬件，但是對于更好地校驗時間測量結(jié)果的修正可以在軟件中施行。
作為另一示例，描述了延時鎖定回路用于產(chǎn)生TAP信號。然而，也可以使用相位鎖定回路。
作為進一步的示例，圖3指出了事件E的時間由宣布DELAY6與TAPi信號重合來確定。DELAY6首先發(fā)生于TAPi信號之后。然而，如圖3所指出的，有可能TAP信號的邊沿將落入在兩個相鄰的DELAY信號邊沿之間。在此示例中，TAPi實際上發(fā)生于DELAY5和DELAY6信號之間。可替換地，可以通過選擇發(fā)生在TAPi之前與其最接近的DELAY信號來確定重合。
而且，應(yīng)當意識到，不同的處理電路可以具有與之相關(guān)的不同延時量。因此，重合并非必然意味著信號同時發(fā)生。例如，一個或其他信號可能成為補償另外的電路元件中延時的時間偏移量。
因此，本發(fā)明應(yīng)僅由附屬權(quán)利要求的精神和范圍限定。
權(quán)利要求
1.一種時間測量電路，包括a)時鐘輸入端；b)延時串，其具有連接到時鐘輸入端的輸入端，該延時串具有眾多延遲元件，每個延遲元件具有輸出端和位于每個延遲元件輸出端的標簽；c)STOP輸入端；d)第二組延遲元件，每個延遲元件具有輸入端，并且每個延遲元件提供輸入和輸出之間的延時，其中第二組延遲元件的每一個元件的輸入端聯(lián)結(jié)到STOP輸入端；和e)重合電路，其具有第一組輸入端，第一組輸入端的每一個聯(lián)結(jié)到標簽中的一個和第二組輸入端，第二組輸入端的每一個聯(lián)結(jié)到第二組延遲元件中一個的輸出，和輸出端，該輸出端表示標簽中的一個和第二組延遲元件輸出中的一個重合。
2.權(quán)利要求1的時間測量電路，其中重合電路包括眾多的列電路，每個列電路具有輸入端，該輸入端連接到標簽中的一個和第二組輸入端，第二組輸入端的每一個連接到第二組延遲元件輸出中的一個。
3.權(quán)利要求2的時間測量電路，其中每個列電路包括眾多的邏輯電路，每個邏輯電路具有連接到所述標簽的第一輸入端和第二輸入端，該第二輸入端連接到第二組延遲元件輸出中的一個，和反映輸入重合的輸出端。
4.權(quán)利要求3的時間測量電路，其中每個列電路額外包括譯碼器電路，該譯碼器電路具有眾多的輸入端，每個輸入端連接到邏輯電路的輸出端，和輸出端，該輸出端反映了每個的重合。
5.權(quán)利要求2的時間測量電路，其中每個重合電路包括譯碼器，并且每個列電路的輸出具有比第二組輸入端中的輸入數(shù)目少的比特位。
6.權(quán)利要求1的時間測量電路，其中重合電路包括產(chǎn)生第一組媒介信號組的電路，每組媒介信號表示第一組輸入中的一個與第二組輸入中的每一個重合。
7.權(quán)利要求6的時間測量電路，其中重合電路額外包括譯碼器電路，該譯碼器電路具有連接到媒介信號組的輸入端和反映額定測得時間值的輸出端。
8.權(quán)利要求7的時間測量電路，額外包括校驗存儲器，該存儲器具有反映額定時間測量結(jié)果、聯(lián)結(jié)到譯碼器電路的輸入端和反映校準后時間的輸出端。
9.權(quán)利要求1的時間測量電路，額外包括計數(shù)器，該計數(shù)器具有聯(lián)結(jié)到所述計數(shù)器的計數(shù)輸入端和聯(lián)結(jié)到STOP輸入端使計數(shù)失效的輸入端。
10.權(quán)利要求1的時間測量電路，其中延時串中的每個元件具有額定延時D，并且由第二組延遲元件引入的最長延時和最短延時之間的差超過D。
11.權(quán)利要求1的時間測量電路，其中延時串是延時鎖定回路的一部分。
12.一種時間測量電路，包括a)時鐘輸入端；b)第一電路，其具有聯(lián)結(jié)到時鐘和第一組輸出端的輸入端，第一組輸出的每一個表示延遲了不同時間量的時鐘；c)STOP輸入端；d)第二電路，其具有聯(lián)結(jié)到STOP輸入端和第二組輸出端的輸入端，第二組輸出的每一個表示延遲了不同時間量的STOP輸入；e)第三電路，其作為輸入接收第一電路和第二電路的輸出，第三電路具有包括眾多比特位的數(shù)字輸出端，該輸出表示第一組信號中的一個和第二組信號中的一個的重合。
13.權(quán)利要求12的時間測量電路，其中第一電路包括延時鎖定回路。
14.權(quán)利要求12的時間測量電路，其中第三電路包括眾多的譯碼器，每個譯碼器對比特位的型式進行譯碼，該比特位的型式由計算第一組輸出中的一個和第二組輸出中的每一個之間的邏輯AND形成。
15.權(quán)利要求12的時間測量電路，其中第三電路額外包括校驗存儲器。
16.權(quán)利要求12的時間測量電路，其中時間測量電路作為CMOS集成電路芯片實現(xiàn)。
17.權(quán)利要求16的時間測量電路，其中CMOS集成電路芯片適用于自動測試系統(tǒng)，該系統(tǒng)具有眾多的信道電路，并且該集成電路芯片額外包括至少一個信道電路。
18.自動測試設(shè)備中的權(quán)利要求12的時間測量電路，其中a)測試設(shè)備額外包括如權(quán)利要求12的第二時間測量電路；b)該時間測量電路和第二時間測量電路連接到公共時鐘；并且c)該時間測量電路的STOP輸入連接到指出待測時距起點的信號，并且第二時間測量電路的STOP輸入連接到指出待測時距終點的信號；并且d)測試設(shè)備額外包括控制器，其連接到該時間測量電路和第二時間測量電路，該控制器輸出反映時間差的時間值，該時間差由第二時間測量電路和第一時間測量電路測得。
19.權(quán)利要求18的時間測量電路，其中時間測量電路和第二時間測量電路的每一個包括連接到公共時鐘信號的計數(shù)器。
20.權(quán)利要求19的時間測量電路，其中時間測量電路和第二時間測量電路和所述計數(shù)器實現(xiàn)在CMOS芯片上。
全文摘要
一種精確的時間測量電路(100)。本設(shè)計目的在于作為CMOS集成電路實現(xiàn)，使該電路適用于高度集成的系統(tǒng)，諸如需要多個時間測量電路的自動測試設(shè)備。本電路使用延時鎖定回路(210)產(chǎn)生多個信號，這些信號按時距D延時。該信號提供給一排延遲元件(230)，每一個延遲元件具有稍微不同的延時，第一個和最后一個延遲元件之間的延時的差大于D。通過尋找TAP信號中的一個與延時信號中的一個的重合獲得了精確的時間測量結(jié)果。該電路相比于具有相同分支數(shù)目的基于傳統(tǒng)延遲線的時間測量電路具有更高的精度。因此本電路提供了準確性和快的復用時間，并且更不易受噪聲的影響。
文檔編號G01R31/3193GK1618027SQ02828015
公開日2005年5月18日 申請日期2002年12月11日 優(yōu)先權(quán)日2001年12月12日
發(fā)明者羅納德·A·薩爾特謝維, 徐軍 申請人:泰拉丁公司