專利名稱：半導(dǎo)體存儲器件及其檢查方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在同一襯底上，例如在同一硅上具有多個存儲空間不同的RAM的半導(dǎo)體存儲器件及其檢查方法，具體涉及可以進(jìn)行并聯(lián)檢查的電路結(jié)構(gòu)。
背景技術(shù)：
近年的系統(tǒng)LSI根據(jù)系統(tǒng)側(cè)的要求，例如在1個芯片上載放多個容量和位寬度不同的RAM等，在同一硅上載放多個RAM。生產(chǎn)這樣的載放多個RAM的系統(tǒng)LSI的較大問題之一是RAM的檢查時間變長。
特別是使測試用I/O總線、地址以及控制信號成為公共，用芯片選擇信號控制訪問各RAM的規(guī)格的RAM通常只采取按各RAM進(jìn)行檢查的串行檢查方式，在此，總檢查時間根據(jù)RAM載放個數(shù)而變長。
因此，在考慮縮短檢查時間的情況下，通過對各RAM設(shè)置各RAM專用I/O總線、地址和控制信號，對于存儲空間相同的RAM，可以提供利用測試器進(jìn)行并行檢查的環(huán)境。由此，可以縮短檢查時間，可以提高生產(chǎn)率。
但是，在存儲空間不同的RAM的情況下，不能對各RAM進(jìn)行并行檢查。這是因?yàn)楝F(xiàn)狀的一般的存儲測試器的使用方法是為了訪問存儲空間，對存儲器的行方向和列方向分配X、Y地址，產(chǎn)生測試圖形。因此，在存儲空間不同的RAM的情況下，由于存儲器的行結(jié)構(gòu)和列結(jié)構(gòu)不同，所以不分配同一X、Y地址，不能用同一測試圖形(例如HALF-MARCH)檢查。
因此，載放多個RAM，并且存在存儲空間不同的RAM的情況下，需要對具有同一存儲空間的各RAM進(jìn)行分組，以該組單位進(jìn)行并行檢查，具有導(dǎo)致檢查時間變長的技術(shù)問題。
發(fā)明內(nèi)容
本發(fā)明是為了解決上述現(xiàn)有問題而提出的，其目的在于提供即使在同一硅上載放了多個具有不同的存儲空間的RAM，也可以同時并行檢查所有RAM的半導(dǎo)體存儲器件及其檢查方法。
本發(fā)明的半導(dǎo)體存儲器件具有在同一襯底上存儲空間不同的多個RAM、和將各RAM的地址信號數(shù)都統(tǒng)一到地址空間大的地址信號數(shù)的部件。
根據(jù)本發(fā)明的上述結(jié)構(gòu)，使用了例如地址非復(fù)用方式的RAM中，由于構(gòu)成為例如在匯總檢查同一硅上的存儲空間不同的存儲器時，外部輸入地址數(shù)都統(tǒng)一到地址空間大的地址輸入數(shù)，所以通過對同一硅上的所有存儲器分配最大地址空間存儲器的行和列，并且對實(shí)際沒有使用的地址分配虛擬存儲空間，即使是地址非復(fù)用方式的RAM，也可以使存儲空間的行、列相同，可以用同一測試圖形檢查，從而可以對各RAM進(jìn)行并行檢查。
如上所述，通過對于容量不同的RAM采用使行和列的地址分配相同的結(jié)構(gòu)，容量不同的RAM也可以實(shí)現(xiàn)并行檢查，可以大幅度縮短檢查時間。
另外，本發(fā)明的半導(dǎo)體存儲器件具有在同一襯底上存儲空間不同的多個RAM、和與通常使用時的地址空間的分配不同，對于測試時的地址空間的分配，將各上述RAM的地址信號數(shù)都統(tǒng)一到地址空間大的地址信號數(shù)的部件。
本發(fā)明的半導(dǎo)體存儲器件具有設(shè)置在同一襯底上的存儲空間不同的多個RAM、和可以根據(jù)存儲空間的不同而變更外部輸入地址和芯片內(nèi)部輸入地址的地址連接的部件，其特征在于，可以利用部件將各RAM的地址信號數(shù)都統(tǒng)一到地址空間大的地址信號數(shù)。
根據(jù)上述結(jié)構(gòu)，通過具有可以根據(jù)存儲空間的不同而變更外部輸入地址信號和芯片內(nèi)部輸入地址信號的地址連接的部件，可以切換控制外部輸入地址和內(nèi)部輸入地址的連接，存儲空間的行和列的分配變更變得容易。
上述結(jié)構(gòu)中，可以變更外部輸入地址和芯片內(nèi)部輸入地址的地址連接的部件設(shè)置在外部輸入地址信號成為內(nèi)部地址信號之前的位置。
上述結(jié)構(gòu)中，可以變更外部輸入地址和芯片內(nèi)部輸入地址的地址連接的部件設(shè)置在外部輸入地址信號成為內(nèi)部地址信號之后的位置。
上述結(jié)構(gòu)中，可以變更外部輸入地址和芯片內(nèi)部輸入地址的地址連接的部件是物理或電部件。
上述結(jié)構(gòu)中，可以變更外部輸入地址和芯片內(nèi)部輸入地址的地址連接的部件是電部件，具有通過變更某個地址的連接，該地址的高位地址或低位地址都位移的地址位移部件。
根據(jù)上述結(jié)構(gòu)，通過具有通過變更特定地址的連接，該地址的高位或低位地址位移的結(jié)構(gòu)，可以進(jìn)行從特定地址位移連接，存儲空間的行和列的分配變更變得容易。
上述結(jié)構(gòu)中，可以變更外部輸入地址和芯片內(nèi)部輸入地址的地址連接的部件是電部件，具有到外部輸入地址和芯片內(nèi)部輸入地址成為所希望的連接為止，將地址連接向高位或低位位移的地址位移部件。
上述結(jié)構(gòu)中，可以變更外部輸入地址和芯片內(nèi)部輸入地址的地址連接的部件是電部件，通過由信號控制的開關(guān)構(gòu)成。
上述結(jié)構(gòu)中，控制開關(guān)的信號控制可以采用可以識別存儲空間不同的外部或內(nèi)部信號。
上述結(jié)構(gòu)中，地址位移部件具有將切斷與外部輸入地址的連接的芯片內(nèi)部輸入地址固定為High或Low的部件。
另外，本發(fā)明的半導(dǎo)體存儲器件具有在同一襯底上設(shè)置的多個存儲空間不同的RAM、在匯總檢查該多個RAM時對不同的存儲空間進(jìn)行同一分配的部件、和根據(jù)存儲空間的不同而中止對各RAM的訪問的部件。
根據(jù)上述結(jié)構(gòu)，在對不同的存儲空間分配了同一行和列的情況下，訪問了虛擬存儲空間時，由于不進(jìn)行一系列存儲動作，所以可以避免現(xiàn)有的以下問題，即訪問了虛擬存儲空間時，由于進(jìn)行存儲訪問動作，所以進(jìn)行存儲數(shù)據(jù)被改寫的不希望的動作。
本發(fā)明的半導(dǎo)體存儲器件的檢查方法是在同一襯底上具有多個存儲空間不同的RAM的地址非復(fù)用方式的半導(dǎo)體存儲器件的檢查方法，將各RAM的地址信號數(shù)都統(tǒng)一到地址空間大的地址信號數(shù)，匯總檢查所有RAM。
圖1是本發(fā)明的實(shí)施例1的半導(dǎo)體集成電路的框圖。
圖2是本發(fā)明的實(shí)施例2的半導(dǎo)體集成電路的框圖。
圖3是本發(fā)明的實(shí)施例3的主要部分的半導(dǎo)體集成電路的框圖。
圖4是本發(fā)明的實(shí)施例4的主要部分的半導(dǎo)體集成電路的框圖。
圖5是本發(fā)明的實(shí)施例4的地址信號連接的說明圖。
圖6是本發(fā)明的實(shí)施例4的地址信號連接變更部件的電路圖。
圖7是本發(fā)明的實(shí)施例4的另一地址信號連接變更部件的電路圖。
圖8是本發(fā)明的實(shí)施例5的檢查圖形說明圖。
圖9是本發(fā)明的實(shí)施例5的半導(dǎo)體集成電路的框圖。
具體實(shí)施例方式
以下，參考
本發(fā)明的實(shí)施例。
圖1表示本發(fā)明的實(shí)施例1的概要圖。1為混載了存儲器的存儲器混載系統(tǒng)LSI，2為對沒有復(fù)用地址的地址非復(fù)用方式的RAM的輸入地址A0～21。地址非復(fù)用方式是在1個周期只執(zhí)行地址信號的方法，用于SRAM等。3為地址非復(fù)用方式的RAM，存儲器容量4Mb，是使用地址共22bit的分配為行側(cè)A0～A11共計(jì)12bit、列側(cè)A12～A21共計(jì)10bit的RAM，4為地址非復(fù)用方式的RAM，存儲器容量1Mb，是使用地址20bit的分配為行側(cè)A0～10共計(jì)11bit、列側(cè)9bit的分配為A12～A20的RAM，5為地址非復(fù)用方式的RAM，存儲器容量0.5Mb，由使用地址19bit的分配為行側(cè)A0～9的共計(jì)10bit，列側(cè)9bit的分配為A12～20的RAM構(gòu)成。
即，該半導(dǎo)體存儲器件為地址非復(fù)用方式，具有多個在同一襯底上地址空間不同的RAM3～5和、將各RAM3～5的地址信號數(shù)都統(tǒng)一到地址空間大的地址信號數(shù)的部件。
具體說來，作為RAM控制信號，設(shè)置外部地址信號和測試專用地址信號，在測試專用地址信號情況下，使1芯片內(nèi)的容量最大的RAM3的X、Y地址數(shù)和其它RAM4、5相同，使各RAM3～5的X、Y地址分配相同。
另外，檢查方法是匯總檢查所有RAM3～5。
通過構(gòu)成為如上，可以使各RAM的行和列的地址分配相同。在此，與具有最大地址空間的、3個4Mb RAM的尋址一致，在行方向遞增之后，在列方向遞增，與4Mb、1Mb、0.5Mb的RAM一起同時執(zhí)行了進(jìn)行讀/寫的掃描測試圖形時，在訪問A10＝1的地址空間時，由于A10沒有分配給0.5Mb的RAM的地址空間，所以0.5Mb的RAM此時再次訪問A10＝0的地址空間。A11＝1時也同樣，1Mb、0.5Mb訪問A11＝0的地址空間，不會導(dǎo)致數(shù)據(jù)破壞等。
因此，通常的掃描圖形中，利用上述結(jié)構(gòu)可以對不同容量的RAM進(jìn)行并行檢查，可以用同一測試圖形檢查。另外，在檢查時，通過對所有RAM進(jìn)行匯總檢查，相對現(xiàn)有的因各容量組數(shù)而檢查時間變長的動作，可以提供不依賴容量組數(shù)的檢查流程，可以增強(qiáng)檢查時間縮短效果。
圖2表示本發(fā)明的實(shí)施例2的概要圖，1為混載了存儲器的存儲器混載系統(tǒng)LSI，6為對非復(fù)用方式的RAM的測試用外部輸入地址PA0～21，7為與各RAM進(jìn)行數(shù)據(jù)交換的LOGIC電路(邏輯電路)，8為用于從LOGIC電路7訪問RAM的、對非復(fù)用方式RAM的正常用輸入地址A0～21，3為地址非復(fù)用方式的RAM，存儲器容量4Mb，是使用地址全部22bit的分配中，正常用地址為行側(cè)A0～11共計(jì)12bit，列側(cè)A12～21共計(jì)10bit，測試用地址也同樣，行側(cè)PA0～11共計(jì)12bit，列側(cè)PA12～21共計(jì)10bit的RAM，4為地址非復(fù)用方式的RAM，存儲器容量1Mb，測試用地址20bit的分配與實(shí)施例1同樣，是行側(cè)PA0～10共計(jì)11bit，列側(cè)9bit的分配為PA12～20的RAM，正常用地址20bit的分配為行側(cè)A0～A10共計(jì)11bit、列側(cè)9bit的分配為A11～19的RAM，5為地址非復(fù)用方式的RAM，存儲器容量0.5Mb，是測試用地址19bit的分配為與實(shí)施例1同樣，行側(cè)PA0～9共計(jì)10bit，列側(cè)9bit的分配為PA12～20的RAM，由正常用地址19bit的分配為行側(cè)A0～9的共計(jì)10bit，列側(cè)9bit的分配為A10～18的RAM構(gòu)成。
即，該半導(dǎo)體存儲器件是地址非復(fù)用方式，具有與在同一襯底上存儲空間不同的多個RAM3～5和、與通常使用時的地址空間的分配不同，對于測試時的地址空間的分配，將各RAM3～5的地址信號數(shù)都統(tǒng)一到地址空間大的地址信號數(shù)的部件。
通過如上構(gòu)成，在測試時，可以實(shí)現(xiàn)各宏觀并行檢查。另一方面，在通常動作時，由于LOGIC電路7可以用連續(xù)的地址信號訪問RAM，所以不會損壞RAM的使用方便性，可以縮短測試時間。
圖3表示本發(fā)明的實(shí)施例3的概要圖，4為地址非復(fù)用方式的RAM，存儲器容量1Mb，是測試用內(nèi)部輸入地址9(1PA0～19)的20bit的分配為行側(cè)1PA0～10共計(jì)11bit，列側(cè)9bit的分配為1PA12～20和地址連續(xù)的RAM，是正常用地址20bit的分配為行側(cè)A0～A10共計(jì)11bit，列側(cè)9bit的分配為A11～19的RAM。6為測試用外部輸入地址PA0～21，10是表示測試用內(nèi)部輸入地址9和測試用外部輸入地址6的連接關(guān)系、PA0～10和IPA0～10連接、PA11沒有連接、PA12～20和IPA11～19連接、PA21沒有連接的圖。
RAM3和其它結(jié)構(gòu)與實(shí)施例2相同。即，該半導(dǎo)體存儲器件是地址非復(fù)用方式，具有在同一襯底上設(shè)置的存儲空間不同的多個RAM3～5和、根據(jù)存儲空間的不同，可以變更外部輸入地址和芯片內(nèi)部輸入地址的地址連接的部件，利用該部件，可以將各RAM3～5的地址信號數(shù)都統(tǒng)一到地址空間大的地址信號數(shù)。另外，變更部件設(shè)置在外部輸入地址成為內(nèi)部地址信號之前的位置。
通過上述結(jié)構(gòu)，在RAM3～5的外部可以改變連接地址，可以使正常用輸入地址8和測試用內(nèi)部輸入地址9的地址端子數(shù)相同，不會復(fù)雜化RAM的電路結(jié)構(gòu)，可以實(shí)現(xiàn)可并行檢查的地址分配。
圖4表示本發(fā)明的實(shí)施例4的概要圖，與實(shí)施例3相同，是實(shí)施例2的一部分的另一實(shí)施例，可以變更外部輸入地址和芯片內(nèi)部輸入地址的地址連接的部件設(shè)置在外部輸入地址信號成為內(nèi)部地址信號之后的位置。
4為地址非復(fù)用方式的存儲器容量1Mb的RAM，測試用內(nèi)部輸入地址9為IPA0～21的22bit，正常用地址A0～19的20bit和測試用和正常用，地址數(shù)不同的RAM，6為測試用外部輸入地址PA0～21。
以上結(jié)構(gòu)中，由于測試用的外部輸入地址6和測試用的芯片內(nèi)部輸入地址9的地址位數(shù)相同，所以可以一對一對應(yīng)連接測試用外部輸入地址6和測試用內(nèi)部輸入地址9。
圖5表示使測試用內(nèi)部輸入地址9和測試用外部輸入地址的地址數(shù)相同的結(jié)構(gòu)的一例。
11為切換測試用內(nèi)部輸入地址9(IPA0～21)、內(nèi)部行地址12和內(nèi)部列地址13的連接的地址信號連接變更部件，4為由測試用內(nèi)部輸入地址IPA12～20來用內(nèi)部行地址12的R0～10控制地址，以及由測試用內(nèi)部輸入地址IPA12～20來用內(nèi)部列地址13的C0～8控制地址的1Mb RAM。
在上述RAM的地址結(jié)構(gòu)的情況下，測試用內(nèi)部輸入地址IPA11和IPA21不用于RAM的地址控制。因此，用地址信號連接變更部件11使測試用內(nèi)部控制地址IPA11和IPA21成為無效狀態(tài)。這樣，可以使測試用內(nèi)部輸入地址9和測試用外部輸入地址6的地址數(shù)相同。
圖6示出地址信號連接變更部件11的實(shí)現(xiàn)方法的具體例，9為測試用內(nèi)部輸入地址IPA0～21，11為切換測試用內(nèi)部輸入地址9、內(nèi)部行地址12和內(nèi)部列地址13的連接的地址信號連接變更部件，19為電切換信號的開關(guān)，各測試用內(nèi)部輸入地址IPA0～21如圖所示，經(jīng)一對開關(guān)19與內(nèi)部列地址C0～C8和內(nèi)部行地址R0～R10鄰接的部件連接。20為控制開關(guān)19的開關(guān)控制信號，在各一對開關(guān)19間設(shè)置有用于施加反相信號的反相器。
上述結(jié)構(gòu)中，考慮使測試用內(nèi)部輸入地址IPA11成為無效狀態(tài)。為了使測試用內(nèi)部輸入地址IPA11成為無效狀態(tài)，作為開關(guān)控制信號20輸入SW0H、SW1L、SW2L、SW3L的信號。通過輸入該信號，測試用內(nèi)部輸入地址IPA10與內(nèi)部行地址R10連接，測試用內(nèi)部輸入地址IPA12與內(nèi)部列地址C0連接，測試用內(nèi)部輸入地址IPA13與內(nèi)部列地址C1連接。另外，測試用內(nèi)部輸入地址IPA11因開關(guān)19斷開而沒有連接。
在此，可以容易推測對SW控制信號20的輸入也可以利用在物理上與VDD和VSS連接的方法來實(shí)現(xiàn)，也可以利用邏輯電路輸入信號的方法來實(shí)現(xiàn)。
圖7表示地址信號連接變更部件11的實(shí)現(xiàn)方法的具體例2，9為測試用內(nèi)部輸入地址，11為切換測試用內(nèi)部輸入地址9、內(nèi)部行地址12和內(nèi)部列地址13的連接的地址信號連接變更部件，19為電切換信號的開關(guān)，14為可以用外部電感切斷電連接的保險絲，15為保險絲14被切斷時，將與電源相反側(cè)的節(jié)點(diǎn)固定到GND的拉曳電阻。
上述結(jié)構(gòu)中，對于某個任意保險絲14，若切斷保險絲(例如用×標(biāo)記表示)，則對應(yīng)從電源分離的各保險絲14的拉曳電阻15成為有效，從對應(yīng)各保險絲14的測試用內(nèi)部輸入地址9連續(xù)，一邊向高位位位移，一邊對內(nèi)部行和列地址信號變更連接，得到例如與圖6的開關(guān)控制信號20提供的狀態(tài)相同的開關(guān)動作狀態(tài)。這樣，不需要控制各開關(guān)的邏輯，只切斷希望變更連接的地方的保險絲14，就可以實(shí)現(xiàn)所希望的地址信號連接。另外，由于DRAM等根據(jù)容量變更存儲器單元的刷新周期等，所以有時用保險絲14或外部信號等實(shí)現(xiàn)。這種結(jié)構(gòu)的RAM的情況下，采用識別容量的例如保險絲節(jié)點(diǎn)和內(nèi)部或外部信號，控制地址信號連接變更部件11也容易。
圖8表示本發(fā)明的實(shí)施例5的檢查圖形，圖8-1特別說明利用檢查圖形匯總檢查不同容量RAM的問題。作為公知的RAM的圖形，有進(jìn)行尋址等檢驗(yàn)的多圖形。在該所有RAM區(qū)域?qū)懭?數(shù)據(jù)之后，進(jìn)行0數(shù)據(jù)讀取、1數(shù)據(jù)寫入，向下面全面實(shí)施遞增后，最后進(jìn)行所有1讀取，但在此，對于1Mb和2Mb的不同容量RAM，若進(jìn)行多圖形，則到全面0數(shù)據(jù)寫入為止沒有問題，但0數(shù)據(jù)讀取/1數(shù)據(jù)寫入的情況下，對于1MbRAM超過1Mb時，再次返回起始地址，進(jìn)行0數(shù)據(jù)讀取/1數(shù)據(jù)寫入。由于在存儲器單元寫有1數(shù)據(jù)，所以若在該狀態(tài)進(jìn)行檢查，則期待值和實(shí)際數(shù)據(jù)不一致，不能正確進(jìn)行檢查。即，圖8中，圖8(a)的(a1)狀態(tài)將行方向地址PA0～PA11遞增到(0-77FF、16進(jìn)制)，進(jìn)行“0”數(shù)據(jù)寫入工作。在同一地址空間訪問1Mb RAM、2Mb RAM。(a2)狀態(tài)將行方向地址FA0-PA11遞增到(800-FFF、16進(jìn)制)，進(jìn)行“0”數(shù)據(jù)寫入工作。1Mb RAM由于沒有PA11＝1的地址空間，所以與(a1)同樣，再次訪問PA0-PA11(07FF、16進(jìn)制)的空間。另一方面，2Mb RAM訪問至PA0-PA11(800-FFF、16進(jìn)制)。(a3)狀態(tài)從關(guān)注存儲器單元讀取數(shù)據(jù)“0”，并且在同一單元寫入“1”。一邊將該動作在行方向遞增，進(jìn)行至行方向地址PA0-PA11(0-7FF、16進(jìn)制)。利用該(a3)動作，1Mb RAM和2Mb RAM的地址PA0-PA11(800-FFF、16進(jìn)制)的單元都從(a1)動作的“0”數(shù)據(jù)改寫為“1”數(shù)據(jù)。(a4)狀態(tài)將(a3)動作進(jìn)行至行方向地址PA0-PA11(800-FFF、16進(jìn)制)。該動作時(a2)動作也與說明同樣，由于1Mb RAM沒有PA11＝1的地址空間，所以在與(a3)動作完全同一地址空間進(jìn)行上述動作。在此，1Mb RAM中，對于作為期待值從存儲器單元讀取數(shù)據(jù)“0”，在(a3)動作將數(shù)據(jù)改寫為“1”。因此，由于期待值和實(shí)際數(shù)據(jù)不同，所以不能正確進(jìn)行檢查。對于2Mb RAM沒有問題。
因此，采用在訪問虛擬存儲空間時，中止對RAM的訪問的結(jié)構(gòu)。即，該結(jié)構(gòu)時，如對應(yīng)圖8(a)的圖8(b)的(b2)、(b4)所示，訪問虛擬存儲器地址空間時，不進(jìn)行讀取/寫入動作。這樣，可以正確執(zhí)行多圖形。另外，對于其它幾乎所有存儲器檢查圖形，也可以對于不同容量的RAM進(jìn)行匯總檢查。
圖9示出本發(fā)明的實(shí)施例5的、RAM訪問虛擬存儲器地址空間中，中止對RAM的訪問的結(jié)構(gòu)的1例。4為1Mb RAM、9為測試用內(nèi)部輸入地址IPA0～10、12～20，18為用于訪問虛擬存儲器地址空間的測試用內(nèi)部輸入地址IPA11和IPA21，23為行譯碼電路、24為列譯碼電路、25為譯碼了測試用內(nèi)部輸入地址中的行方向地址信號的行譯碼信號，26為譯碼了測試用內(nèi)部輸入地址中的列方向地址信號的列譯碼信號，這些信號輸入到存儲部。27為譯碼了虛擬存儲空間訪問用地址18的信號的虛擬存儲空間譯碼信號。該虛擬存儲空間譯碼信號27的輸出對于存儲器部成為開放狀態(tài)。
根據(jù)上述結(jié)構(gòu)，訪問虛擬存儲器地址空間時，輸入虛擬存儲器地址空間訪問用輸入地址18。利用該輸入信號，在行譯碼電路23和列譯碼電路24產(chǎn)生虛擬存儲空間譯碼信號。該虛擬存儲空間譯碼器27的輸出沒有連接。因此，可以實(shí)現(xiàn)在訪問虛擬存儲器地址空間時，中止對RAM內(nèi)部的訪問的結(jié)構(gòu)。
另外，可以采用與實(shí)施例1等公共的結(jié)構(gòu)。
另外，圖7所示的地址位移部件可以具有將切斷了與外部輸入地址的連接的芯片內(nèi)部輸入地址固定到High或Low的部件。
另外，以上實(shí)施例中，舉例說明了地址非復(fù)用方式的RAM，但本發(fā)明不限于此。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，具有在同一襯底上存儲空間大小不同的多個RAM、和將各RAM的地址信號數(shù)都統(tǒng)一到地址空間大的地址信號數(shù)的部件。
2.一種半導(dǎo)體存儲器件，具有在同一襯底上存儲空間大小不同的多個RAM、和對于測試時的地址空間的分配，將各上述RAM的地址信號數(shù)都統(tǒng)一到上述地址空間大的地址信號數(shù)的部件。
3.一種半導(dǎo)體存儲器件，其特征在于具有設(shè)置在同一襯底上的存儲空間大小不同的多個RAM、和可以根據(jù)存儲空間的不同而變更外部輸入地址和芯片內(nèi)部輸入地址的地址連接的部件，可以利用上述部件將各上述RAM的地址信號數(shù)都統(tǒng)一到地址空間大的地址信號數(shù)。
4.如權(quán)利要求3所述的半導(dǎo)體存儲器件，其特征在于可以變更外部輸入地址和芯片內(nèi)部輸入地址的地址連接的部件設(shè)置在外部輸入地址信號成為內(nèi)部地址信號之前的位置上。
5.如權(quán)利要求3所述的半導(dǎo)體存儲器件，其特征在于可以變更外部輸入地址和芯片內(nèi)部輸入地址的地址連接的部件設(shè)置在外部輸入地址信號成為內(nèi)部地址信號之后的位置上。
6.如權(quán)利要求3所述的半導(dǎo)體存儲器件，其特征在于可以變更外部輸入地址和芯片內(nèi)部輸入地址的地址連接的部件是物理或電部件。
7.如權(quán)利要求6所述的半導(dǎo)體存儲器件，其特征在于可以變更外部輸入地址和芯片內(nèi)部輸入地址的地址連接的部件是電部件，具有通過變更某個地址的連接，該地址的高位地址或低位地址都位移的地址位移部件。
8.如權(quán)利要求6所述的半導(dǎo)體存儲器件，其特征在于可以變更外部輸入地址和芯片內(nèi)部輸入地址的地址連接的部件是電部件，具有到外部輸入地址和芯片內(nèi)部輸入地址成為所希望的連接為止，將地址連接向高位或低位位移的地址位移部件。
9.如權(quán)利要求6所述的半導(dǎo)體存儲器件，其特征在于可以變更外部輸入地址和芯片內(nèi)部輸入地址的地址連接的部件是電部件，通過由信號控制的開關(guān)構(gòu)成。
10.如權(quán)利要求9所述的半導(dǎo)體存儲器件，其特征在于控制開關(guān)的信號控制可以采用能識別存儲空間的不同的外部或內(nèi)部信號。
11.如權(quán)利要求8所述的半導(dǎo)體存儲器件，其特征在于地址位移部件具有將切斷與外部輸入地址的連接的芯片內(nèi)部輸入地址固定為高或低的部件。
12.一種半導(dǎo)體存儲器件，具有在同一襯底上設(shè)置的多個存儲空間大小不同的RAM、在匯總檢查該多個RAM時對不同的存儲空間進(jìn)行同一分配的部件、和根據(jù)存儲空間的不同而中止對各RAM的訪問的存儲空間的部件。
13.一種在同一襯底上具有多個存儲空間大小不同的多個RAM的半導(dǎo)體存儲器件的檢查方法，其特征在于將各RAM的地址信號數(shù)都統(tǒng)一到地址空間大的地址信號數(shù)，匯總檢查所有RAM。
全文摘要
近年的系統(tǒng)LSI根據(jù)系統(tǒng)側(cè)的要求，在1個芯片上載放多個容量和位寬度不同的RAM。但是，在檢查多個RAM時，即使對各RAM準(zhǔn)備了專用端子，對于容量不同的RAM，由于內(nèi)部X、Y地址分配不同，所以不能用同一測試圖形(例如HALF－MARCH)檢查，必需按同一容量RAM進(jìn)行分組并檢查，導(dǎo)致檢查時間變長。作為RAM控制信號設(shè)置外部地址信號和測試專用地址信號，在后者的情況下，使1個芯片內(nèi)的容量最大的RAM3的X、Y地址數(shù)和其它RAM4、5相同，使各RAM3～5的X、Y地址分配相同。
文檔編號G01R31/28GK1480947SQ0312750
公開日2004年3月10日 申請日期2003年8月5日 優(yōu)先權(quán)日2002年8月5日
發(fā)明者貞方博之, 黑田直喜, 喜 申請人:松下電器產(chǎn)業(yè)株式會社