專利名稱：用于選擇測試模式輸出通道的測試布置及方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及一種用于對待測電路單元進行測試的測試布置(test arrangement)，更具體地，涉及一種其中能夠選擇待測電路單元中的測試模式輸出通道(output channel)的測試布置。本發(fā)明還涉及一種相應的測試方法。
本發(fā)明具體涉及一種用于對待測電路進行測試的測試布置，具有測試設(shè)備，用于保持待測電路單元；輸入/輸出通道(input/outputchannel)，用于將待測電路與測試設(shè)備相連，并與待測電路單元交換測試數(shù)據(jù)；以及測試模式輸出通道，用于輸出來自待測電路單元的測試結(jié)果信號。
本發(fā)明還尤其涉及一種用于測試待測電路單元的測試方法，其中執(zhí)行以下步驟將待測電路單元插入測試設(shè)備；通過輸入/輸出通道，將待測電路單元與測試設(shè)備相連；通過輸入/輸出通道，與待測電路單元交換測試數(shù)據(jù)；以及利用測試模式輸出通道，輸出來自待測電路單元的測試結(jié)果信號。
背景技術(shù)：
為了提高測試設(shè)備中對待測電路單元進行測試的并行程度，當前在電路單元的制造中引入了高級壓縮測試模式(ACTM)。在這種情況下，待測電路單元通過其輸入/輸出通道并聯(lián)，并被并行啟動，以便確保測試期間最優(yōu)的并行程度。
圖1示出了用于對待測芯片1、2、…、n進行測試的傳統(tǒng)測試布置。作為示例，圖1示出了兩個待測電路單元，即芯片1和芯片2如何與輸入/輸出通道DQ0、DQ1、DQ2和DQ3相連。
從圖1可以看到，待測芯片1、…、n共享所有的輸入/輸出通道。當使用前述高級壓縮測試模式(ACTM)時，問題在于需要通過輸入/輸出通道DQ0～DQ3輸出來自芯片的各個ACTM輸出信號。由于兩個或多個芯片共享輸入/輸出通道，如前所述，傳統(tǒng)的測試布置遇到了以下問題使用相同的對應連接引腳來輸出ACTM輸出信號的待測芯片在輸入/輸出通道DQ0～DQ3之一上重疊輸出信號。
作為示例，圖1示出了待測芯片具有與待測芯片的第一輸入/輸出通道DQ0相連的ACTM輸出通道。因此，存在嚴重的缺點由于ACTM輸出信號必須不重疊在輸入/輸出通道上，不能提供測試待測芯片的并行程度。
具體地，在形成了完整芯片的堆疊芯片的情況下，傳統(tǒng)的測試布置具有極大的缺點。為了解決此問題，已經(jīng)提出在堆疊完整芯片或片夾(magazine)內(nèi)設(shè)置適當?shù)呐渚€，從而防止ACTM輸出信號重疊。在這種情況下，將來自多個芯片的輸出信號轉(zhuǎn)向不同的測試通道。但是，此傳統(tǒng)的程序具有不能在所有情況下改變封裝內(nèi)部配線的缺點，例如，在堆疊芯片(“堆疊元件”)的情況下。
因此，傳統(tǒng)測試布置和相應的測試方法的缺點在于將ACTM輸出信號輸出到由多個芯片所使用的輸入/輸出通道上降低了測試待測芯片的并行程度。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提出一種測試布置，增加用于測試待測電路單元的并行程度，并減少測試時間。
本發(fā)明通過具有權(quán)利要求1所述特征的測試布置來實現(xiàn)此目的。
此外，通過權(quán)利要求8中所描述的用于測試待測電路單元的方法來實現(xiàn)此目的。
此外，在從屬權(quán)利要求中可以找出對本發(fā)明的其他限定。
本發(fā)明的基本概念在于對于在測試布置中被插入測試設(shè)備中的待測電路單元，包含附加的邏輯電路單元，用于將來自待測電路單元的ACTM輸出信號轉(zhuǎn)向待測電路單元中的輸入/輸出通道中指定的一個。
為此目的，本發(fā)明的測試布置提供至少一個轉(zhuǎn)向單元(diversionunit)，用于將測試模式輸出通道之一與輸入/輸出通道之一相連，從而可以將從待測電路單元輸出的測試結(jié)果信號從待測電路單元轉(zhuǎn)向輸入/輸出通道中指定的一個。在這種情況下，測試模式輸出通道之一與待測電路單元中的輸入/輸出通道之一相連。
因此，插入在待測電路單元中的附加的邏輯電路單元允許把將要輸出的ACTM輸出信號轉(zhuǎn)向指定的輸入/輸出連接引腳(I/O引腳)。
因此，本發(fā)明的一個優(yōu)勢在于，可以減少測試待測電路單元所需的測試時間，由于提高了測試待測電路單元的并行程度。測試待測電路單元的并行程度的提高起因于未將ACTM輸出信號重疊在一個特定的輸入/輸出通道上，而是按照指定的方式轉(zhuǎn)向不同的輸入/輸出通道或者可以設(shè)置在其上的事實。
因此，有利地設(shè)計本發(fā)明的測試布置，從而即使是包括不同電路單元并容納在單一封裝內(nèi)的堆疊完整芯片，也能夠有效且以較高并行程度地對其進行測試。
本發(fā)明的用于測試待測電路單元的測試布置實質(zhì)上具有a)測試設(shè)備，用于保持待測電路單元，所述待測電路單元利用其適當?shù)妮斎?輸出連接引腳與所述測試設(shè)備進行電連接；b)輸入/輸出通道，用于將所述待測電路單元與所述測試設(shè)備相連，以及用于與所述待測電路單元交換測試數(shù)據(jù)；以及c)測試模式輸出通道，用于輸出來自所述待測電路單元的測試結(jié)果數(shù)據(jù)，每個所述待測電路單元具有至少一個轉(zhuǎn)向單元，用于將所述測試模式輸出通道之一與所述輸入/輸出通道之一相連，從而可以將從所述待測電路單元輸出的所述測試結(jié)果信號從所述待測電路單元轉(zhuǎn)向所述輸入/輸出通道中指定的一個。
此外，本發(fā)明的用于測試待測電路單元的方法實質(zhì)上具有以下步驟a)將待測電路單元插入測試設(shè)備，并將其與測試設(shè)備電連接；b)通過輸入/輸出通道，將待測電路單元與測試設(shè)備相連；c)通過輸入/輸出通道與待測電路單元交換測試數(shù)據(jù)；
d)利用測試模式輸出通道，從待測電路單元輸出測試結(jié)果信號，此外，至少一個轉(zhuǎn)向單元被用于通過將測試模式輸出通道之一與待測電路單元中的輸入/輸出通道之一相連，將從待測電路單元輸出的測試結(jié)果信號轉(zhuǎn)向測試模式輸出通道中指定的一個。
從屬權(quán)利要求包含對本發(fā)明各個主題的有利發(fā)展和改進。
根據(jù)本發(fā)明的一個優(yōu)選發(fā)展，對于所有待測電路單元，并行設(shè)置用于將測試設(shè)備與待測電路單元相連且用于與待測電路單元交換數(shù)據(jù)的輸入/輸出通道。
根據(jù)本發(fā)明的另一優(yōu)選發(fā)展，待測電路單元中的轉(zhuǎn)向單元中的每一個還具有至少一個選擇單元，用于輸出指定要與待測電路單元中的測試模式輸出通道相連的輸入/輸出通道的選擇信號，以便將來自待測電路單元的測試結(jié)果信號轉(zhuǎn)向所指定的輸入/輸出通道。
根據(jù)本發(fā)明的另一優(yōu)選發(fā)展，待測電路單元中的轉(zhuǎn)向單元中的每一個還具有至少一個連接單元，可以用于將待測電路單元中的測試模式輸出通道與根據(jù)由選擇單元輸出的選擇信號而指定的輸入/輸出通道相連。
優(yōu)選地，所述連接單元是解復用單元的形式的，所述解復用單元針對輸入/輸出通道，對測試模式輸出通道上的測試結(jié)果信號進行解復用。
根據(jù)本發(fā)明的另一優(yōu)選發(fā)展，將待測電路單元中的至少一個選擇單元設(shè)置為4位寄存器，以便輸出選擇信號。優(yōu)選地，于是，可以將ACTM輸出信號，即測試結(jié)果信號按照可指定的方式轉(zhuǎn)向16個輸入/輸出通道之一。
根據(jù)本發(fā)明的另一優(yōu)選發(fā)展，待測電路單元堆疊在電子芯片，即完整芯片中。
根據(jù)本發(fā)明的另一優(yōu)選發(fā)展，利用ACTM(高級壓縮測試模式)，對待測電路單元進行測試。
除了ACTM測試模式以外，使用插入到待測電路單元中的邏輯電路單元，以便有利地允許對相應測試結(jié)果信號的轉(zhuǎn)向。
根據(jù)本發(fā)明的另一優(yōu)選發(fā)展，通過利用針對待測電路單元的標識元件的選擇性尋址，指定要與待測電路單元中的測試模式輸出通道相連的輸入/輸出通道，以便將來自待測電路單元的測試結(jié)果信號轉(zhuǎn)向所指定的輸入/輸出通道。
根據(jù)本發(fā)明的另一優(yōu)選發(fā)展，利用通過選擇通道而提供的電路單元選擇信號來指定要與待測電路單元中的測試模式輸出通道相連的輸入/輸出通道，以便將來自待測電路單元的測試結(jié)果信號轉(zhuǎn)向所指定的輸入/輸出通道。
根據(jù)本發(fā)明的另一優(yōu)選發(fā)展，利用焊接和/或激光熔融來規(guī)定要與待測電路單元中的測試模式輸出通道相連的輸入/輸出通道，以便將來自待測電路單元的測試結(jié)果信號轉(zhuǎn)向所指定的輸入/輸出通道。


在附圖中，示出了本發(fā)明的典型實施例，并在以下的描述中，對其進行更為詳細的解釋。
在附圖中圖1示出了用于測試待測電路單元的傳統(tǒng)測試布置；圖2示出了基于本發(fā)明的優(yōu)選典型實施例的測試布置；圖3示出了根據(jù)本發(fā)明的優(yōu)選典型實施例，具有額外插入在待測電路單元中的邏輯電路單元的待測電路單元的設(shè)計；以及圖4示出了本發(fā)明的測試方法的流程圖。
具體實施例方式
圖2示出了根據(jù)本發(fā)明的優(yōu)選典型實施例的、用于測試待測電路單元101a、101b、…、101n的測試布置的方框圖。圖2所示的方框圖示出了兩個待測電路單元101a、101b。
應當指出的是，本發(fā)明的用于測試待測電路單元的測試方法事實上允許任意數(shù)量的待測電路單元101a～101n并聯(lián)。
待測電路單元與輸入/輸出通道DQ0～DQn并聯(lián)。在圖2所示的典型實施例中，設(shè)置了四個輸入/輸出通道DQ0、DQ1、DQ2和DQ3。利用高級壓縮測試模式，即ACTM來測試待測電路單元101a～101n，所述測試以如下形式進行如果待測電路單元101a～101n無故障，則在輸入/輸出通道DQ0～DQ3之一上輸出邏輯1，即表示“通過”。
另一方面，如果在輸入/輸出通道DQ0～DQ3之一上輸出的測試結(jié)果信號104a～104n為邏輯“0”，即如果表示“故障”，則待測電路單元101a～101n存在故障。為了獲得與各個待測電路單元101a～101n相對應的測試結(jié)果信號104a～104n，根據(jù)ACTM方法，利用適當?shù)拇郎y電路單元101a～101n執(zhí)行不同的處理程序。
作為示例，測試模式設(shè)置特定的寄存器，通過指定特定的地址，寫入寄存器，并根據(jù)X和Y坐標，再次讀取寄存器。ACTM方法類似地向待測電路單元101a～101n提供實際數(shù)據(jù)信號與標稱數(shù)據(jù)信號之間的比較。
為了執(zhí)行ACTM方法，將也設(shè)置為堆疊電路單元(堆疊芯片)的待測電路單元101a～101n安裝在測試設(shè)備(未示出)中的高精度適配器上，將其與測試設(shè)備電連接。本發(fā)明的測試布置尤其有利于堆疊芯片，即設(shè)置在封裝內(nèi)部并不能再改變其再封裝內(nèi)部的配線的元件。根據(jù)本發(fā)明，每個待測電路單元101a～101n具有轉(zhuǎn)向單元102a～102n。下面，將參照圖3，對此轉(zhuǎn)向單元102a～102n進行詳細描述。
圖2中的方框圖示出了在分別與測試結(jié)果信號104a～104n相關(guān)聯(lián)的不同測試模式輸出通道103a～103n上輸出由待測電路單元101a～101n輸出的測試結(jié)果信號104a～104n。這是可能的，因為特定待測電路單元101a～101n中的轉(zhuǎn)向單元102a～102n能夠?qū)⑾鄳臏y試結(jié)果信號104a～104n轉(zhuǎn)向輸入/輸出通道DQ0～DQ3中各個不同的通道。
盡管圖2示出了四個不同的輸入/輸出通道DQ0、DQ1、DQ2和DQ3，應當理解的是，本發(fā)明并不局限于四個輸入/輸出通道DQ0～DQ3，而可以利用相應的轉(zhuǎn)向單元102a～102n尋址任意數(shù)量的輸入/輸出通道。優(yōu)選地，目前在待測電路單元中設(shè)置了16個輸入/輸出通道DQ0～DQ15，尤其是在被設(shè)置為堆疊元件的待測電路單元中，如以下參照圖3所述。
因此，圖示在待測電路單元101a～101n中的轉(zhuǎn)向單元102a～102n根據(jù)選擇信號(以下描述)，確保相應的測試結(jié)果信號104a～104n并不像基于現(xiàn)有技術(shù)的測試布置中的情況那樣，重疊在單一的輸入/輸出通道DQ0～DQ3上。而是，可以使用本發(fā)明的測試布置，在待測電路單元中的專用輸入/輸出通道DQ0～DQn上輸出每個測試結(jié)果信號104a～104n，假設(shè)存在足夠數(shù)量的輸入/輸出通道DQ0～DQn。
圖3更為詳細地示出了設(shè)置在待測電路單元101中的邏輯電路單元，所述邏輯電路單元是轉(zhuǎn)向單元102的形式的。除轉(zhuǎn)向單元102之外，圖3所示的待測電路單元101還包括測試模式單元108，其提供測試序列，例如符合ACTM(高級壓縮測試模式)方法。測試模式單元108在測試模式輸出通道103上輸出測試結(jié)果信號104。
應當指出的是，測試布置中要在測試中進行測試的所有電路單元101a～101n均為如圖3所示的待測電路單元101的形式的，以便提供對測試并行程度的最佳提高。
根據(jù)本發(fā)明，將測試模式輸出通道103轉(zhuǎn)向輸入/輸出通道DQ0～DQ15中指定的一個(圖3所示的本發(fā)明的典型實施例具有16個輸入/輸出通道DQ0～DQ15)。利用設(shè)置在待測電路單元101中的轉(zhuǎn)向單元102中的連接單元106來實現(xiàn)轉(zhuǎn)向，連接單元106將指定的選擇信號107用作提供測試結(jié)果信號104到輸入/輸出通道DQ0～DQ15中指定的一個的轉(zhuǎn)向的基礎(chǔ)。
可以按照不同的方式實現(xiàn)在連接單元106中提供的轉(zhuǎn)向。作為示例，連接單元106可以是解復用單元的形式的，針對相應的輸入/輸出通道DQ0～DQ15，對測試模式輸出通道103上的測試結(jié)果信號104進行解復用。為此目的，待測電路單元101中的轉(zhuǎn)向單元102包含選擇單元105(應當指出，可以將這種選擇單元105a～105n設(shè)置在每個待測電路單元101a～101n中)，用于輸出選擇信號107。根據(jù)本發(fā)明的一個優(yōu)選發(fā)展，將選擇單元105設(shè)置為4位寄存器，從而能夠有選擇地尋址或選擇16個輸入/輸出通道DQ0～DQ15。
在這種情況下，可以在對待測電路單元進行測試之前，將4位寄存器設(shè)置為特定值，于是，此數(shù)值確定了用于輸出ACTM輸出信號的所需輸出連接引腳。剩余的輸出通道處于高阻狀態(tài)，以避免對驅(qū)動該通道的輸出通道的干擾。
應當指出，可以將輸入/輸出通道DQ0～DQ15設(shè)置為I/O通道。本發(fā)明的測試布置意味著現(xiàn)在，對于測試模式輸出通道103a～103n，可以被轉(zhuǎn)向不同的輸入/輸出通道DQ0～DQn。因此，在整個系統(tǒng)中，可以在輸入/輸出通道DQ0上讀取出來自待測電路單元101a的測試結(jié)果信號104a，可以在輸入/輸出通道DQ1上讀取出來自待測電路單元101b的測試結(jié)果信號104b等，參見圖2。
此外，可以通過利用針對待測電路單元101的標識元件的有選擇的尋址來指定要與待測電路單元101中的測試模式輸出通道103相連的輸入/輸出通道DQ0～DQ15，以便將來自待測電路單元的測試結(jié)果信號104轉(zhuǎn)向所指定的輸入/輸出通道。此外，有利的是，利用通過選擇通道提供的電路單元選擇信號來指定要與待測電路單元101中的測試模式輸出通道103相連的輸入/輸出通道DQ0～DQ15，以便將來自待測電路單元101的測試結(jié)果信號104轉(zhuǎn)向所指定的輸入/輸出通道。
本發(fā)明的方法有利地允許利用焊接和/或激光熔融來規(guī)定要與待測電路單元101中的測試模式輸出通道103相連的輸入/輸出通道DQ0～DQ15，以便將來自待測電路單元的測試結(jié)果信號104轉(zhuǎn)向所指定的輸入/輸出通道DQ0～DQ15。
例如，為了測試512M的D14 DDR SDRAM芯片，有利地使用本發(fā)明的測試布置。按照堆疊版式生產(chǎn)出該芯片。此堆疊芯片包含兩個512M的D14芯片，因此具有1024Mbit或1Gbit的存儲容量。
在這種芯片(待測電路單元)的情況下，在內(nèi)部，所有連接引腳均并行連接在一起，除了針對CS(片選)信號和CKE(時鐘使能)信號的連接引腳。當測試這種堆疊芯片時，不可能同時操作封裝中的兩個前述單芯片，由于在這種情況下，如在對傳統(tǒng)測試方法的解釋中參照圖1已經(jīng)進行了描述那樣，ACTM輸出信號將重疊在一個相應的輸入/輸出通道上。當使用傳統(tǒng)方法時，將首先激活第一芯片，并以信號CS1進行測試。接下來，傳統(tǒng)的方法將要求激活該芯片封裝中的第二芯片，并以信號CS2進行測試。與具有512M的D14(未堆疊)相比，以因子2增加了測試時間。
有利地，可以使用本發(fā)明的測試布置來并行測試芯片封裝中的兩個單芯片(第一芯片和第二芯片)。對堆疊芯片的總測試時間對應于對兩個芯片之一的測試時間。因此，節(jié)省了測試時間，并降低了測試成本。
圖4示出了本發(fā)明的測試方法的流程圖。當啟動本發(fā)明的用于測試待測電路單元的測試方法時，在初始化步驟S100中，初始化所有待測電路單元。當啟動電源或待測電路單元與電源相連時，提供此初始化步驟。然后，處理進行到測試模式步驟S102。
在測試模式步驟S102中，處理進入高級壓縮測試模式(ACTM)。根據(jù)本發(fā)明，然后，在相應的選擇步驟S101a～S101n中，選擇每個單獨的待測電路單元101a～101n，即有選擇地尋址“芯片1”、“芯片2”、“芯片3”、…、“芯片n”。在選擇步驟S101a～S101n中，將惟一的連接引腳設(shè)置為測試模式輸出通道103a～103n。當針對每個待測電路單元101a～101n選擇ACTM輸出連接引腳時，可以在并行測試步驟S103中，執(zhí)行針對所有并聯(lián)待測電路單元101a～101n的測試序列?？梢杂蓽y試設(shè)備評估ACTM邏輯的輸出，這是因為每個待測電路單元101a～101n在不同的輸入/輸出通道上輸出信號。
在由圖4中的S所表示的部分中，有選擇地選擇每個待測電路單元101a～101n，而在由圖4中的P所表示的部分中，并行測試待測電路單元101a～101n。
對于如圖1所示的傳統(tǒng)測試布置，參考本說明書背景技術(shù)中的描述。
盡管上面已經(jīng)利用優(yōu)選典型實施例對本發(fā)明進行了描述，但本發(fā)明并不局限于此，而可以按照多種方式進行修改。
本發(fā)明也并不局限于所述應用選項。
參考符號列表在附圖中，相同的參考符號表示相同或具有相同功能的元件或步驟。
101， 待測電路101a～101n102， 轉(zhuǎn)向單元102a～102n103， 測試模式輸出通道103a～103n104， 測試結(jié)果信號104a～104n105， 選擇單元105a～105n106 連接單元107 選擇信號108 測試模式單元DQ0～DQn 輸入/輸出通道S100 初始化步驟S101a～ 選擇步驟S101nS102 測試模式步驟S103 并行測試步驟
權(quán)利要求
1.一種用于測試待測電路單元(101、101a～101n)的測試布置，具有a)測試設(shè)備，用于保持待測電路單元(101、101a～101n)；b)輸入/輸出通道(DQ0～OQn)，用于將所述待測電路單元(101、101a～101n)與所述測試設(shè)備相連，以及用于與所述待測電路單元(101、101a～101n)交換測試數(shù)據(jù)；以及c)測試模式輸出通道(103、103a～103n)，用于輸出來自所述待測電路單元(101、101a～101n)的測試結(jié)果數(shù)據(jù)(104、104a～104n)，其中每個所述待測電路單元(101、101a～101n)具有d)至少一個轉(zhuǎn)向單元(102、102a～102n)，用于將所述測試模式輸出通道(103、103a～103n)之一與所述輸入/輸出通道(DQ0～DQn)之一相連，從而可以將從所述待測電路單元(101、101a～101n)輸出的所述測試結(jié)果信號(104、104a～104n)從所述待測電路單元(101、101a～101n)轉(zhuǎn)向所述輸入/輸出通道(DQ0～DQn)中指定的一個。
2.根據(jù)權(quán)利要求1所述的測試結(jié)構(gòu)，其特征在于對于所有待測電路單元(101、101a～101n)，并行設(shè)置用于將測試設(shè)備與待測電路單元(101、101a～101n)相連且用于與待測電路單元(101、101a～101n)交換數(shù)據(jù)的輸入/輸出通道(DQ0～DQn)。
3.根據(jù)權(quán)利要求1所述的測試結(jié)構(gòu)，其特征在于待測電路單元(101、101a～101n)中的轉(zhuǎn)向單元(102、102a～102n)中的每一個還具有至少一個選擇單元(105、105a～105n)，用于輸出指定要與待測電路單元(101、101a～101n)中的測試模式輸出通道(103、103a～103n)相連的輸入/輸出通道(DQ0～DQn)的選擇信號(107)，以便將來自待測電路單元(101、101a～101n)的測試結(jié)果信號(104、104a～104n)轉(zhuǎn)向所指定的輸入/輸出通道(DQ0～DQn)。
4.根據(jù)權(quán)利要求1或3所述的測試結(jié)構(gòu)，其特征在于待測電路單元(101、101a～101n)中的轉(zhuǎn)向單元(102、102a～102n)中的每一個還具有至少一個連接單元(106)，可以用于將待測電路單元(101、101a～101n)中的測試模式輸出通道(103、103a～103n)與根據(jù)由選擇單元(105、105a～1054n)輸出的選擇信號(107)而指定的輸入/輸出通道(DQ0～DQn)相連。
5.根據(jù)權(quán)利要求4所述的測試結(jié)構(gòu)，其特征在于所述連接單元(106)是解復用單元的形式的，所述解復用單元針對輸入/輸出通道(DQ0～DQn)，對測試模式輸出通道(103、103a～103n)上的測試結(jié)果信號(104、104a～104n)進行解復用。
6.根據(jù)權(quán)利要求3或4所述的測試結(jié)構(gòu)，其特征在于將待測電路單元(101、101a～101n)中的至少一個選擇單元(105、105a～105n)設(shè)置為4位寄存器，以便輸出選擇信號。
7.根據(jù)權(quán)利要求1所述的測試結(jié)構(gòu)，其特征在于待測電路單元(101、101a～101n)堆疊在電子芯片中。
8.一種用于測試待測電路單元(101、101a～101n)的方法，具有以下步驟a)將待測電路單元(101、101a～101n)插入測試設(shè)備；b)通過輸入/輸出通道(DQ0～DQn)，將待測電路單元(101、101a～101n)與測試設(shè)備相連；c)通過輸入/輸出通道(DQ0～DQn)與待測電路單元(101、101a～101n)交換測試數(shù)據(jù)；以及d)利用測試模式輸出通道(103、103a～103n)，從待測電路單元(101、101a～101n)輸出測試結(jié)果信號(104、104a～104n)，其中所述方法還包括以下步驟e)至少一個轉(zhuǎn)向單元(102、102a～102n)被用于通過將測試模式輸出通道(103、103a～103n)與待測電路單元(101、101a～101n)中的輸入/輸出通道(DQ0～DQn)中指定的一個相連，將從待測電路單元(101、101a～101n)輸出的測試結(jié)果信號(104、104a～104n)轉(zhuǎn)向測試模式輸出通道(DQ0～DQn)中指定的一個。
9.根據(jù)權(quán)利要求8所述的方法，其特征在于對于所有待測電路單元(101、101a～101n)，并行設(shè)置用于將測試設(shè)備與待測電路單元(101、101a～101n)相連且用于與待測電路單元(101、101a～101n)交換數(shù)據(jù)的輸入/輸出通道(DQ0～DQn)。
10.根據(jù)權(quán)利要求8所述的方法，其特征在于利用從設(shè)置在待測電路單元(101、101a～101n)中的轉(zhuǎn)向單元(102、102a～102n)中的選擇單元(105、105a～105n)輸出的選擇信號(107)，指定要與待測電路單元(101、101a～101n)中的測試模式輸出通道(103、103a～103n)相連的輸入/輸出通道(DQ0～DQn)，以便將來自待測電路單元(101、101a～101n)的測試結(jié)果信號(104、104a～104n)轉(zhuǎn)向所指定的輸入/輸出通道(DQ0～DQn)。
11.根據(jù)權(quán)利要求8或10所述的方法，其特征在于利用設(shè)置在待測電路單元(101、101a～101n)中的轉(zhuǎn)向單元(102、102a～102n)中的連接單元(106)，將待測電路單元(101、101a～101n)中的測試模式輸出通道(103、103a～103n)與根據(jù)由選擇單元(105、105a～105n)輸出的選擇信號(107)而指定的輸入/輸出通道(DQ0～DQn)相連。
12.根據(jù)權(quán)利要求11所述的方法，其特征在于利用解復用單元形式的連接單元(106)，針對輸入/輸出通道(DQ0～DQn)，對在待測電路單元(101、101a～101n)中的測試模式輸出通道(103、103a～103n)上提供的測試結(jié)果信號(104、104a～104n)進行解復用。
13.根據(jù)權(quán)利要求8所述的方法，其特征在于利用ACTM(高級壓縮測試模式)，對待測電路單元(101、101a～101n)進行測試。
14.根據(jù)權(quán)利要求8所述的方法，其特征在于通過利用針對待測電路單元(101、101a～101n)的標識元件的選擇性尋址，指定要與待測電路單元(101、101a～101n)中的測試模式輸出通道(103、103a～103n)相連的輸入/輸出通道(DQ0～DQn)，以便將來自待測電路單元(101、101a～101n)的測試結(jié)果信號(104、104a～104n)轉(zhuǎn)向所指定的輸入/輸出通道(DQ0～DQn)。
15.根據(jù)權(quán)利要求8所述的方法，其特征在于利用通過選擇通道而提供的電路單元選擇信號來指定要與待測電路單元(101、101a～101n)中的測試模式輸出通道(103、103a～103n)相連的輸入/輸出通道(DQ0～DQn)，以便將來自待測電路單元(101、101a～101n)的測試結(jié)果信號(104、104a～104n)轉(zhuǎn)向所指定的輸入/輸出通道(DQ0～DQn)。
16.根據(jù)權(quán)利要求8所述的方法，其特征在于利用焊接和/或激光熔融來規(guī)定要與待測電路單元(101、101a～101n)中的測試模式輸出通道(103、103a～103n)相連的輸入/輸出通道(DQ0～DQn)，以便將來自待測電路單元(101、101a～101n)的測試結(jié)果信號(104、104a～104n)轉(zhuǎn)向所指定的輸入/輸出通道(DQ0～DQn)。
全文摘要
一種用于測試待測電路單元(101、101a～101n)的測試布置，具有測試設(shè)備，用于保持待測電路單元；輸入/輸出通道(DQ0～DQn)，用于將所述待測電路單元與所述測試設(shè)備相連，以及用于與所述待測電路單元交換測試數(shù)據(jù)；以及測試模式輸出通道(103、103a～103n)，用于輸出來自所述待測電路單元的測試結(jié)果數(shù)據(jù)(104、104a～104n)，其中在所述待測電路單元中設(shè)置至少一個轉(zhuǎn)向單元(102、102a～102n)，用于將所述測試模式輸出通道之一與所述輸入/輸出通道之一相連，從而可以將從所述待測電路單元)輸出的所述測試結(jié)果信號從所述待測電路單元轉(zhuǎn)向所述輸入/輸出通道中指定的一個。
文檔編號G01R31/3187GK1591035SQ20041006834
公開日2005年3月9日 申請日期2004年8月31日 優(yōu)先權(quán)日2003年9月4日
發(fā)明者托馬斯·芬特斯, 比約恩·弗拉赫, 克勞斯·霍夫曼, 安德列斯·洛吉希, 沃爾夫?qū)敺? 馬丁·施內(nèi)爾 申請人:印芬龍科技股份有限公司