專利名稱：具有串行輸入/輸出接口的多端口存儲器裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲器設(shè)計技術(shù)，尤其涉及一種具有一串行I/O接口的多端口存儲器裝置的測試相關(guān)技術(shù)。
背景技術(shù)：
大部分的存儲器裝置(包括一隨機存取存儲器(random access memory，RAM)具有一個端口。而一個端口具有多個輸入/輸出接腳組。換句話說，上述存儲器裝置只具有一個做為與晶片組交換數(shù)據(jù)用的端口。然而，在最近幾年中，上述存儲器裝置與上述晶片組間的功能區(qū)分已變得模糊不清，而且已考慮將上述晶片組與上述存儲器裝置整合在一起。此技術(shù)需要一多端口存儲器裝置，其可直接與周邊圖形裝置(peripheral graphicdevices)、CPU等交換數(shù)據(jù)。為了實現(xiàn)這樣的一個多端口存儲器裝置，多個端口中的任何一個端口必須能提供對所有存儲器單元的存取。
大部分的存儲器裝置(包括RAM)使用并行輸入/輸出接口。換句話說，經(jīng)由多個輸入/輸出接腳(DQ)以并行方式與外部電路交換數(shù)據(jù)。
上述輸入/輸出接口為一電性及機械性處理方法，用以在藉由將一不同功能單元連接至一信號線來進行通訊時正確地傳送傳輸/接收信息。上述信號線稱為一總線。上述總線包括一數(shù)據(jù)總線、一控制總線、一接地總線等?？偩€線的數(shù)目依據(jù)一接口來改變。
因為一并行輸入/輸出接口可同時經(jīng)由幾條線來傳送幾個位數(shù)據(jù)，所以有絕佳的效率(速率)，然而會增加線的數(shù)目。因此，如果距離是長的情況，會增加傳送成本?；诖死碛?，上述并列輸入/輸出接口廣泛地使用于需要快速率的短距離傳輸中。
一串行輸入/輸出接口經(jīng)由一條線來傳輸/接收數(shù)據(jù)。因此，相較于上述并行輸入/輸出接口，雖然上述串行輸入/輸出接口具有一速率方面的缺點，但是具有硬件及控制簡化的優(yōu)點。然而，相較于上述并行傳輸方法，上述串行傳輸方法并非總是緩慢的。
同時，考慮到上述并行輸入/輸出接口的缺點，不斷地企圖想將上述并行輸入/輸出接口改變成為上述串行輸入/輸出接口。同樣地，考慮到與其它串行I/O接口裝置的相容性的擴充，需將RAM的接口改變成為上述串行輸入/輸出接口。上述多端口存儲器裝置具有多個端口。因此，如果使用上述并行輸入/輸出接口，墊(pad)及接腳的數(shù)目會以正比于端口的數(shù)目來增加，結(jié)果導(dǎo)致封裝困難。因此，上述多端口存儲器裝置采用上述串行輸入/輸出接口是比較有利的。
圖1描述一256M多端口動態(tài)隨機存取存儲器(256M multi-port DRAM)的架構(gòu)的一方塊圖，其被揭露于2003年12月17日由相同申請人所提出的韓國專利申請第2003-92375號中。
參考圖1，上述256M多端口動態(tài)隨機存取存儲器包括多個存儲器單元及多個行解碼器RDEC。上述256M多端口動態(tài)隨機存取存儲器包括多個排組bank0-bank15、一控制方塊100、多個端口port0-port7、第一至第四總體數(shù)據(jù)總線GIO_UL、GIO_UR、GIO_DL、GIO_DR、第一及至第二總體數(shù)據(jù)總線連接方塊、多個傳送總線TB、多個傳送總線連接方塊TG、多個總線連接方塊TL以及多個數(shù)據(jù)傳送方塊QTRX。
在一行方向(圖中的右左方向)將多達一預(yù)先數(shù)目的上述多個排組bank0-bank15配置于一核心區(qū)域(core area)的四個分割區(qū)(象限)中。
上述控制方塊100配置于上述第一/第三象限與上述第二/第四象限之間，用以將上述核心區(qū)域分割成兩個區(qū)。上述控制方塊100使用一輸入命令、地址等以產(chǎn)生一內(nèi)部命令信號、一內(nèi)部地址信號及一控制信號，以及控制上述存儲器裝置的各個元件。
上述多個端口port0-port7配置在上述各個象限的邊緣部分，以及用以與不同目標(biāo)裝置單獨通訊。
上述第一至第四總體數(shù)據(jù)總線GIO_UL、GIO_UR、GIO_DL、GIO_DR在一行方向配置于對應(yīng)各個象限的每一端口與每一排組之間，以及實施一并行數(shù)據(jù)傳輸。
上述第一及第二總體數(shù)據(jù)總線連接方塊PR_U及PR_D設(shè)置于兩個在行方向彼此相鄰的總體數(shù)據(jù)總線之間，以及用以選擇性地連接上述兩個總體數(shù)據(jù)總線。
上述多個傳送總線TB在每一排組的列方向(圖中的上下方向)來配置，以及用以在上述多個排組內(nèi)部實施一數(shù)據(jù)傳輸。
上述多個傳送總線連接方塊TG在一列方向配置于兩個彼此相鄰的排組之間，以及選擇性地連接上述兩個傳送總線TB。
上述多個總線連接方塊TL配置于上述象限的每一排組與每一總體數(shù)據(jù)總線之間(其中上述象限用以容納上述每一排組)，以及用以在上述對應(yīng)傳送總線TB與上述對應(yīng)總體數(shù)據(jù)總線之間實施數(shù)據(jù)交換。
上述多個數(shù)據(jù)傳送方塊QTRX設(shè)置于上述象限中的每一端口與每一總體數(shù)據(jù)總線之間(其中上述象限用以容納上述每一端口)，以及用以在上述對應(yīng)端口與上述對應(yīng)總體數(shù)據(jù)總線之間實施數(shù)據(jù)傳輸/接收。
現(xiàn)將描述上述256M多端口動態(tài)隨機存取存儲器的詳細(xì)結(jié)構(gòu)。
上述16個排組bank0-bank15的每一排組包括16M動態(tài)隨機存取存儲器單元(8k(行)x2k(列))及上述行解碼器RDEC。每一排組包括在一典型動態(tài)隨機存取存儲器核心中所需的核心電路(例如一位線感測放大器及等化器(equalizer))。上述排組bank0-bank15配置于四個象限中，其每一個包括四個在一行方向上的排組。詳而言之，上述排組bank0、bank2、bank4、bank6配置于上述核心區(qū)域的第一象限(左上區(qū))中，以及上述排組bank8、bank10、bank12、bank14配置于第二象限(右上區(qū))中。同樣地，上述排組bank1、bank3、bank5、bank7配置于第三象限(左下區(qū))中，以及上述排組bank9、bank11、bank13、bank15配置于第四象限(右下區(qū))中。同時，最好將每一行解碼器RDEC與在每一排組的一側(cè)的一相鄰排組的行解碼器RDEC配成一對。將每一頁(列)分割成為四個區(qū)段，每一區(qū)段由512個單元所組成。
上述控制方塊100使用以一封包形式傳輸?shù)拿钆c地址來產(chǎn)生內(nèi)部命令信號、內(nèi)部地址信號及控制信號，以及控制上述存儲器裝置的各個元件。在此，上述內(nèi)部命令信號包括一內(nèi)部啟動命令信號(ACT)、一內(nèi)部非啟動命令信號(PCG)、一內(nèi)部讀取命令信號(RD)、一內(nèi)部寫入命令信號(WD)等。上述內(nèi)部地址信號包括一啟動陣列地址(AAA)、一非啟動陣列地址(PAA)、一讀取陣列地址(RAA)、一寫入陣列地址(WAA)、一行地址(RA)、一讀取區(qū)段地址(RSA)、一寫入?yún)^(qū)段地址(WSA)等。上述控制信號包括一傳送門控制信號(TGC)、一管線寄存器旗標(biāo)信號(PRFG)、一管線寄存器數(shù)據(jù)驅(qū)動信號(DP)、一DRAM核心測試模式旗標(biāo)信號(DTM)等。
上述多個端口port0-port7配置在上述各個象限的晶粒(die)邊緣部分，其每一個都包括兩個端口。上述晶粒邊緣部分代表一主軸部分，其由上述對應(yīng)象限的所有排組所共用。詳而言之，上述端口port0及port2配置在上述第一象限中，以及上述端口port4及port6配置在上述第二象限中。上述端口port1及port3配置在上述第三象限中，以及上述端口port5及port7配置在上述第四象限中。每一端口支持一串行I/O接口，以及用以與不同目標(biāo)裝置(例如核心片組、圖形核心片等)單獨通訊。同時，在上述端口port0-port7配置成用以支持上述串行I/O接口的情況中，上述端口port0-port7的每一端口包括多個對應(yīng)于數(shù)據(jù)、地址及命令的墊、一用以緩沖傳送至上述墊的傳輸/接收信號的墊緩沖器(一讀取緩沖器、一寫入緩沖器)、一用以解碼上述所接收的數(shù)據(jù)的解碼器、一用以編碼上述所要傳送的數(shù)據(jù)的編碼器以及一用以將一接收的串行數(shù)據(jù)轉(zhuǎn)換成為一并行數(shù)據(jù)及將一所要傳送的并行數(shù)據(jù)轉(zhuǎn)換成為一串行數(shù)據(jù)的數(shù)據(jù)轉(zhuǎn)換器。
上述第一總體數(shù)據(jù)總線GIO_UL配置于上述第一象限的排組與端口之間，以及上述第二總體數(shù)據(jù)總線GIO_UR配置于上述第二象限中。上述第三總體數(shù)據(jù)總線GIO_DL配置于上述第三象限中，以及上述第四總體數(shù)據(jù)總線GIO_DR配置于上述第四象限中。上述第一至第四總體數(shù)據(jù)總線GIO_UL、GIO_UR、GIO_DL及GIO_DR為雙向數(shù)據(jù)總線(512-位)，其分別連接至上述對應(yīng)象限的排組、端口及總體數(shù)據(jù)總線連接方塊PR_U及PR_D。
同時，上述第一及第二總體數(shù)據(jù)總線GIO_UL及GIO_UR可經(jīng)由上述第一總體數(shù)據(jù)總線連接方塊PR_U而彼此連接，以及上述第三及第四總體數(shù)據(jù)總線GIO_DL及GIO_DR可經(jīng)由上述第二總體數(shù)據(jù)總線連接方塊PR_D而彼此連接。上述第一及第二總體數(shù)據(jù)總線連接方塊PR_U及PR_D包括多個雙向管線寄存器，其與上述總體數(shù)據(jù)總線的線的數(shù)目(512)一致。
同樣地，上述傳送緩沖器TB為區(qū)域(local)數(shù)據(jù)總線，用以連接上述對應(yīng)排組的位線感測放大器及總線連接方塊TL。上述傳送總線TB的線的數(shù)目相同于對應(yīng)一區(qū)段的單元的數(shù)目(例如512)，以及上述傳送總線TB以差動總線(differential bus)來配置。
上述傳送總線連接方塊TG可以多個MOS晶體管來配置，其中上述MOS晶體管的數(shù)目相同于上述傳送總線TB的線的數(shù)目。因為上述傳送總線TB為差動總線，所以一傳送總線連接方塊TG能以512對MOS電晶體來配置。為了此理由，將上述傳送總線連接方塊TG稱為一傳送門(transfer gate)。
同樣地，上述總線連接方塊TL總共包括16組，每一組為512個傳送鎖存器。每一傳送鎖存器具有一讀取總線連接電路(DRAM的一I/O感測放大器)以及一寫入總線連接電路(DRAM的一寫入驅(qū)動器)。在此，上述讀取總線連接電路包括一用以感測及鎖存施加至上述傳送總線TB的一讀取數(shù)據(jù)的讀取感測放大器以及一用以將上述鎖存數(shù)據(jù)驅(qū)動至上述對應(yīng)排組所屬象限的總體數(shù)據(jù)總線。上述寫入總線連接電路包括一用以感測及鎖存施加至上述總體數(shù)據(jù)總線的一寫入數(shù)據(jù)的寫入鎖存器以及一用以將上述寫入數(shù)據(jù)驅(qū)動至上述傳送總線TB的寫入驅(qū)動器。
上述數(shù)據(jù)傳送方塊TR包括512個用以將施加至一對應(yīng)端口的寫入數(shù)據(jù)傳輸至上述總體數(shù)據(jù)總線的發(fā)送器(Tx)以及512個用以接收來自上述總體數(shù)據(jù)總線所施加的讀取數(shù)據(jù)并將上述讀取數(shù)據(jù)傳送至一對應(yīng)端口的接收器(Rx)。
雖然未顯示于圖中，但是256M多端口DRAM更包括一電壓產(chǎn)生器，一測試邏輯以及各種墊。上述電壓產(chǎn)生器設(shè)置在上述晶粒的每一邊緣部分上以及配置成用以接收一外部電壓，以產(chǎn)生一內(nèi)部電壓。上述測試邏輯配置于對應(yīng)上述第一及第二象限的端口間及對應(yīng)于上述第三及第四象限的端口間。上述墊包括一配置在上述晶粒的邊緣部分上的時鐘墊(clockpad)。
從上述控制方塊100延伸至上述對應(yīng)排組的命令線(ACT、PCG、RD、WD)及地址線(AAA<0:1>、PAA<0:1>、RAA<0:1>、RA<0:12>、RSA<0:1>)被提供于上述各個象限中。從上述控制方塊100延伸至上述傳送總線連接方塊TG的傳送門控制線(TGC<0:3>)被提供于上述控制方塊100的右側(cè)及左側(cè)。
圖2描述圖1的256M多端口DRAM中的區(qū)段及傳送總線TB的方塊圖。
參考圖2，如同一般DRAM，上述256M多端口DRAM包括多個存儲器單元陣列200及多個位線感測放大器陣列210。有鑒于一存儲器單元陣列200，一對傳送總線TB<0>及TBb<0>連接至四個位線感測放大器BLSA，其中上述四個位線感測放大器BLSA配置在上述存儲器單元陣列200的上下部分中(參考一方框A)。上述四個位線感測放大器BLSA藉由不同區(qū)段選擇信號SGS<0:3>所控制。上述區(qū)段選擇信號為一對應(yīng)于上述一般DRAM的列選擇信號(Yi)的信號。在2k列的情況中，如果選擇一行及一區(qū)段，則同時選擇512個單元，以便可完成與上述對應(yīng)512-位傳送總線TB<0:511>的數(shù)據(jù)交換。
同時，對應(yīng)于上述第一象限的每一排組的傳送總線TB可經(jīng)由上述傳送門TG連接至對應(yīng)于上述第三象限的每一排組的傳送總線TB，其中上述每一排組配置在相同的列軸(將512個傳送門TG配置成一組，以及總共提供8組)。換句話說，上述傳送門TG配置在對應(yīng)于設(shè)置在相同列軸上的排組(其定義成一陣列)的傳送總線TB之間，以及選擇性地連接兩個傳送總線TB。從上述控制方塊100產(chǎn)生一用以控制上述傳送門TG的控制信號TGC。
現(xiàn)將描述上述256M多端口DRAM的操作。
圖3A及3B分別描述圖2所示的256M多端口DRAM的一正規(guī)讀取路徑及一正規(guī)寫入路徑。
首先，將描述一從上述排組bank0的一特定區(qū)段經(jīng)由上述端口port0讀出512-位數(shù)據(jù)的操作。
參考圖3A，如果以一封包形式經(jīng)由上述端口port0施加相關(guān)于一讀取操作的命令及地址，則上述控制方塊100針對上述排組bank0產(chǎn)生一內(nèi)部啟動命令信號(ACT)、一啟動陣列地址(AAA)以及一行地址(RA)及啟動一特定行(字線(WL))。然后，上述控制方塊100針對上述排組bank0產(chǎn)生一內(nèi)部讀取命令信號(RD)、一讀取陣列地址(RAA)以及一讀取區(qū)段地址(RSA)。上述位線感測放大器BLSA感測及放大一對應(yīng)于上述讀取區(qū)段地址(RSA)的區(qū)段的512-位數(shù)據(jù)，藉此驅(qū)動上述傳送總線TB及TBb。同時，上述排組bank0的總線連接方塊TL感測一施加至上述排組bank0的傳送總線TB及TBb的讀取數(shù)據(jù)以及將數(shù)據(jù)驅(qū)動至上述第一總體數(shù)據(jù)總線GIO_UL。然后，將傳送至上述第一總體數(shù)據(jù)總線GIO_UL的讀取數(shù)據(jù)經(jīng)由對應(yīng)于上述端口port0的數(shù)據(jù)傳送方塊QTRX的接收器(Rx)儲存在上述端口port0的讀取緩沖器中。將儲存在上述讀取緩沖器中的數(shù)據(jù)轉(zhuǎn)換成為一預(yù)定單元的封包以及以串行數(shù)據(jù)方式傳送至連接上述端口port0的目標(biāo)裝置。之后，上述控制方塊100產(chǎn)生一內(nèi)部非啟動命令信號(PCG)及一非啟動陣列地址(PAA)，以不啟動上述對應(yīng)陣列的行。在此時，上述對應(yīng)陣列的傳送總線連接方塊TG變成一關(guān)閉(switched-off)狀態(tài)，以便上述排組bank0的傳送總線TB及TBb與設(shè)置于上述相同陣列中的排組bank1的傳送總線TB及TBb斷接。元件符號″BL″及″BLb″代表位線對，一元件符號″T″代表一單元晶體管，以及一元件符號″C″代表一單元電容器。
接下來，將描述一使512-位數(shù)據(jù)經(jīng)由上述端口port0寫入上述排組bank0的一特定區(qū)段的操作。
參考圖3B，如果以一封包形式經(jīng)由上述端口port0施加有關(guān)于一寫入操作的命令、地址及數(shù)據(jù)，則上述控制方塊100針對上述排組bank0產(chǎn)生一內(nèi)部啟動命令信號(ACT)、一啟動陣列信號(AAA)及一行地址(RA)，以及啟動一特定行(字線(WL))。然后，上述控制方塊100針對上述排組bank0產(chǎn)生一內(nèi)部寫入命令信號(WT)、一寫入陣列地址(WAA)以及一寫入?yún)^(qū)段地址(WSA)。在此時，藉由一排程將儲存在上述端口port0的寫入緩沖器中的512-位數(shù)據(jù)寫入對應(yīng)于上述寫入?yún)^(qū)段地址(WSA)的一區(qū)段(512個存儲器單元)。將在上述端口port0上轉(zhuǎn)換成上述并行數(shù)據(jù)的數(shù)據(jù)經(jīng)由上述數(shù)據(jù)傳送方塊TR的發(fā)送器(Tx)載入上述第一總體數(shù)據(jù)總線GIO_UL，并且將其經(jīng)由上述排組bank0的總線連接方塊TL驅(qū)動至上述排組bank0的傳送總線TB及TBb。將載入上述排組bank0的傳送總線TB及TBb的數(shù)據(jù)經(jīng)由對應(yīng)于上述寫入?yún)^(qū)段地址(WSA)的位線感測放大器BLSA儲存在512個存儲器單元中。之后，上述控制方塊100產(chǎn)生一內(nèi)部非啟動命令信號(PCG)以及一非啟動陣列地址(PAA)，以不啟動上述對應(yīng)陣列的行。
圖4A及4B分別描述圖2的256M多端口DRAM的一交叉讀取路徑(cross read path)及一交叉寫入路徑(cross write path)。
首先，將描述一從上述排組bank0的一特定區(qū)段經(jīng)由上述端口port1讀取512-位數(shù)據(jù)的操作。
參考圖4A，所有操作相似于上述正規(guī)讀取操作。不同之處在于上述對應(yīng)陣列的傳送總線連接方塊TG處于打開(switched-on)狀態(tài)，以便在相同陣列中上述排組bank0的傳送總線TB及TBb連接至上述排組bank1的傳送總線TB及TBb。
同時，將位于上述排組bank1的傳送總線TB及TBb的數(shù)據(jù)依序經(jīng)由上述排組bank1的總線傳送方塊TL、上述第三總體數(shù)據(jù)總線GIO_DL、上述端口port1的數(shù)據(jù)傳送方塊TR及上述端口port1傳送至上述目標(biāo)裝置。
接下來，將描述一將512-位數(shù)據(jù)經(jīng)由上述端口port1寫入上述排組bank0的一特定區(qū)段的操作。
參考圖4B，所有操作相似于上述正規(guī)寫入操作。不同之處在于上述對應(yīng)陣列的傳送總線連接方塊TG處于一打開狀態(tài)，以便在相同陣列中上述排組bank0的傳送總線TB及TBb連接至上述排組bank1的傳送總線TB及TBb。在此情況中，將施加至上述端口port1的數(shù)據(jù)依序經(jīng)由上述端口port1的總線傳送方塊TR、上述第三總體數(shù)據(jù)總線GIO_DL及上述排組bank1的總線連接方塊TL載入至上述排組bank0的傳送總線TB及TBb。下面程序相同于上述正規(guī)寫入操作。
同時，在需要在上述第一總體數(shù)據(jù)總線GIO_UL及上述第二總體數(shù)據(jù)總線GIO_UR間交換數(shù)據(jù)的情況中，上述兩個總體數(shù)據(jù)總線經(jīng)由上述第一總體數(shù)據(jù)總線連接方塊PR_U來連接。在需要在上述第三總體數(shù)據(jù)總線GIO_DL及上述第四總體數(shù)據(jù)總線GIO_DR間交換數(shù)據(jù)的情況中，上述兩個總體數(shù)據(jù)總線線經(jīng)由上述第二總體數(shù)據(jù)總線連接方塊PR_D來連接。
因為上述所提出的256M多端口DRAM可在所有端口port0-port7上存取所有區(qū)段以及亦可經(jīng)由多個端口來提供一單獨存取，所以可在一范圍內(nèi)有多個存取，其中在上述范圍中不會重疊使用上述總體數(shù)據(jù)總線。同樣地，由于上述256M多端口DRAM可在上述核心區(qū)域的各個象限中經(jīng)由上述新架構(gòu)的應(yīng)用以并行方式來處理512-位數(shù)據(jù)，以及在上述多個端口上以串行方式來輸入/輸出數(shù)據(jù)。因此，使一布置區(qū)域的增加為最小化，使封裝簡單化，以及大大地增加帶寬，而不會在數(shù)據(jù)總線的數(shù)據(jù)線間造成偏斜。
圖5描述圖1所示的256M多端口DRAM的一命令及數(shù)據(jù)傳輸結(jié)構(gòu)的方塊圖。
參考圖5，上述控制方塊產(chǎn)生上述DRAM用的所有命令信號及控制上述DRAM的操作。換句話說，上述控制方塊為一種DRAM控制器，可這樣說上述所提出的多端口DRAM在上述核心片中具有上述DRAM控制器。
如上所述，如同一通訊接口，上述端口支持上述串行輸入/輸出接口及藉由一串行封包單元來處理輸入/輸出。上述單元封包包括數(shù)據(jù)、地址及命令。將一從設(shè)置在上述端口中的一封包解譯器(packet interpreter)所提取的命令傳送至上述控制方塊，以及上述控制方塊產(chǎn)生一命令信號、一地址信號及一控制信號，其中上述信號是用以執(zhí)行一對應(yīng)命令所需的。
連接至上述端口的傳輸墊TX-及TX+為用以輸出數(shù)據(jù)的端口，以及接收墊RX-及RX+為用以輸入數(shù)據(jù)、地址及命令的端口。換句話說，上述數(shù)據(jù)輸入/輸出墊彼此分離，以及輸入/輸出以一對差分對來配置，以便具有一高速度操作的優(yōu)點。同時，除了上述傳輸墊TX-及TX+以及上述接收墊RX-及RX+之外，提供時鐘墊CLK-及CLK+，以供應(yīng)一上述核心片內(nèi)部所使用的時鐘。同樣地，提供一Test_en墊、一CS_L墊、一MDIO墊及一MDCK墊，以便可切換上述核心片的操作模式。
如上所述，上述封包解譯器將上述命令傳送至上述控制方塊。上述端口上所處理的數(shù)據(jù)經(jīng)由上述數(shù)據(jù)傳送方塊QTRX施加至上述總體數(shù)據(jù)總線GIO，及通過上述總線連接方塊TL，然后經(jīng)由一傳送總線TB傳送至一單元矩陣。
同時，上述控制方塊接收一端口命令port_cmd及產(chǎn)生一DRAM命令dram_cmd、一地址及一控制信號。上述DRAM命令dram_cmd經(jīng)由一輸入緩沖器施加至上述排組的內(nèi)部。上述輸入緩沖器為一種電平移位器(levelshifter)及用以實施一緩沖操作。
圖6為圖1所示的256M多端口DRAM的方塊圖。
參考圖6，上述256M多端口DRAM包括在上述控制方塊周圍的4個象限Quarter_lu、Quarter_ru、Quarter_ld及Quarter_rd。一個象限獨立操作，就像一個DRAM。如上所述，可經(jīng)由上述傳送總線連接方塊TG及上述總體數(shù)據(jù)總線連接方塊PR_U及PR_D來存取所有單元，而無論設(shè)置有上述端口的象限的位置為何。
因為上述傳統(tǒng)DRAM使用上述并行接口，所以可使用每一墊的固有功能來實施上述測試。然而，因為上述多端口DRAM必須藉由確定以上述串行模式所輸入的數(shù)據(jù)來測試DRAM，所以現(xiàn)有測試方法無法應(yīng)用于上述多端口DRAM中。

發(fā)明內(nèi)容
因此，本發(fā)明的一目的在于提供一種具有一串行輸入/輸出接口的多端口存儲器裝置，其能提供一操作測試，而不會有經(jīng)由一限制外部接腳與一內(nèi)部命令/地址產(chǎn)生路徑有任何碰撞。
在本發(fā)明的一觀點中，提供一種多端口存儲器裝置，其包括多個用以支持一串行輸入/輸出接口的端口，上述多個端口包括一傳輸墊及一接收墊，上述多端口存儲器裝置包括一存儲器核心；一控制裝置，使用以一封包形式輸入至上述多個端口的命令及地址，以產(chǎn)生對應(yīng)于上述命令及上述存儲器核心的操作所需的一內(nèi)部命令信號、一內(nèi)部地址及一控制信號；以及一模式選擇裝置，用以組合施加至多個模式選擇墊的信號及產(chǎn)生一測試模式旗標(biāo)信號，其中在一測試模式中分配至上述傳輸墊及接收墊的輸入/輸出數(shù)據(jù)回應(yīng)測試模式旗標(biāo)信號經(jīng)由上述端口與上述存儲器核心交換，以及在上述測試模式中分配至上述傳輸墊及接收墊的上述命令、地址及控制信號在上述控制裝置被旁路并提供至上述存儲器核心。
最好，上述多端口存儲器裝置更包括一入口輸入墊，分配有一MRS命令，用以在上述測試模式中提供一可靠性測試；以及一測試邏輯，用以針對上述存儲器核心提供多個測試模式，以回應(yīng)施加至上述入口輸入墊的MRS命令及在上述控制裝置被旁路的地址。
最好，上述多端口存儲器裝置更包括一總和邏輯，用以在上述測試模式中總和在上述控制裝置被旁路的命令及地址，以回應(yīng)上述測試模式旗標(biāo)信號，以便檢查旁路穩(wěn)定性(bypass stability)。
最好，上述多端口存儲器裝置更包括一晶圓測試墊，用以將上述總和邏輯的輸出輸出至外部。
最好，上述控制裝置在使上述測試模式中分配至上述傳輸墊及接收墊的命令、地址及控制信號旁路的過程期間實施一緩沖操作，及提供上述緩沖信號，以作為至上述存儲器核心的一內(nèi)部命令信號、一內(nèi)部地址信號及一內(nèi)部控制信號，其中不會在同一時間使用上述內(nèi)部地址信號及內(nèi)部控制信號。


從下面較佳實施例的說明并配合所附圖式可更了解本發(fā)明的上述及其它目的以及特征。
圖1描述韓國專利申請第2003-92375號所揭露的一256M多端口DRAM的架構(gòu)；圖2描述在圖1的256M多端口DRAM中一區(qū)段及一傳送總線TB的方塊圖；圖3A描述圖2所述的256M多端口DRAM的一正規(guī)讀取路徑；圖3B描述圖2所述的256M多端口DRAM的一正規(guī)寫入路徑；圖4A描述圖2所述的256M多端口DRAM的一交叉讀取路徑；圖4B描述圖2所述的256M多端口DRAM的一交叉寫入路徑；圖5為描述圖1所示的256M多端口DRAM的命令及數(shù)據(jù)傳輸結(jié)構(gòu)的方塊圖；圖6為圖1所示的256M多端口DRAM的方塊圖；圖7描述提供至圖1所示的256M多端口DRAM的一存儲器核心的所有信號；圖8為依據(jù)本發(fā)明在具有一串行輸入/輸出接口的多端口DRAM的測試模式中一命令傳輸結(jié)構(gòu)的概念圖；圖9描述依據(jù)本發(fā)明一實施例上述256M多端口DRAM的一測試模式用的接腳配置；圖10描述圖9的一MRS墊及一AOC墊的連接狀態(tài)的方塊圖；圖11為在使用一MRS命令以產(chǎn)生一DFT旗標(biāo)信號時的情況的時序圖；以及圖12為圖10所示的一AOC總和邏輯的電路圖。
具體實施例方式
以下，將配合所附圖式來詳細(xì)說明本發(fā)明。
圖7描述提供至圖1所示的256M多端口DRAM的一存儲器核心的所有信號；參考圖7，將64-位數(shù)據(jù)遮罩信號(64-bit data mask signals)DMm<0:63>及512-位寫入數(shù)據(jù)WDATAm<0:511>從一端口緩沖器提供至一存儲器核心電路。
一控制方塊產(chǎn)生內(nèi)部命令信號、內(nèi)部地址信號、控制信號及一內(nèi)部時鐘信號iCLK。在此，上述內(nèi)部命令信號包括一內(nèi)部啟動命令信號ACT、一內(nèi)部非啟動命令信號PCG、一內(nèi)部讀取命令信號RD、一內(nèi)部寫入命令信號WD等。上述內(nèi)部地址信號包括一啟動陣列地址AAA、一非啟動陣列地址PAA、一讀取陣列地址RAA、一寫入陣列地址WAA、一行地址RA、一讀取區(qū)段地址RSA、一寫入?yún)^(qū)段地址WSA等。上述控制信號包括一傳送門控制信號TGC、一端口/管線寄存器旗標(biāo)信號PRFG、一端口/管線寄存器數(shù)據(jù)驅(qū)動信號DP、一DRAM核心測試模式旗標(biāo)信號DTM等。
為了測試上述具有串行輸入/輸出接口的多端口DRAM，必須在以上述控制方塊供應(yīng)上述DRAM所需的地址及命令的情況來提供一相對于4個象限經(jīng)由外部限制接腳(external limited pins)供應(yīng)大約40條線的命令及地址的方法。
圖8為依據(jù)本發(fā)明在具有串行輸入/輸出接口的多端口DRAM的測試模式中一命令傳輸結(jié)構(gòu)的概念圖。
參考圖8，一模式選擇器組合施加至上述Test_en墊、CS_L墊及MDIO墊的信號及決定上述DRAM的操作模式。在上述測試模式中，上述模式選擇器產(chǎn)生上述DRAM核心測試模式旗標(biāo)信號DTM。上述DRAM核心測試模式旗標(biāo)信號DTM為一在上述測試模式中會被啟動至邏輯高電平的信號。
上述DRAM核心測試模式旗標(biāo)信號DTM被為施加至上述端口及旁路上述端口(上述端口連接至上述外部接腳TX+、TX-、RX+及RX-)的內(nèi)部的一條路徑，以便將經(jīng)由上述外部接腳所施加的信號載入上述端口命令(port_cmd)線。而且，上述DRAM核心測試模式旗標(biāo)信號DTM被施加至上述控制方塊，以及載入上述端口命令(port_cmd)線的信號被選擇性地在上述控制方塊旁路并輸出以作為上述DRAM命令dram_cmd。
在此一旁路過程中，可將施加至上述傳輸/接收墊TX+、TX-、RX+及RX-的信號提供至上述存儲器核心，以作為上述DRAM命令dram_cmd。同樣地，上述端口及控制方塊實施對上述所施加的信號的緩沖，而并未實施一正常模式的基本操作。
由于此概念的引入，因而準(zhǔn)備藉由控制接腳輸入以測試DRAM的基礎(chǔ)。因為上述串行輸入/輸出接口的特性而使其具有上述限制數(shù)目的墊，所以必須有效地配置上述接腳，以便使用少數(shù)接腳來實施許多操作。
圖9描述依據(jù)本發(fā)明一實施例針對上述256M多端口DRAM的一測試模式的接腳配置。
參考圖9，在每一象限中配置兩個端口，以及每一象限包括4個傳輸/接收墊TX+、TX-、RX+及RX-。依據(jù)本發(fā)明，在上述測試模式中，每一象限包括一數(shù)據(jù)輸入/輸出墊及一數(shù)據(jù)遮罩信號輸入墊。上述剩余墊被分配作為用以選擇DRAM單元的地址墊A0-A16、命令墊WT、RD、ACT及PCG及控制信號墊TGC、ALLQ及ALLB，而無關(guān)于上述象限的區(qū)分。
同時，依據(jù)本發(fā)明的256M多端口DRAM更包括一DFT邏輯，其設(shè)置于每一象限的控制方塊及上述排組之間。上述DFT邏輯接收在上述控制方塊被旁路的地址及產(chǎn)生一旗標(biāo)信號D，以便能有可靠性測試及產(chǎn)品老化測試(burn-in test)。
在此，″A″代表一在上述端口被旁路的命令/地址，″B″代表一在上述控制方塊配旁路的命令/地址，以及″C″代表一在上述控制方塊被旁路的地址。
如上所述，除上述端口以外，提供模式?jīng)Q定墊(例如時鐘墊CLK-及CLK+、一TEST_en墊、一CS_L墊、一MDIO墊一MDCK墊)。在上述測試模式中，將相同于上述正常模式中信號的信號施加至這些墊上。然而，與上述測試模式無關(guān)的MDCK用以作為一MRS，其為一入口輸入墊，用以提供在上述測試模式中的可靠性測試。
同時，針對一晶圓測試墊(而非一封裝墊)使用一AOC墊。上述AOC墊為被加入的用以檢查是否產(chǎn)生在上述端口及控制方塊被旁路的外部接腳輸入(C、命令及地址)作為上述控制方塊的輸出的墊。
現(xiàn)將詳細(xì)描述在上述測試模式中上述控制方塊的旁路方法。
例如如果在上述測試模式中將上述啟動命令A(yù)CT施加至上述墊，則上述控制方塊緩沖上述啟動命令A(yù)CT及產(chǎn)生4個DRAM命令A(yù)CT_lu、ACT_ld、ACT_ru、ACT_rd，其分別對應(yīng)于各個象限。依據(jù)上述命令，輸出上述地址A<1:0>，以作為上述讀取區(qū)段地址RSA<1:0>、上述寫入?yún)^(qū)段地址WSA<1:0>及上述行地址RA<1:0>。因為依據(jù)上述各個命令不會同時使用這些信號，所以可共用上述多個墊。在此方式中，可克服接腳受限制的情況。
同樣地，施加至上述墊的寫入命令WT在上述測試模式中以上述控制方塊來緩沖及產(chǎn)生用以作為上述寫入?yún)^(qū)段地址致能信號WSAE及上述端口/管線寄存器驅(qū)動控制信號DP<0>。施加至上述墊的ALLB信號及ALLQ信號在上述測試模式中以上述控制方塊來緩沖及輸出用以作為上述端口/管線寄存器驅(qū)動控制信號DP<2>及DP<1>。此外，施加至上述墊的讀取命令RD在上述測試模式中以上述控制方塊來緩沖及輸出用以作為上述讀取區(qū)段地址致能信號RSAE及上述端口/管線寄存器旗標(biāo)信號PRFG<0>。在上述測試模式中，上述地址A<16:15>輸出用以作為上述端口/管線寄存器旗標(biāo)信號PRFG<2:1>。
圖10描述圖9的MRS墊及AOC墊的連接狀態(tài)的方塊圖。
參考圖10，上述MRS命令輸入至每一象限的DFT邏輯及產(chǎn)生上述DRAM測試用的各種旗標(biāo)信號及在上述控制方塊被旁路的地址。
雖然未顯示于圖9，但是依據(jù)本發(fā)明一實施例上述多端口DRAM更包括一AOC總和邏輯，用以檢查上述旁路穩(wěn)定性。上述AOC總和邏輯將在上述控制方塊被旁路的命令及地址加總，以回應(yīng)上述DRAM核心測試模式旗標(biāo)信號DTM。將上述AOC總和邏輯的輸出傳送至一AOC墊，以便可在外部檢查一內(nèi)部旁路狀態(tài)。
圖11為在使用上述MRS命令以產(chǎn)生上述DFT旗標(biāo)信號時的情況的時序圖。
在圖11中，使用上述MRS命令、上述地址A0-A6及在上述控制方塊被旁路的地址A7-A10來決定測試項。
圖12為圖10所示的一AOC總和邏輯的電路圖。
參考圖12，上述AOC總和邏輯包括一NAND門ND1，配置用以接收上述啟動命令A(yù)CT及上述DRAM核心測試模式旗標(biāo)信號DTM；一NAND門ND2，配置用以接收上述非啟動命令PCG及上述DRAM核心測試模式旗標(biāo)信號DTM；一NAND門ND3，配置用以接收上述讀取命令RD及上述DRAM核心測試模式旗標(biāo)信號DTM；一NAND門ND4，配置用以接收上述寫入命令WT及上述DRAM核心測試模式旗標(biāo)信號DTM；一NAND門ND5，配置用以接收上述NAND門ND1及ND2的輸出；一NAND門ND6，配置用以接收上述NAND門ND3及ND4的輸出；一NOR門NOR，配置用以接收上述NAND門ND5及ND6的輸出；一反向器INV1，配置用以接收上述NOR門NOR的輸出；一反向器INV2，配置用以接收上述反向器INV1的輸出；以及一反向器INV3，配置用以接收上述反向器INV2的輸出及輸出上述AOC信號。
在此，當(dāng)啟動上述啟動命令A(yù)CT、上述非啟動命令PCG、上述讀取命令RD及上述寫入命令WT中之一時，啟動上述AOC信號。
在上述實施例中，端口的數(shù)目及排組的數(shù)目可依據(jù)上述存儲器裝置的容量來改變。
依據(jù)本發(fā)明，上述支持串行輸入/輸出接口的多端口存儲器裝置可克服上述受限接腳的限制，以便可確保上述支持串行輸入/輸出接口的多端口存儲器裝置的可靠性。
本專利申請包含有關(guān)于2004年5月6日在韓國專利局所提出的韓國專利申請第2004-31980號，在此以提及方式并入上述專利申請的整個內(nèi)容。
雖然以特定實施例來描述本發(fā)明，但是本領(lǐng)域的技術(shù)人員可明顯了解到，在不脫離所附權(quán)利要求所界定的本發(fā)明的精神及范圍內(nèi)，可做各種變化及修飾。
主要元件符號說明100…控制方塊200…存儲器單元陣列210…位線感測放大器陣列A0-A16…地址墊AAA…啟動陣列地址ACT…內(nèi)部啟動命令信號ALLB…控制信號墊ALLQ…控制信號墊AOC…墊bank0-bank15…排組BL，BLb…位線對BLSA…位線感測放大器C…單元電容器CLK+，CLK-…時鐘墊CS_L…墊DMm 64-…位數(shù)據(jù)遮罩信號
DP…端口/管線寄存器數(shù)據(jù)驅(qū)動信號DQ…輸入/輸出接腳dram_cmd…DRAM命令DTM DRAM…核心測試模式旗標(biāo)信號GIO_LD…總體數(shù)據(jù)總線GIO_IU…總體數(shù)據(jù)總線GIO_RD…總體數(shù)據(jù)總線GIO_RU…總體數(shù)據(jù)總線iCLK…內(nèi)部時鐘信號INV1-INV3…反向器MDCK…墊MDIO…墊MRS…命令ND1-ND6…NAND門NOR…NOR門PAA…非啟動陣列地址Pads…墊PCG…內(nèi)部非啟動命令信Port0-port7…端口port_cmd…端口命令PRFG…管線寄存器旗標(biāo)信號PR_D…第二總體數(shù)據(jù)總線連接方塊PR_U…第一總體數(shù)據(jù)總線連接方塊QTRX…數(shù)據(jù)傳送方塊Quarter_ld…象限Quarter_lu…象限Quarter_rd…象限
Quarter_ru…象限RA…行地址RD…內(nèi)部讀取命令信號RDEC…行解碼器RSA…讀取區(qū)段地址RX+，RX-…接收墊SGS…區(qū)段選擇信號T…單元晶體管TB…傳送總線TBb…傳送總線Test_en…墊TG…傳送總線連接方塊TGC…傳送門控制信號TL…總線連接方塊TX+，TX-…傳輸墊WAA…寫入陣列地址WDATAm 512-…位寫入數(shù)據(jù)WL…字線WSA…寫入?yún)^(qū)段地址WT…內(nèi)部寫入命令信號。
權(quán)利要求
1.一種多端口存儲器裝置，包括多個支持一串行輸入/輸出接口的端口，該多個端口包括一傳輸墊及一接收墊，該多端口存儲器裝置包括存儲器核心；控制裝置，使用以一封包形式輸入至該多個端口的命令及地址，以產(chǎn)生對應(yīng)于命令及該存儲器核心的操作所需的一內(nèi)部命令信號、一內(nèi)部地址及一控制信號；以及模式選擇裝置，用以組合施加至多個模式選擇墊的信號及產(chǎn)生一測試模式旗標(biāo)信號，其中在一測試模式中分配至該傳輸墊及該接收墊以回應(yīng)該測試模式旗標(biāo)信號的輸入/輸出數(shù)據(jù)經(jīng)由端口與該存儲器核心交換，以及在上述測試模式中分配至該傳輸墊及該接收墊的命令、地址及控制信號在該控制裝置被旁路并提供至該存儲器核心。
2.如權(quán)利要求1所述的多端口存儲器裝置，更包括入口輸入墊，分配至一MRS命令，用以在該測試模式中提供一可靠性測試；以及測試邏輯，用以針對該存儲器核心提供多個測試模式，以回應(yīng)施加至該入口輸入墊的MRS命令及在該控制裝置被旁路的地址。
3.如權(quán)利要求1所述的多端口存儲器裝置，更包括一總和邏輯，用以將在該測試模式中被該控制裝置旁路的命令及地址加總，以回應(yīng)該測試模式旗標(biāo)信號，以便檢查一旁路穩(wěn)定性。
4.如權(quán)利要求3所述的多端口存儲器裝置，更包括一晶圓測試墊，用以將該總和邏輯的輸出輸出至外部。
5.如權(quán)利要求1所述的多端口存儲器裝置，其中該控制裝置在該測試模式中分配至該傳輸墊及接收墊的命令、地址及控制信號旁路的期間實施一緩沖操作，及提供經(jīng)緩沖的信號至該存儲器核心，以作為一內(nèi)部命令信號、一內(nèi)部地址信號及一內(nèi)部控制信號，其中不會同時使用該內(nèi)部命令信號、該內(nèi)部地址信號及該內(nèi)部控制信號。
全文摘要
提供一種具有串行輸入/輸出接口的多端口存儲器裝置，包括存儲器核心；控制方塊，使用以一封包形成輸入至上述多個端口的命令及地址，以產(chǎn)生對應(yīng)于命令及上述存儲器核心的操作所需的內(nèi)部命令信號、內(nèi)部地址及控制信號；以及模式選擇方塊，用以組合施加至多個模式選擇墊的信號及產(chǎn)生測試模式旗標(biāo)信號，其中在測試模式中分配至上述傳輸墊及上述接收墊以回應(yīng)上述測試模式旗標(biāo)信號的輸入/輸出數(shù)據(jù)經(jīng)由上述多個端口與上述存儲器核心交換數(shù)據(jù)。而且，在上述測試模式中分配至上述傳輸墊及上述接收墊的命令、地址及控制信號在上述控制方塊被旁路并提供至上述存儲器核心。
文檔編號G01R31/28GK1694180SQ20041009681
公開日2005年11月9日 申請日期2004年12月1日 優(yōu)先權(quán)日2004年5月6日
發(fā)明者李日豪 申請人:海力士半導(dǎo)體有限公司