專利名稱：減小計量誤差的數字電路及方法
技術領域：
本發(fā)明涉及一種為減小類似游標卡尺等測量工具的微距離測量、角度測量和水平測量系統(tǒng)的計量誤差所提供的數字集成電路。
背景技術：
如圖(1)所示，現有游標卡尺測量結構中一般將由位移測量芯片1、容柵傳感器2、單片機3及LCD 4構成的微距離測量系統(tǒng)一起組裝于其內，從而形成了數顯游標卡尺成品。其中位移測量芯片是完成測量的核心，它接收容柵傳感器的調制信號，通過位移測量芯片將調制信號中的有用信號識別出來并轉化成數字量送至單片機，經單片機處理后，驅動LCD顯示，完成數顯的游標卡尺測量。
上述游標卡尺的微距離測量系統(tǒng)，其要實現高精度測量，一般通過在系統(tǒng)上進行處理的方式來達成。例如將測量芯片的測量出來的數字量通過單片機進行多次疊加求取平均值。但是由于測量系統(tǒng)的核心在于位移測量芯片的測量結果，而系統(tǒng)對其測量結果進行修正總是有相當的局限性，因此，現有從系統(tǒng)上進行處理的方式往往難以達到測量所需要的高精度。
在上述測量芯片中，位移量一般是通過模擬電路得到的，在測量過程中位移量是一個方波信號，如圖2所示。每當在位移量的方波沿口都會將測量芯片中的計數器數值保存在第一寄存器中(參見圖3)，第一寄存器即是所測量的數值?，F有的技術，就是將第一寄存器中的數值通過單片機處理然后送至LCD(液晶顯示器)，完成數子顯示的測量。
圖2是實際位移量方波示意圖，測量中方波的占空比一般都不是50％，但頻率是固定不變的。對于計數器在一個位移量周期內，計數器的計數數值會循環(huán)兩次，即假設計數器是8位的，計數器的計數值用十六進制數表示為00到FF，循環(huán)計數兩次。對于不是占空比為50％的方波，方波的沿口在計數器上的數值肯定是不相同的。在此定義方波上升沿時計數器的數值是小數(如B，D，……)，方波下降沿時計數器的數值是大數(如A，C，E，……)。所以第一寄存器中的數據在每個方波沿口都更新不同的數值。單片機直接從第一寄存器中讀取數據可能是大數也可能是小數，目前傳統(tǒng)的方法主要通過單片機對取出第一寄存器數值進行多次疊加，求平均值來修正，盡可能的達到測量高精度。如果單片機從第一寄存器中讀取的數據都是一次大數一次小數，那么測量出的數值是穩(wěn)定的，可以實現測量的高精度，但單片機取數頻率與測量芯片位移量頻率不可能是同步的，所以要想取得數據是一次大數一次小數，是相當困難的，故實現高精度測量，僅通過簡單的數值疊加是很困難的，因此需要更復雜的系統(tǒng)修正，也因此會造成成本過高的缺陷。

發(fā)明內容
本發(fā)明旨在提供一種能減小計量誤差的數字電路及方法，通過簡單的系統(tǒng)修正，可以保證測量的高精度。
本發(fā)明所提供的一種減小計量誤差的數字電路，連接在現有位移測量芯片的第一寄存器上，其特征在于它包括一第二寄存器和一分別與第一寄存器和第二寄存器相連的加法器，其中第二寄存器內的數據是第一寄存器內的數據移位后的數據。
在上述的減小計量誤差的數字電路中，加法器采用帶進位的全加器。
在上述的減小計量誤差的數字電路中，全加器是在每次將第一寄存器和第二寄存器數值串行疊加完畢后對進位清零的帶清零端的全加器。
在上述的減小計量誤差的數字電路中，帶清零端的全加器是在現有全加器上連接一傳輸門。
在上述的減小計量誤差的數字電路中，第一寄存器和第二寄存器接收的移位時鐘(CK1、CK0)為非交疊的時鐘。
本發(fā)明還提供了一種減小測量芯片計量誤差的方法，其特征在于；根據測量芯片的計數器在每個位移量周期內循環(huán)兩次的計數數值即大數和小數，直接在該測量芯片內部串行疊加，得到的相同數值，以備單片機讀取之用。
在上述的減小測量芯片計量誤差的方法中，大數和小數可存放在兩個相連的寄存器內，其中第二寄存器內的數據是第一寄存器內的數據移位后的數據。
在上述的減小測量芯片計量誤差的方法中，加法器在每次將第一寄存器和第二寄存器數值串行疊加完畢后，進行進位清零后，再作下一次的操作。
在上述的減小測量芯片計量誤差的方法中，第一寄存器和第二寄存器接收的移位時鐘(CK1、CK0)為非交疊的時鐘。
本發(fā)明還提供了一種減小計量誤差的數字電路，連接在第一觸發(fā)器上，其特征在于它包括第二觸發(fā)器和一分別與第一觸發(fā)器和第二觸發(fā)器相連的加法器，其中第二觸發(fā)器內的數據是第一觸發(fā)器內的數據移位后的數據。
由于采用了上述的技術解決方案，本發(fā)明通過簡單的數字電路的修正或采用簡單的方法，以低廉的成本實現了類似游標卡尺等測量工具的高精度測量。


圖1是現有游標卡尺測量結構中的微距離測量系統(tǒng)結構示意圖；圖2是在測量過程中實際位移量的方波示意圖及與計數器計數值的對應關系圖；圖3是本發(fā)明減小計量誤差的數字電路的結構示意圖；圖4(a)是第一寄存器的電路原理圖；圖4(b)是第二寄存器的電路原理圖；圖4(c)是加法器的電路原理圖；圖4(d)為移位時鐘信號、寫數時鐘信號相應的時序關系圖。
具體實施例方式
在本發(fā)明的構思源自于如下思想在測量的過程中，雖然位移量的方波占空比一般不是50％，但是位移量的頻率是固定不變的，如果將大數和小數直接在測量芯片內部相加，得出的數值肯定是相同的。既然相加后的數值是相同的，所以單片機從測量芯片里讀取的數值肯定是相同的，很容易完成了測量的高精度。
因此，本發(fā)明提供一種減小計量誤差的數字電路，如圖3所示，連接現有測量芯片的第一寄存器11上，它包括第二寄存器12和一分別與第一寄存器11和第二寄存器12相連的加法器13。
第二寄存器12內的數據是第一寄存器11內的數據移位后的數據，可以認為第二寄存器12是第一寄存器11上一次的數據，如果第一寄存器11此時為小數B，那么第二寄存器12一定為大數A，如果第一寄存器11此時為大數C，那么第二寄存器12一定為小數B，如果第一寄存器11此時為大數D，那么第二寄存器12一定為小數C，很好的實現了大數小數的疊加。
加法器是帶進位的全加器，但第一寄存器和第二寄存器數值串行疊加完畢后，會對進位清零，很好的避免了大數與小數相加產生的高位進位，影響下一次的大數與小數相加。
相加實現的數學公式為加法器之和＝(A+B)或者(B+C)或者(C+D)或者(D+E)......
每次送給單片機處理的數據均是兩次相加的數據，即得到了固定不變的數據，不需要單片機進行修正就可以保證測量的準確性也實現了測量高精度的要求。
為了進一步說明本發(fā)明，結合本發(fā)明的電路原理，進行詳細說明。
圖4(a)為現有的第一寄存器的具體實現電路，該第一寄存器為N位鎖存器，圖中QXn～QX1為N位鎖存器數據；CDn～CD1為N位計數器數據；S1為任意一數字信號；ck1、ck0為移位時鐘信號；ck1b、ck0b為ck0、ck1反相，ck2為寫數時鐘信號，ck2b為ck2反相。
圖4(b)為現有第二寄存器的具體實現電路，該第二寄存器為N位鎖存器，圖中QYn～QY1為N位鎖存器數據；ck1、ck0為移位時鐘信號；ck1b、ck0b為ck1、ck0反相。
圖4(c)為加法器的具體實現電路，其中X代表第一寄存器中數據，Y代表第二寄存器中數據，Cy是加法進位信號。
該加法器是在現有帶進位的加法器的基礎上，即由傳輸門T0、T1、T2、T3，PMOS管P0、P1、P2、P3、P4、P5，NMOS管N0、N1、N2、N3，異或門X0、X1，非門I0、I1、I2、I3所組成的加法器電路的基礎上，增加一用于將進位信號Cy清零的傳輸門T4，實現了Cy清零功能，形成帶清零端的全加器。
參閱圖4(d)，有助于對移位時鐘信號、寫數時鐘信號相應的時序關系的進一步了解。
其中N代表N個時鐘周期，與N位計數器/N位寄存器的N是一致的。
ck2(ck2b)為寫數時鐘信號；ck1(ck1b)、ck0(ck0b)為移位時鐘信號。
當CK2在位移量方波上升沿時，將N位計數器中的值CD1～CDn寫入第一寄存器，同時將加法器中的進位信號Cy清零，移位時鐘CK1、CK0為非交疊的時鐘，非交疊的目的可以更好保證移位時數據有效性。每經一個CK0、CK1脈沖，第一寄存器的數據會向第二寄存器串行移位，同時加法器也行一次加法動作，經過N個CK0、CK1時鐘數據移位完畢，第一寄存器和第二寄存器數據經加法器相加完畢。等待下一次CK2時鐘到來，再將N位計數器的值CD1～CDn寫入第一寄存器，重復上述過程，完成了本發(fā)明構思。
另外，如果第一寄存器和第二寄存器用觸發(fā)器實現，CK0、CK1不需要用非交疊的時鐘完全可以實現上述過程，但通常不使用這種方法。因為觸發(fā)器的面積比鎖存器面積大一倍，從集成電路設計出發(fā)，面積越小越好，所以一般優(yōu)選寄存器來實現。同樣，將進位信號Cy清零的傳輸門T4，用邏輯門(如與非門，或非門等)都可以實現全加器清零作用，也由于邏輯門面積比傳輸門面積大，在集成電路設計中，一般優(yōu)選傳輸門。
上述僅供說明本發(fā)明之用，而非對本發(fā)明的限制，相關技術領域的技術人員，在不脫離本發(fā)明的精神和范圍的情況下，還可以做出各種變換或變化，因此所有等同的技術方案也應該屬于本發(fā)明的范疇，應由各權利要求限定。
權利要求
1.一種減小計量誤差的數字電路，連接在現有位移測量芯片的第一寄存器上，其特征在于它包括一第二寄存器和一分別與第一寄存器和第二寄存器相連的加法器，其中第二寄存器內的數據是第一寄存器內的數據移位后的數據。
2.根據權利要求1所述的減小計量誤差的數字電路，其特征在于所述加法器采用帶進位的全加器。
3.根據權利要求2所述的減小計量誤差的數字電路，其特征在于所述全加器是在每次將第一寄存器和第二寄存器數值串行疊加完畢后對進位清零的帶清零端的全加器。
4.根據權利要求3所述的減小計量誤差的數字電路，其特征在于所述帶清零端的全加器是在現有全加器上連接一傳輸門(T4)。
5.根據權利要求1所述的減小計量誤差的數字電路，其特征在于所述第一寄存器和第二寄存器接收的移位時鐘(CK1、CK0)為非交疊的時鐘。
6.一種減小測量芯片計量誤差的方法，其特征在于；根據測量芯片的計數器在每個位移量周期內循環(huán)兩次的計數數值即大數和小數，直接在該測量芯片內部串行疊加，得到的相同數值，以備單片機讀取之用。
7.根據權利要求6所述的減小測量芯片計量誤差的方法，其特征在于所述大數和小數可存放在兩個相連的寄存器內，其中第二寄存器內的數據是第一寄存器內的數據移位后的數據。
8.根據權利要求7所述的減小測量芯片計量誤差的方法，其特征在于所述加法器在每次將第一寄存器和第二寄存器數值串行疊加完畢后，進行進位清零后，再作下一次的操作。
9.根據權利要求7所述的減小計量誤差的數字電路，其特征在于所述第一寄存器和第二寄存器接收的移位時鐘(CK1、CK0)為非交疊的時鐘。
10.一種減小計量誤差的數字電路，連接在第一觸發(fā)器上，其特征在于它包括第二觸發(fā)器和一分別與第一觸發(fā)器和第二觸發(fā)器相連的加法器，其中第二觸發(fā)器內的數據是第一觸發(fā)器內的數據移位后的數據。
全文摘要
本發(fā)明涉及一種減小計量誤差的數字電路及方法，其中，減小計量誤差的數字電路連接在現有位移測量芯片的第一寄存器上，其特征在于它包括一第二寄存器和一分別與第一寄存器和第二寄存器相連的加法器，其中第二寄存器內的數據是第一寄存器內的數據移位后的數據。本發(fā)明通過簡單的數字電路的修正或采用簡單的方法，以低廉的成本實現了類似游標卡尺等測量工具的高精度測量。
文檔編號G01B21/02GK1940471SQ20051003020
公開日2007年4月4日 申請日期2005年9月29日 優(yōu)先權日2005年9月29日
發(fā)明者羅鵬, 姚美倫, 沈歆煜 申請人:上海貝嶺股份有限公司