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衛(wèi)星導(dǎo)航接收機(jī)通用數(shù)字信號(hào)處理平臺(tái)的制作方法

文檔序號(hào):6103927閱讀:341來源:國知局
專利名稱:衛(wèi)星導(dǎo)航接收機(jī)通用數(shù)字信號(hào)處理平臺(tái)的制作方法
技術(shù)領(lǐng)域
本實(shí)用新型涉及一種基于軟件無線電技術(shù)的新一代衛(wèi)星導(dǎo)航接收機(jī),尤其是方便對(duì)接收機(jī)的結(jié)構(gòu)和功能進(jìn)行測試及優(yōu)化的、多系統(tǒng)兼容和通用的衛(wèi)星導(dǎo)航接收機(jī)通用數(shù)字信號(hào)處理平臺(tái)。
背景技術(shù)
目前,衛(wèi)星導(dǎo)航定位技術(shù)處于飛速發(fā)展之中,GPS系統(tǒng)正在實(shí)施現(xiàn)代化和GPS III計(jì)劃,GLONASS系統(tǒng)在尋求新的生機(jī),Galileo系統(tǒng)和CNSS二代系統(tǒng)的建設(shè)已全面啟動(dòng)。我國已成為衛(wèi)星導(dǎo)航定位應(yīng)用的大國,但所用的接收機(jī)、芯片組和OEM板幾乎都是靠進(jìn)口,市場上充斥著價(jià)格昂貴且定制困難的國外產(chǎn)品(目前主要是GPS產(chǎn)品);國內(nèi)缺乏基礎(chǔ)技術(shù)的支撐和對(duì)接收機(jī)核心技術(shù)的掌握,產(chǎn)品形式單一,可擴(kuò)展性差,性能、體積、產(chǎn)品化程度亟待提高,且很多前沿的應(yīng)用也無從展開。
衛(wèi)星導(dǎo)航定位用戶端設(shè)備的研發(fā)融合了衛(wèi)星導(dǎo)航、無線通信、嵌入式系統(tǒng)、空間信息技術(shù)多個(gè)專業(yè)領(lǐng)域的知識(shí),新一代多系統(tǒng)兼容的高性能接收機(jī)的開發(fā)不斷顯現(xiàn)出復(fù)雜程度加深和周期緊迫兩大特點(diǎn)。要在更短的時(shí)限內(nèi)將更多的功能、更高的性能、豐富的技術(shù)含量集成于所開發(fā)的產(chǎn)品之中,必須依賴于先進(jìn)的開發(fā)平臺(tái)和設(shè)計(jì)方法。
目前由于軟件處理速度上的限制,實(shí)時(shí)并行多通道衛(wèi)星信號(hào)的相關(guān)處理一般需借助硬件或固件實(shí)現(xiàn)。GPS接收機(jī)產(chǎn)品中普遍采用專用的射頻芯片加基帶芯片(芯片組),內(nèi)嵌MPU/MCU的GPS基帶處理器芯片也有了成熟的ASIC產(chǎn)品,然而其靈活性非常有限。隨著支持的工作模式和可匹配的射頻方案的增多,所需的ASIC功能也隨之線性增加,這將導(dǎo)致硅片面積大、費(fèi)用及功耗增加等問題。而且一旦接收機(jī)生產(chǎn)出來后,再增加或修改接口和內(nèi)部結(jié)構(gòu)的能力將十分有限。傳統(tǒng)的接收機(jī)和芯片由于不具有可升級(jí)性、不能同時(shí)兼容新的系統(tǒng)方案將會(huì)逐漸被淘汰。
FPGA廠商正在致力于設(shè)計(jì)和提供使用方便的嵌入式處理器內(nèi)核以及其他的硬連線IP宏功能模塊或者IP軟核,從而提供ASIC所不具備的優(yōu)勢。Xilinx、Altera公司都為數(shù)字信號(hào)處理提供了宏功能模塊或IP內(nèi)核。但在衛(wèi)星導(dǎo)航接收機(jī)信號(hào)處理芯片設(shè)計(jì)領(lǐng)域尚未有外源IP核。而多系統(tǒng)兼容的衛(wèi)星導(dǎo)航軟件無線電接收機(jī)實(shí)時(shí)信號(hào)處理固件平臺(tái)直接的成果之一將是信號(hào)處理芯片的IP核。
本實(shí)用新型內(nèi)容本實(shí)用新型的技術(shù)解決問題克服現(xiàn)有接收機(jī)和數(shù)字信號(hào)處理部件產(chǎn)品功能簡單、模式單一、性能差、升級(jí)困難、測試手段缺乏等弊端,而提供一種基于軟件無線電技術(shù)開發(fā)一個(gè)衛(wèi)星導(dǎo)航接收機(jī)通用數(shù)字信號(hào)處理平臺(tái),在此平臺(tái)之上能夠方便地進(jìn)行對(duì)接收機(jī)的結(jié)構(gòu)、功能、性能等的測試和優(yōu)化以及新設(shè)計(jì)的驗(yàn)證,從而為接收機(jī)核心芯片和整機(jī)設(shè)計(jì)提供一個(gè)通用的技術(shù)平臺(tái),為新一代多系統(tǒng)兼容的高性能衛(wèi)星導(dǎo)航接收機(jī)的研究開發(fā)提供一套可編程實(shí)時(shí)實(shí)驗(yàn)環(huán)境和設(shè)計(jì)參考。
本實(shí)用新型的目的是這樣實(shí)現(xiàn)的衛(wèi)星導(dǎo)航接收機(jī)通用數(shù)字信號(hào)處理平臺(tái),其特點(diǎn)在于針對(duì)現(xiàn)有衛(wèi)星導(dǎo)航系統(tǒng)的信號(hào)結(jié)構(gòu)和特性,采用軟件無線電思想來構(gòu)架整個(gè)平臺(tái),它至少設(shè)有FPGA模塊、DSP模塊、射頻采集模塊、PCI接口模塊、電源與復(fù)位模塊和實(shí)時(shí)數(shù)字中頻信號(hào)接口,F(xiàn)PGA模塊為系統(tǒng)核心,分別與DSP模塊、PCI接口模塊連接,射頻采集模塊通過實(shí)時(shí)數(shù)字中頻信號(hào)接口與FPGA模塊相連接,上述各模塊由電源模塊分別供電,并被復(fù)位單元控制。
所述的FPGA模塊具有擴(kuò)展SRAM和JTAG調(diào)試接口,并采用外部FLASH下載固件代碼。在FPGA器件中完成實(shí)時(shí)數(shù)據(jù)傳輸、時(shí)基產(chǎn)生、數(shù)字下變頻、實(shí)時(shí)相關(guān)運(yùn)算、數(shù)控振蕩器、信號(hào)檢測、前端控制及串口和其他附加功能。FLASH和SRAM直接與FPGA器件相連,JTAG接口的1、3、5、9腳分別連接到FPGA器件的K12、H13、F13、G13腳。
所述的DSP模塊包括外部擴(kuò)展SRAM,F(xiàn)LASH,以及其它控制電路,如JTAG下載電路等。作為構(gòu)成完整接收機(jī)的CPU資源,滿足復(fù)雜的信號(hào)處理算法和導(dǎo)航定位應(yīng)用解算的需求,并可提供附加的控制和接口功能,4片SRAM的28腳連接到FLASH的24腳,同時(shí)經(jīng)過CPLD與DSP的42腳相連,4片SRAM的5腳和DSP的36腳相連,4片SRAM的12腳與DSP的42腳相連,并與FLASH的31腳相連,F(xiàn)LASH的22腳與DSP的35腳相連。
所述的射頻采集模塊包括天線及電纜,振蕩源,頻率合成器,下變頻、濾波、放大電路,AGC和ADC電路,用來將衛(wèi)星的L頻段射頻模擬信號(hào)轉(zhuǎn)換為數(shù)字部分可處理的數(shù)字中頻信號(hào),作為平臺(tái)設(shè)計(jì)驗(yàn)證的實(shí)時(shí)信號(hào)源,射頻信號(hào)由天線和電纜進(jìn)入下變頻、濾波、放大電路,并經(jīng)AGC和ADC電路輸出,后兩部分電路需要的本振和采樣時(shí)鐘信號(hào)由振蕩源經(jīng)頻率合成器產(chǎn)生送入。
所述的PCI接口模塊由PCI控制器和與其相接的PCI接口組成,PCI控制器采用PCI橋接控制芯片,以及其配置芯片,用來完成與PC實(shí)時(shí)雙工通信任務(wù)。
所述的實(shí)時(shí)數(shù)字中頻信號(hào)接口可以接收其他射頻采集前端電路輸出的數(shù)字中頻信號(hào),其中也包括同源主時(shí)鐘信號(hào),其輸入連至在板或板外獨(dú)立的射頻采集前端電路,輸出連至FPGA模塊。
所述的系統(tǒng)還設(shè)有多個(gè)供電回路和用以復(fù)位的相應(yīng)電路。
本實(shí)用新型與現(xiàn)有技術(shù)相比具有如下優(yōu)點(diǎn)(1)整個(gè)平臺(tái)的結(jié)構(gòu)設(shè)計(jì)以模塊化、通用性、靈活性和可擴(kuò)展性為基本原則,各部分研究成果既可單獨(dú)使用,又互相連接為一個(gè)整體,非常有利于先進(jìn)的信號(hào)處理和跟蹤算法、接收機(jī)設(shè)計(jì)方法的集成、測試和評(píng)估,為進(jìn)一步的理論和工程研究奠定基礎(chǔ)。
(2)整個(gè)平臺(tái)以FPGA模塊為核心,同時(shí)預(yù)留射頻采集模塊、DSP模塊和PCI接口,以擴(kuò)展板卡的功能,并適應(yīng)各種不同的接收機(jī)體制和結(jié)構(gòu)功能設(shè)計(jì)需要。要適應(yīng)新的系統(tǒng)衛(wèi)星信號(hào)波形和應(yīng)用只需改動(dòng)接收機(jī)中的軟件和固件,使接收機(jī)用戶不需要購買新的硬件即可完成面向新系統(tǒng)和不斷改變的應(yīng)用要求、性能要求的升級(jí)。
(3)本平臺(tái)核心的成果之一就是具有自主知識(shí)產(chǎn)權(quán)的接收機(jī)數(shù)字信號(hào)處理和導(dǎo)航應(yīng)用處理IP核(目前國內(nèi)外尚未有外源的IP核),以及相應(yīng)的子模塊,其通用性與可移植性將會(huì)給其他設(shè)計(jì)產(chǎn)生巨大的推動(dòng)作用,同時(shí)可能帶來可觀的經(jīng)濟(jì)效益。
(4)數(shù)字信號(hào)處理更靠近射頻,有助于采用信號(hào)處理優(yōu)化技術(shù),如多徑效應(yīng)消除技術(shù)、時(shí)空自適應(yīng)處理方法、頻空自適應(yīng)處理方法等,進(jìn)一步改進(jìn)性能。軟件化的數(shù)字信號(hào)處理,使信號(hào)觀測量能夠達(dá)到更高的精度水平。軟件化使引入新增頻率、支持新增碼信號(hào)跟蹤的代價(jià)最小化。新增頻率引入所帶來的影響可以減小到僅對(duì)射頻模塊的濾波器做簡單改動(dòng),而對(duì)新增碼信號(hào)跟蹤的支持只是軟件或固件范圍的修改。
(5)選用FPGA的主要優(yōu)勢是可以在設(shè)計(jì)的早期進(jìn)行軟件開發(fā)、建模、系統(tǒng)級(jí)仿真、IP核集成和聯(lián)合驗(yàn)證。仿真驗(yàn)證通過的接收機(jī)模型可以通過先進(jìn)的EDA工具轉(zhuǎn)化為HDL代碼,大大縮短了原型機(jī)設(shè)計(jì)周期。
(6)用FPGA的靈活性和可靠性實(shí)現(xiàn)了以往ASIC的功能,使得系統(tǒng)的設(shè)計(jì)更加面向用戶,控制更加靈活??蓪④浖邮諜C(jī)的多項(xiàng)理論用高速硬件來嘗試實(shí)現(xiàn),例如用FFT的方式來進(jìn)行信號(hào)檢測;硬件方法實(shí)現(xiàn)TONG檢測器;NIOS軟處理器進(jìn)行環(huán)路控制和導(dǎo)航解算。


圖1為本實(shí)用新型的電氣原理框圖;圖2為本實(shí)用新型的FPGA模塊電路原理圖;圖3為本實(shí)用新型的DSP模塊電路原理圖;圖4為本實(shí)用新型的射頻采集模塊電路原理圖;圖5為本實(shí)用新型的PCI接口模塊電路原理圖;圖6為本實(shí)用新型的數(shù)字中頻信號(hào)接口電路原理圖;
圖7為本實(shí)用新型電源部分電路原理圖。
具體實(shí)施方式
如圖1所示,本實(shí)用新型由FPGA模塊1、DSP模塊2、射頻采集模塊3、PCI接口模塊4、電源與復(fù)位模塊5和實(shí)時(shí)數(shù)字中頻信號(hào)接口6組成,F(xiàn)PGA模塊1為系統(tǒng)核心,分別與DSP模塊2、PCI接口模塊4連接,射頻采集模塊3通過實(shí)時(shí)數(shù)字中頻信號(hào)接口6與FPGA模塊1相連接,上述各模塊由電源模塊5分別供電,并被其中的復(fù)位單元控制模塊。
如圖1所示,F(xiàn)PGA模塊1是系統(tǒng)核心部分所在,它的性能直接決定了整個(gè)系統(tǒng)的功能實(shí)現(xiàn)及性能指標(biāo),數(shù)字信號(hào)的變頻以及相關(guān)解調(diào)等工作在其中完成,它由完成實(shí)時(shí)數(shù)據(jù)傳輸、時(shí)基產(chǎn)生、數(shù)字下變頻、相關(guān)器、數(shù)控振蕩器、信號(hào)檢測、前端控制及串口和其他附加功能的FPGA器件及器件,及其外部擴(kuò)展的SRAM、用于下載固件代碼的FLASH存貯器及JTAG調(diào)試接口組成;DSP芯片及其外部設(shè)備,主要負(fù)責(zé)碼環(huán)和載波環(huán)的后端閉環(huán)控制,并進(jìn)行導(dǎo)航解算,最終產(chǎn)生定位數(shù)據(jù)等一系列工作,既可以用來構(gòu)成整機(jī)對(duì)前端進(jìn)行測試,也可以用來建立板上系統(tǒng),其相關(guān)外設(shè)為SRAM芯片,程序存儲(chǔ)芯片及JTAG程序下載接口;射頻信號(hào)采集模塊,包括天線及電纜,振蕩源,頻率合成器,下變頻、濾波、放大電路,AGC和ADC電路,用來將衛(wèi)星的L頻段射頻模擬信號(hào)轉(zhuǎn)換為數(shù)字部分可處理的數(shù)字中頻信號(hào),作為平臺(tái)設(shè)計(jì)驗(yàn)證的實(shí)時(shí)信號(hào)源和接收機(jī)不可或缺的射頻前端;PCI單元及其外部設(shè)備,其功能是建立FPGA面向PC和前端數(shù)字信號(hào)的通信鏈路對(duì)數(shù)據(jù)流量和實(shí)時(shí)性、準(zhǔn)確性要求較高,是與PC數(shù)據(jù)交換的橋梁,其外設(shè)為EEPROM配置芯片。
如圖2所示,F(xiàn)PGA模塊由FPGA器件及固件、SRAM、FLASH組成,其中FPGA器件是整塊板卡設(shè)計(jì)的重點(diǎn),它采用性價(jià)比較高的Altera公司的EP1S20F780C7芯片來設(shè)計(jì)實(shí)現(xiàn),該器件含有18460個(gè)邏輯單元,總的內(nèi)置RAM為1.6Mbits,內(nèi)置DSP模塊有10個(gè),內(nèi)置PLLs有6個(gè),嵌入式乘法器有80個(gè),最大可用I/O數(shù)量為582個(gè),使用電壓為1.5V,封裝為780腳FBGA,與Altera的STRATIX器件的發(fā)展方向一致,管腳的向后兼容為將來系統(tǒng)改進(jìn)升級(jí)奠定基礎(chǔ)。SRAM采用IDT的71V3558芯片,F(xiàn)LASH采用AM29LV320D芯片,開發(fā)系統(tǒng)選用基于EP1S25F780C7芯片的開發(fā)板,利用其DSP開發(fā)包進(jìn)行系統(tǒng)開發(fā),開發(fā)環(huán)境利用現(xiàn)在最流行的Altera開發(fā)平臺(tái)Quartus II 4.0,并輔以Altera開發(fā)的MATLAB/Simulink與Quartus接口工具DSP Builder來轉(zhuǎn)化經(jīng)過仿真驗(yàn)證的MATLAB/Simulink文件,來提高開發(fā)的效率。FPGA固件包括實(shí)時(shí)數(shù)據(jù)傳輸、數(shù)字下變頻、信號(hào)檢測、時(shí)基產(chǎn)生、相關(guān)器、前端控制及串口、數(shù)控振蕩器組成。SRAM芯片由四片18位同步ZBT芯片組成,分為兩組36位存儲(chǔ),數(shù)據(jù)、地址及控制信號(hào)兩組相同。FLASH芯片的11、14、15、47腳與FPGA芯片的D22、AD12、T26、F26相連。
如圖3所示,DSP模塊由DSP芯片、SRAM、FLASH組成,DSP芯片選用了TI公司0.18um CMOS工藝制造的32位浮點(diǎn)處理器TMS320VC33,SRAM采用ISSI的IS63LV1024芯片,F(xiàn)LASH采用AM29LV040芯片。此模塊用來滿足復(fù)雜的信號(hào)處理算法和導(dǎo)航定位解算的需求,并可提供附加的通信控制、硬件控制、用戶接口等功能,進(jìn)行前期的環(huán)路驗(yàn)證,測試前端相關(guān)數(shù)據(jù)的正確性,測試環(huán)路的性能,它與FPGA接口為32位數(shù)據(jù)總線,地址總線依實(shí)際情況決定。
如圖4所示,射頻采集模塊采用Zarlink公司的射頻前端芯片GP2010及其外圍電路,其中射頻1575.42MHz濾波器使用了DF1575-2-10介質(zhì)濾波器,中頻35.42MHz濾波器使用了DW9255聲表面波濾波器,參考晶振使用10M溫度補(bǔ)償晶振,采樣信號(hào)使用基帶分頻之后的5.714MHz采樣頻率,將3次下邊頻之后的4.309MHz中頻采樣,形成中心頻率為1.405MHz的數(shù)字中頻信號(hào),經(jīng)量化為2位輸出。
圖5所示,PCI接口模塊用來完成信號(hào)處理板和PC機(jī)的雙向數(shù)據(jù)傳輸。FPGA芯片可以先通過DSP芯片與PCI控制器進(jìn)行通信,再與PC機(jī)進(jìn)行通信;也可以直接連接到PCI控制器與PC機(jī)進(jìn)行通信;更為集成化的方式是在FPGA芯片內(nèi)部實(shí)現(xiàn)PCI接口控制邏輯,直接將數(shù)據(jù)送往PC機(jī)。為了減少開發(fā)周期,節(jié)約FPGA芯片的資源以控制成本,板上配置一塊PCI接口控制器芯片,用以進(jìn)行與計(jì)算機(jī)PCI接口進(jìn)行通信,包括FPGA數(shù)據(jù)下載,映像文件傳輸,環(huán)路控制數(shù)據(jù)傳輸,以及其他監(jiān)控?cái)?shù)據(jù)的實(shí)時(shí)傳輸。本實(shí)施例選用了PLX公司的PCI9054芯片,該芯片具有如下特點(diǎn)支持32位數(shù)據(jù)通信,作為主、從芯片晶振頻率可達(dá)33MHz,最高數(shù)據(jù)傳輸速率達(dá)到132MHz,完全滿足系統(tǒng)設(shè)計(jì)要求;兼容PCI2.2協(xié)議;支持連續(xù)的突發(fā)數(shù)據(jù)傳輸;可編程中斷產(chǎn)生器;支持PCI2.2版本電源管理;兩個(gè)獨(dú)立DMA通道用于直接訪問本地存儲(chǔ)器;串行EEPROM接口用于配置;內(nèi)部含有14個(gè)雙口RAM,可以作為NCO相位幅度表的存儲(chǔ)空間;6個(gè)可編程內(nèi)部FIFO;可以通過編程的方式在片上實(shí)現(xiàn)各種后端接口和膠合邏輯,所以在片內(nèi)可實(shí)現(xiàn)JTAG的時(shí)序編程,用以替代JTAG下載方式,轉(zhuǎn)而從PCI口直接下載所需代碼。
如圖6所示,數(shù)字中頻信號(hào)接口為一個(gè)20針直插接口,1~8腳為8位數(shù)據(jù)接口,9、10腳為正相及反相主時(shí)鐘輸入接口,11為采樣時(shí)鐘輸出,12為復(fù)位輸出,13為鎖相環(huán)指示輸入,14為電源工作指示,15~18為保留位,19為電源輸出,20為數(shù)字地。
如圖7所示,復(fù)位電路采用ADM706T芯片,手動(dòng)按鈕接1腳,8腳接復(fù)位指示,7腳為低電平復(fù)位輸出。電源芯片采用LT1000系列芯片,圖中左側(cè)電路為外接電源部分,以及相應(yīng)過壓過流和反向保護(hù)電路,從上到下依次為數(shù)字3.3v輸出,數(shù)字1.5v輸出,數(shù)字1.8v輸出,模擬3.3v輸出,模擬1.5v輸出。
權(quán)利要求1.衛(wèi)星導(dǎo)航接收機(jī)通用數(shù)字信號(hào)處理平臺(tái),其特征在于它至少設(shè)有FPGA模塊、DSP模塊、射頻采集模塊、PCI接口模塊、電源與復(fù)位模塊和實(shí)時(shí)數(shù)字中頻信號(hào)接口,F(xiàn)PGA模塊為系統(tǒng)核心,分別與DSP模塊、PCI接口模塊連接,射頻采集模塊通過實(shí)時(shí)數(shù)字中頻信號(hào)接口與FPGA模塊相連接,上述各模塊由電源模塊分別供電,并被復(fù)位單元控制。
2.根據(jù)權(quán)利要求1所述的衛(wèi)星導(dǎo)航接收機(jī)通用數(shù)字信號(hào)處理平臺(tái),其特征在于所述的FPGA模塊包括實(shí)時(shí)數(shù)據(jù)傳輸、時(shí)基產(chǎn)生、數(shù)字下變頻、相關(guān)器、數(shù)控振蕩器、信號(hào)檢測、前端控制及串口、外部擴(kuò)展的SRAM、用于下載固件代碼的FLASH存貯器及JTAG調(diào)試接口。
3.根據(jù)權(quán)利要求1所述的衛(wèi)星導(dǎo)航接收機(jī)通用數(shù)字信號(hào)處理平臺(tái),其特征在于所述的DSP模塊包括DSP芯片及與其相接的外部擴(kuò)展SRAM、FLASH、JTAG下載電路。
4.根據(jù)權(quán)利要求1所述的衛(wèi)星導(dǎo)航接收機(jī)通用數(shù)字信號(hào)處理平臺(tái),其特征在于所述的射頻采集模塊包括天線,振蕩源,頻率合成器,下變頻、濾波、放大電路,AGC和ADC電路,射頻信號(hào)由天線和電纜進(jìn)入下變頻、濾波、放大電路,并經(jīng)AGC和ADC電路輸出,后兩部分電路需要的本振和采樣時(shí)鐘信號(hào)由振蕩源經(jīng)頻率合成器產(chǎn)生送入。
5.根據(jù)權(quán)利要求1所述的衛(wèi)星導(dǎo)航接收機(jī)通用數(shù)字信號(hào)處理平臺(tái),其特征在于所述的PCI接口模塊由PCI控制器和與其相接的PCI接口組成。
6.根據(jù)權(quán)利要求1所述的衛(wèi)星導(dǎo)航接收機(jī)通用數(shù)字信號(hào)處理平臺(tái),其特征在于該系統(tǒng)還設(shè)有多個(gè)供電回路和用以復(fù)位的相應(yīng)電路。
專利摘要衛(wèi)星導(dǎo)航接收機(jī)通用數(shù)字信號(hào)處理平臺(tái),它至少設(shè)有FPGA模塊、DSP模塊、射頻采集模塊、PCI接口模塊、電源與復(fù)位模塊和實(shí)時(shí)數(shù)字中頻信號(hào)接口,F(xiàn)PGA模塊為系統(tǒng)核心,分別與DSP模塊、PCI接口模塊連接,射頻采集模塊通過實(shí)時(shí)數(shù)字中頻信號(hào)接口與FPGA模塊相連接,上述各模塊由電源模塊分別供電,并被復(fù)位單元控制。本實(shí)用新型大大縮短原型機(jī)的設(shè)計(jì)周期,既可作為單獨(dú)的衛(wèi)星導(dǎo)航接收設(shè)備輸出導(dǎo)航定位結(jié)果,也可以采集RF前端輸出的數(shù)字中頻信號(hào)直接傳送給后端PC上的軟件接收機(jī),還可以用于GPS信號(hào)的接收,將固件進(jìn)行必要的修改后用于GALILEO接收設(shè)備,甚至其他應(yīng)用。
文檔編號(hào)G01S5/02GK2867353SQ200520022909
公開日2007年2月7日 申請日期2005年4月11日 優(yōu)先權(quán)日2005年4月11日
發(fā)明者寇艷紅, 張其善, 張正烜, 黃磊, 吳鑫山 申請人:北京航空航天大學(xué)
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