專利名稱：適于老化測試的系統(tǒng)和方法
技術(shù)領(lǐng)域：
本文的實施例涉及半導(dǎo)體器件的老化。本文部分地公開了用于減少老化期間的散熱的系統(tǒng)和方法。
背景技術(shù)：
半導(dǎo)體器件(例如微處理器)常常散出大量的熱，尤其當(dāng)在升高的溫度和電壓下進行操作以在老化操作期間篩選缺陷時更為如此。這種散熱在老化操作期間是有害的，按慣例需要具有很高冷卻和熱沉能力的復(fù)雜而昂貴的測試室。

發(fā)明內(nèi)容
所以，用于減少老化期間的散熱的系統(tǒng)和/或方法將很有價值。
因此，公開了用于減少老化測試期間的散熱的系統(tǒng)和方法。在一種實施例中，使待測試器件均經(jīng)受體偏置電壓。該體偏置電壓減少與待測試器件關(guān)聯(lián)的泄漏電流。因此，減少老化期間的散熱。
描述了用于減少老化測試期間的溫度耗散的系統(tǒng)和方法。多個待測試器件均經(jīng)受體偏置電壓。該體偏置電壓減少或基本上最小化與該待測試器件關(guān)聯(lián)的泄漏電流。因此，減少老化期間的散熱。


附圖并入本說明書并形成本說明書的一部分，其圖示本發(fā)明的實施例，并且與描述一起用于說明本發(fā)明的原理。
圖1示出了根據(jù)本發(fā)明的實施例的在N阱中形成的p溝道場效應(yīng)晶體管(pFET)的頂視圖。
圖2示出了根據(jù)本發(fā)明的一種實施例的被配置用于老化測試的集成電路器件的示例性配置。
圖3示出了根據(jù)本發(fā)明的一種實施例的用于老化測試的方法的流程圖。
圖4示出了根據(jù)本發(fā)明的一種實施例的用于選擇用于老化測試的體偏置電壓的方法的流程圖。
具體實施例方式
現(xiàn)在將對本發(fā)明的各種實施例作出詳細描述，其實施例在附圖中加以示出。盡管本發(fā)明將結(jié)合這些實施方式加以描述，但應(yīng)理解這并非意在使本發(fā)明限于這些實施例。相反，本發(fā)明意在覆蓋可包括在如由所附權(quán)利要求書所限定的本發(fā)明的精神和范圍之內(nèi)的那些可選方案、修改和等同方案。此外，在下文對本發(fā)明的詳細描述中，陳述了眾多特定細節(jié)以便提供對本發(fā)明的全面理解。但是，本領(lǐng)域普通技術(shù)人員將理解，在沒有這些特定細節(jié)的情況下可以實施本發(fā)明。在其它的情況中，對公知的方法、進程、組件和電路沒有進行詳細描述，以便本發(fā)明的各方面不會被不必要地模糊。
下文詳細描述中的某些部分是用進程、邏輯塊、處理和在計算機存儲器內(nèi)基于數(shù)據(jù)比特的操作的其他符號表示來介紹的。這些描述以及表示是數(shù)據(jù)處理領(lǐng)域技術(shù)人員將他們工作的內(nèi)容最有效地傳送給該領(lǐng)域的其他技術(shù)人員時所用的手段。此處一般將進程、邏輯塊、過程等考慮為導(dǎo)向理想結(jié)果的一系列自相容的步驟或指令。該步驟是那些需要對物理量進行物理操作的步驟。盡管不是必須的，但通常這些量采取能夠在計算機系統(tǒng)中進行存儲、傳遞、組合、比較和其它操作的電或磁信號的形式。主要出于通用的原因，將這些信號稱為比特、字節(jié)、值、要素、符號、字符、項、數(shù)量等已經(jīng)多次被證明是便利的。
然而，應(yīng)該牢記的是，所有這些以及類似術(shù)語與適當(dāng)?shù)奈锢砹筷P(guān)聯(lián)并且僅僅是應(yīng)用于這些量的方便標(biāo)簽。除非特別聲明，否則如從下文討論中很明顯應(yīng)當(dāng)理解，貫穿本發(fā)明，使用諸如“施加”、“選擇”、“存取”等術(shù)語的討論指的是計算機系統(tǒng)或類似智能電子計算設(shè)備的動作和過程(例如圖3和圖4中的流程圖300和400)，其將表示為計算機系統(tǒng)的寄存器和存儲器內(nèi)的物理(電子)量的數(shù)據(jù)操作并轉(zhuǎn)換成類似地表示為計算機系統(tǒng)的存儲器或寄存器或其他這類信息存儲、傳輸或顯示設(shè)備內(nèi)的物理量的其他數(shù)據(jù)。
下文對本發(fā)明實施例的描述說明了將體偏置電壓耦合到當(dāng)利用p型襯底和N阱工藝時經(jīng)由n型摻雜的傳導(dǎo)子表面(sub-surface)區(qū)域而在表面N阱中形成的p溝道場效應(yīng)晶體管(pFET)或p型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(p型MOSFET)。但根據(jù)本發(fā)明的實施例可以等同地應(yīng)用于將體偏置電壓耦合到當(dāng)利用n型襯底和P阱工藝時經(jīng)由p型摻雜的傳導(dǎo)子表面區(qū)域而在表面P阱中形成的n溝道場效應(yīng)晶體管(nFET)或n型MOSFET。因此，根據(jù)本發(fā)明的實施例也完全適合于以p型或n型材料形成的半導(dǎo)體。
圖1示出了根據(jù)本發(fā)明的一種實施例的當(dāng)利用p型襯底和N阱工藝時而在N阱10中形成的pFET 50(或p型MOSFET)的頂視圖。該N阱10具有n型摻雜。利用n型摻雜劑摻雜的半導(dǎo)體器件區(qū)域具有一種導(dǎo)電類型，而利用p型摻雜劑摻雜的區(qū)域具有另一種導(dǎo)電類型。典型地，在半導(dǎo)體器件的不同區(qū)域中利用各種不同的摻雜劑濃度。
在本實施例中，pFET 50具有施加到其塊或體端子B的體偏置電壓Vnw。如圖1所示，pFET 50具有柵極G、漏極D(p型摻雜)、源極S(p型摻雜)和塊/體端子B。特別地，塊/體端子B耦合到N阱10。因此，施加到塊/體端子B的電壓被N阱10接收。在體偏置的情況下，塊/體端子B接收體偏置電壓Vnw。因此，體偏置電壓Vnw被施加到N阱10。
將pFET 50進行體偏置以影響其性能。在不進行體偏置的情況下，源極S和塊/體端子B被耦合到一起。在進行體偏置的情況下，源極S和塊/體端子B不被耦合到一起。體偏置使得能夠控制pFET 50的源極S與塊/體端子B之間的電位差，由此提供控制pFET 50的閾值電壓電平的能力。由此還可以控制諸如與pFET 50關(guān)聯(lián)的泄漏電流之類的其他參數(shù)。增大閾值電壓將減小泄漏電流。因此，用于增大閾值電壓的體偏置可用于減小泄漏電流。
用于檢測集成電路缺陷的老化操作一般在應(yīng)變(stressing)溫度(例如150攝氏度)、應(yīng)變電壓(例如1.5倍的正常操作電壓)下并且以低操作頻率(通常比正常操作頻率低的量級)執(zhí)行。在多數(shù)半導(dǎo)體中電流的消耗，尤其是泄漏電流的消耗隨著操作電壓增加而增加。在升高的溫度下操作集成電路器件也增加了電流需求。通常電流關(guān)于操作電壓和溫度成指數(shù)增加。
在老化測試的條件下，與該集成電路關(guān)聯(lián)的泄漏電流是該集成電路消耗的功率以及該集成電路所產(chǎn)生的熱的重要因素。因此，減少泄漏電流是有利的，因為這將降低用于老化測試的功率需求，并還將減少進行測試的該集成電路的散熱量。對散熱量的減少降低了從測試室去除的熱量，因此能夠利用更簡單而且更便宜的冷卻系統(tǒng)。
圖2示出了根據(jù)本發(fā)明的一種實施方式的一個示例性裝置100，其包括配置用于老化操作的多個待測試器件(例如，集成電路器件)101、102、...、N。根據(jù)本發(fā)明的一種實施方式，集成電路器件101、102、...、N由圖1的pFET 50進行例示。如上所述，集成電路器件101、102、...、N可以替換為nFET。
圖2的集成電路101、102、...、N可以排列在印刷線路板110上，該印刷線路板110可以包括用于接納集成電路器件101、102、...、N的插槽。因為理想的情況是在升高的溫度下操作待測試集成電路器件，所以典型地將線路板110放置在能夠進行測試溫度(例如，150攝氏度)下的溫度調(diào)節(jié)的溫度室中。典型的老化測試室可以包括多個線路板。
線路板110包括例如在各種電源、測試控制器和/或測量儀器與待測試集成電路器件101、102、...、N之間傳導(dǎo)電信號的布線走線(trace)。在本實施例中，線路板110包括操作電壓源分布系統(tǒng)141和測試控制分布系統(tǒng)142。應(yīng)該明白，分布系統(tǒng)141和142可以使用總線、點對點、單獨的拓撲等進行配置。
測試控制分布系統(tǒng)142耦合測試控制器150和待測試集成電路器件101、102、...、N，并且將信號從測試控制器150遞送到待測試集成電路器件101、102、...、N。測試單元控制器可以是也可以不是測試控制器150的一部分，其可被用于利用測試圖案序列和/或測試命令來模擬待測試集成電路器件101、102、...、N，并且用于存取結(jié)果。根據(jù)本發(fā)明的實施例也完全適合于廣泛的多種測試單元控制器和測試方法，包括例如聯(lián)合測試行動組(JTAG)邊界掃描和陣列內(nèi)置自測試(ABIST)。
操作電壓源分布系統(tǒng)141耦合操作電壓源140和待測試集成電路器件101、102、...、N。操作電壓源140提供電壓(Vdd)和電流以操作待測試集成電路器件101、102、...、N。
正體偏置電壓生成器120耦合到正偏置電壓分布系統(tǒng)121，該正偏置電壓分布系統(tǒng)121又耦合到待測試集成電路器件101、102、...、N。正體偏置電壓生成器120將正體偏置電壓提供給在待測試集成電路器件101、102、...、N中的pFET器件之下布置的n型阱。這種體偏置使得能夠例如調(diào)整pFET器件的閾值電壓以減小pFET器件的泄漏電流。在一個實施例中，由生成器120提供的體偏置電壓在大約零到五伏的范圍內(nèi)。
以類似的方式，負體偏置電壓生成器130耦合到負偏置電壓分布系統(tǒng)131，該負偏置電壓分布系統(tǒng)131又耦合到待測試集成電路器件101、102、...、N。負體偏置電壓生成器130將負體偏置電壓提供給在待測試集成電路器件101、102、...、N中的nFET器件之下布置的p型阱。這種體偏置使得能夠例如調(diào)整nFET器件的閾值電壓以減小nFET器件的泄漏電流。在一個實施例中，由生成器130提供的體偏置電壓在大約零到負十伏的范圍內(nèi)。
應(yīng)該明白，該體偏置電壓分布系統(tǒng)121和131可以使用總線、點對點、單獨的拓撲等進行配置。根據(jù)本發(fā)明的實施例，在印刷線路板110上可能存在多個體偏置生成器120、130，或體偏置生成器120、130可能位于印刷線路板110之外。
通常，體偏置電壓生成器120和130是可變電壓源。它們的輸出電壓可以設(shè)置(一個范圍內(nèi))為特定值。數(shù)字地(例如通過來自測試控制器150的命令)設(shè)置該特定值是理想的，但不是必需的。體偏置電流典型地在每個集成電路小于微安的量級上。因此，體偏置電壓生成器120和130可以是相對小且便宜的電壓源。
圖3是根據(jù)本發(fā)明的一個實施例的用于老化測試的方法的流程圖300。圖4是根據(jù)本發(fā)明的一個實施例的用于選擇用于老化測試的體偏置電壓的方法的流程圖400。盡管在流程圖300和400中公開了特定的步驟，但是這些步驟是示例性的。也就是說，本發(fā)明也完全適合于執(zhí)行各種其他步驟或在流程圖300和400中敘述的步驟的變體。應(yīng)該明白，流程圖300和400中的步驟可以以與示出的順序不同的順序來執(zhí)行。
在圖3的塊310中，給待測試器件施加操作電壓。
在塊320中，給待測試器件施加體偏置電壓。體偏置電壓的施加減少與待測試器件相關(guān)聯(lián)的泄漏電流。在一種實施例中，選擇體偏置電壓以在待測試器件處獲得理想的結(jié)溫。
在一個實施例中，待測試器件包括p溝道金屬氧化物半導(dǎo)體(PMOS)器件，并且體偏置電壓在大約零到五伏的范圍內(nèi)。
在另一個實施例中，待測試器件包括n溝道金屬氧化物半導(dǎo)體(NMOS)器件，并且體偏置電壓在大約零到負十伏的范圍內(nèi)。
在圖4的塊410中，測試集成電路器件以確定一組使泄漏電流基本上最小化的體偏置電壓。通常，該測試將確定用于該集成電路器件的唯一n阱電壓以及唯一p阱電壓。應(yīng)該理解，具有多種功率范圍以及體偏置阱的集成電路也完全適合于利用根據(jù)本發(fā)明的各種實施例來使用。
有利的是半導(dǎo)體封裝并不影響泄漏電流，因此泄漏電流可以在未封裝器件上(例如，在晶片測試器上)得以精確測量。作為有益結(jié)果，通常不需要附加的特定測試設(shè)備或固定設(shè)備來執(zhí)行在典型的半導(dǎo)體制造工藝內(nèi)的塊410。使泄漏電流最小化的體偏置電壓將通常在老化工藝之外例如在晶片測試期間進行確定?？梢葬槍φ呻娐?，例如針對一個晶片或針對同時處理的多個晶片，確定一組使泄漏電流基本上最小化的體偏置電壓?？蛇x地，可以針對各個集成電路來確定使泄漏電流基本上最小化的體偏置電壓。
在塊420中，在一個實施例中，將關(guān)于該組體偏置電壓的信息存儲在計算機可用媒介中。例如，可以存儲該電壓的數(shù)字表示。
在塊430中，在一個實施例中，存儲關(guān)于該組體偏置電壓的信息并且選擇一個體偏置電壓。根據(jù)本發(fā)明的實施例，塊420的計算機可用媒介可以不同于塊430的計算機可用媒介。
在塊440中，將塊430中所選擇的體偏置電壓在老化測試期間施加給集成電路。
總而言之，本發(fā)明的實施例提供用于減少老化期間的散熱的系統(tǒng)和方法。這提供了許多優(yōu)點如下。
可以減小對待測試集成電路器件進行操作的操作電壓源(例如圖2中的操作電壓源140)的電流能力。隨著更少的泄漏電流，操作電壓源140不必提供操作該待測試集成電路器件101、102、...、N那樣多的電流。由于典型的老化配置可以在每個線路板上包括或許上百個待測試器件，并且由于可以有多個這樣的線路板，所以電流和功率需求的減少會是顯著的。因此，可以將更便宜的電壓源用于測試，并且在測試期間消耗更少的功率?？蛇x地，可以利用現(xiàn)有設(shè)備對更多數(shù)量的集成電路進行老化，因此提高老化工藝的產(chǎn)量。
并且，通過控制體偏置電壓使得泄漏電流最小化并因此減少待測試集成電路的散熱量，所以可以利用更便宜的熱室來執(zhí)行老化測試?？梢员苊獍嘿F的熱沉以及冷卻系統(tǒng)。
這些優(yōu)點隨著半導(dǎo)體工藝幾何尺寸減小而變得更明顯。例如，在現(xiàn)代半導(dǎo)體工藝，例如具有最小特征尺寸大約為0.13微米以及更小的工藝中，靜態(tài)功率消耗不再是總功率消耗中可以忽略的組分。此外，作為總功率一部分的靜態(tài)功率在下一代半導(dǎo)體工藝中正趨于增加。由于工藝幾何尺寸縮小，典型地也會降低電源電壓(Vdd)，以便于避免諸如氧化物擊穿之類的有害效果。因此，也應(yīng)降低閾值電壓，以便于保持或增加所需的最大操作頻率。相應(yīng)地，將柵極氧化物制作得更薄，以便柵極能夠保持對溝道的控制。更薄的柵極氧化物導(dǎo)致增加的柵極電容。
由于半導(dǎo)體器件的“截止”或其泄漏電流通常與柵極電容成比例，所以將柵極氧化物制作得更薄的趨勢往往增加泄漏電流。作為一個不利的結(jié)果，發(fā)展中的半導(dǎo)體工藝尺寸的減小還導(dǎo)致源于靜態(tài)功率消耗的日益增加的功率消耗。此外，由操作電壓源140所提供的電能大部分都通過待測試集成電路器件轉(zhuǎn)換為熱。因此，幾何尺寸減小的器件會在老化測試期間產(chǎn)生并散出更多的熱。控制體偏置電壓使得泄漏電流最小化并減少通過待測試集成電路散出的熱量，這也因此成為對于幾何尺寸減小的器件的老化測試的特別優(yōu)點。
根據(jù)本發(fā)明的實施例，如此描述了用于減少老化期間的散熱的系統(tǒng)和方法。盡管以特定實施例描述了本發(fā)明，但應(yīng)理解，本發(fā)明不應(yīng)被解釋為限于這些實施例，而應(yīng)解釋為根據(jù)所附的權(quán)利要求書進行限定。
權(quán)利要求
1.一種用于老化測試的裝置，包括多個待測試器件，每個待測試器件經(jīng)受體偏置電壓；電壓源，用于向所述待測試器件提供所述體偏置電壓；以及線路板，用于耦合所述待測試器件和所述電壓源。
2.根據(jù)權(quán)利要求1所述的裝置，其中選擇所述體偏置電壓，使得在所述待測試器件處獲得理想的結(jié)溫。
3.根據(jù)權(quán)利要求1所述的裝置，還包括測試控制器，其經(jīng)由所述線路板耦合到所述待測試器件。
4.根據(jù)權(quán)利要求1所述的裝置，還包括第二電壓源，其用于向所述待測試器件提供所述操作電壓。
5.根據(jù)權(quán)利要求1所述的裝置，其中所述待測試器件包括p溝道金屬氧化物半導(dǎo)體(PMOS)器件。
6.根據(jù)權(quán)利要求5所述的裝置，其中所述體偏置電壓在大約零到五伏的范圍內(nèi)。
7.根據(jù)權(quán)利要求1所述的裝置，其中所述待測試器件包括n溝道金屬氧化物半導(dǎo)體(NMOS)器件。
8.根據(jù)權(quán)利要求7所述的裝置，其中所述體偏置電壓在大約零到負十伏的范圍內(nèi)。
9.一種用于對多個待測試器件進行老化測試的方法，所述方法包括給所述待測試器件施加操作電壓；以及給所述待測試器件施加體偏置電壓，其中所述體偏置電壓的施加減少與所述待測試器件相關(guān)的泄漏電流。
10.根據(jù)權(quán)利要求9所述的方法，其中選擇所述體偏置電壓，使得在所述待測試器件處獲得理想的結(jié)溫
11.根據(jù)權(quán)利要求9所述的方法，其中所述待測試器件包括p溝道金屬氧化物半導(dǎo)體(PMOS)器件。
12.根據(jù)權(quán)利要求11所述的方法，其中所述體偏置電壓在大約零到五伏的范圍內(nèi)。
13.根據(jù)權(quán)利要求9所述的方法，其中所述待測試器件包括n溝道金屬氧化物半導(dǎo)體(NMOS)器件。
14.根據(jù)權(quán)利要求13所述的方法，其中所述體偏置電壓在大約零到負十伏的范圍內(nèi)。
15.一種用于對多個待測試器件進行老化測試的方法，所述方法包括存取包括由體偏置電壓所表征的泄漏電流的信息的存儲；選擇使與所述待測試器件相關(guān)的泄漏電流基本上最小化的體偏置電壓；以及除給所述待測試器件施加操作電壓之外，給所述待測試器件施加所述體偏置電壓。
16.根據(jù)權(quán)利要求15所述的方法，其中所述操作電壓結(jié)合所述體偏置電壓，使得在所述待測試器件處獲得理想的結(jié)溫。
17.根據(jù)權(quán)利要求15所述的方法，其中所述待測試器件包括p溝道金屬氧化物半導(dǎo)體(PMOS)器件。
18.根據(jù)權(quán)利要求17所述的方法，其中所述體偏置電壓在大約零到五伏的范圍內(nèi)。
19.根據(jù)權(quán)利要求15所述的方法，其中所述待測試器件包括n溝道金屬氧化物半導(dǎo)體(NMOS)器件。
20.根據(jù)權(quán)利要求19所述的方法，其中所述體偏置電壓在大約零到負十伏的范圍內(nèi)。
21.根據(jù)權(quán)利要求1-8中任一項所述的裝置，其中所述體偏置電壓根據(jù)包括由體偏置電壓值所表征的泄漏電流值的信息來選擇，并且其中所述體偏置電壓選擇為使得與所述待測試器件相關(guān)的泄漏電流基本上最小化。
22.根據(jù)權(quán)利要求9-14中任一項所述的方法，其中所述體偏置電壓根據(jù)包括由體偏置電壓值所表征的泄漏電流值的信息來選擇，并且其中所述體偏置電壓的施加使所述泄漏電流基本上最小化。
全文摘要
描述了用于減少老化測試期間的溫度耗散的系統(tǒng)和方法。使多個待測試器件均經(jīng)受體偏置電壓。該體偏置電壓減少或基本上最小化與該待測試器件關(guān)聯(lián)的泄漏電流。因此，減少老化期間的散熱。
文檔編號G01R31/28GK1938598SQ200580009762
公開日2007年3月28日 申請日期2005年3月1日 優(yōu)先權(quán)日2004年3月1日
發(fā)明者埃里克·千里·盛, 戴維·H·霍夫曼, 約翰·勞倫斯·尼文 申請人:全美達股份有限公司