專利名稱：多樣化的bist測試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及芯片測試方法，尤其涉及一種多樣化的BIST (Built In Self Test,內(nèi)建自測試)測試方法。
背景技術(shù)：
芯片測試時通過測試儀從外部印加激勵給芯片，然后得到響應(yīng)和預(yù)期 作比較，判斷芯片是否為良品。
比較復(fù)雜的芯片需要有較多的管腳，將測試時所需要的通道引出并和 測試的通道相連， 一一對應(yīng)，接收測試儀的激勵，并返回信號給測試儀作 判斷，但該種方法中芯片面積太大，成本過高。
為節(jié)省芯片面積，有些設(shè)計中會減少芯片的PAD、減少測試通道，為 達(dá)到同樣的錯誤覆蓋率，必然會加深測試圖形的深度。但是，現(xiàn)有的測試 儀或一些測試軟件可能無法滿足這些要求，同時由于深度增加，測試時間 也大大增加。
傳統(tǒng)的BIST (Built In Self Test,內(nèi)建自測試)方法通常是為硬 件進(jìn)行BIST,通過電路的設(shè)計增加測試算法會開銷一部分的電路專門去 作這個測試，測試結(jié)束后這部分電路在實際應(yīng)用中完全無用，浪費了部分 芯片面積。同時這些算法不靈活，設(shè)計固定以后無法進(jìn)行更改，使更多的 錯誤覆蓋率無法測試。
通常的SOC(System on Chip,集成系統(tǒng)單芯片)的芯片設(shè)計如圖1所
示，各模塊有獨立的PAD (管腳)從芯片上引出，在測試時分別通過印加 在各個PAD(管腳)信號激勵，得到各自的響應(yīng)后來判斷各模塊的通過或失 效情況。這種測試方法對于測試而言相對方便，但最終封裝使用時并不需 要把所有的PAD都封裝出來，這些不必要的PAD耗費了大量的無用面積， 使芯片的整體變大，單晶片產(chǎn)出變少，單芯片成本變大。同時測試時需要 對每個管腳都分配測試通道，對于相同的測試機(jī)臺，極大的減少了同測數(shù)。
為了解決面積過大的問題和增加同測數(shù)，有些S0C設(shè)計時通過增加串 口電路，將所有的激勵信號通過極少的PAD (管腳)如圖1中僅PAD1和 PAD2，這樣要兼顧所有的測試錯誤覆蓋率，激勵信號的深度勢必會增加很 多，測試時間增加，測試儀的硬件圖形產(chǎn)生的能力受到挑戰(zhàn)。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種多樣化的BIST測試方法，能極 大地節(jié)約芯片面積，增加測試儀的同測能力。
為了解決上述技術(shù)問題，本發(fā)明多樣化的BIST測試方法，包括減少 管腳數(shù)量，還包括如下步驟
(1) 通過邏輯接口單元對NVM進(jìn)行測試，以保證NVM的可測性；
(2) 將測試圖形轉(zhuǎn)換成代碼格式的指令集后，存放于NVM區(qū)；
(3) 經(jīng)外部指令激活的CPU讀取NVM區(qū)內(nèi)指令集，并依據(jù)該指令集的 內(nèi)容對芯片內(nèi)的電路單元進(jìn)行激勵；
(4) 獲取各電路單元的響應(yīng)后，在輸入輸出端口上返回電平或代碼， 以表示測試結(jié)果；
(5)擦除雨M內(nèi)代碼，再重復(fù)歩驟(2)至(4)，進(jìn)行下一個測試圖
形的操作。
本發(fā)明的多樣化的BIST測試方法，通過減少PAD，可極大地節(jié)約芯 片面積，節(jié)省測試通道，增加同測能力；通過下載操作，可簡化測試儀的 測試圖形，減少對測試硬件的依賴；靈活地進(jìn)行軟件BIST，并進(jìn)行各種 所需測試圖形的測試，去除硬件BIST的固定電路；測試時根據(jù)CPU的總 線能力，可進(jìn)行多通路測試，而不會很大地增加測試深度、影響測試時間。


下面結(jié)合附圖和具體實施方式
對本發(fā)明作進(jìn)一步詳細(xì)說明。
圖1是現(xiàn)有的集成系統(tǒng)單芯片設(shè)計圖2是本發(fā)明多樣化的BIST測試方法的流程圖。
具體實施例方式
本發(fā)明多樣化的BIST測試方法，利用芯片本身的部分資源，特別是 可擦寫的內(nèi)存資源，對芯片的其它部分功能進(jìn)行測試，以在保證測試錯誤 覆蓋率的基礎(chǔ)上，降低對測試平臺和芯片本身設(shè)計的要求。
芯片的內(nèi)嵌Flash區(qū)在實際產(chǎn)品應(yīng)用中通常用于存放軟件代碼，用于 其CPU對系統(tǒng)進(jìn)行操作的指令庫等。利用這個特點將所有的需測試的功能 指令事先存放于該NVM (Non-Volatile Memory,非揮發(fā)性存儲器)區(qū)域 內(nèi)，然后通過外部簡單的指令激活CPU去調(diào)用和操作該存儲區(qū)的這些指令 即可。
本發(fā)明多樣化的BIST測試方法，包括減少管腳數(shù)量，還包括如下步 驟(見圖2):
(1)通過邏輯接口單元對NVM進(jìn)行測試，以保證NVM的可測性；
(2) 將測試圖形轉(zhuǎn)換成代碼格式的指令集后，存放于NVM區(qū)；
(3) 經(jīng)外部指令激活的CPU讀取NVM區(qū)內(nèi)指令集，并依據(jù)該指令集的 內(nèi)容對芯片內(nèi)的電路單元進(jìn)行激勵；
(4) 獲取各電路單元的響應(yīng)后，在輸入輸出端口上返回電平或代碼， 以表示測試結(jié)果；
(5) 擦除NVM內(nèi)代碼，再重復(fù)步驟(2)至(4),進(jìn)行下一個測試圖 形的操作。
在本發(fā)明的一個實施例中，只開放圖1所示的兩個管腳PAD1和PAD2。 進(jìn)行BIST測試時，具體步驟如下所述
(1) 通過邏輯指令即邏輯接口單元對NVM進(jìn)行讀寫及其它的一些操 作測試，目的是為了保證該存儲單元可用，由于芯片設(shè)計時要考慮NVM 的可測性,必須將NVM的接口單獨引出，或通過其它邏輯通道控制后引出， 但必須做到能獨立地直接控制，以便直接對NVM區(qū)進(jìn)行獨立操作。
(2) 對NVM完成測試后，通過邏輯接口將用于測試不同功能的傳統(tǒng) 測試圖形的波形文件格式轉(zhuǎn)換成編程代碼格式，如NVM地址0xl內(nèi)、數(shù)據(jù) 0x5A等，以便直接通過邏輯接口對NVM進(jìn)行編程操作，并將該轉(zhuǎn)換成代 碼格式的指令集下載到NVM存儲區(qū)。
(3) 測試時通過外部簡單的激勵激活CPU去NVM區(qū)域讀取指令集， 根據(jù)指令集的內(nèi)容，通過系統(tǒng)內(nèi)的總線，對芯片內(nèi)其它的電路單元如SRAM
(靜態(tài)存儲器)等進(jìn)行激勵，其中，外部簡單的激勵包括采用傳統(tǒng)的測試 圖形，如只加時鐘或一串代碼即可實現(xiàn)對CPU的激活。
(4) CPU對其它電路的激勵結(jié)束后，取得響應(yīng)，最終在PAD1或PAD2
上返回特定代碼或電平，以表示該部分功能的測試結(jié)果。
(5)對NVM進(jìn)行一次擦除，再下載程序代碼，即可進(jìn)行下一個測試 圖形的操作。
權(quán)利要求
1.一種多樣化的BIST測試方法，包括減少管腳數(shù)量，其特征在于，還包括如下步驟(1)通過邏輯接口單元對NVM進(jìn)行測試，以保證NVM的可測性；(2)將測試圖形轉(zhuǎn)換成代碼格式的指令集后，存放于NVM區(qū)；(3)經(jīng)外部指令激活的CPU讀取NVM區(qū)內(nèi)指令集，并依據(jù)該指令集的內(nèi)容對芯片內(nèi)的電路單元進(jìn)行激勵；(4)獲取各電路單元的響應(yīng)后，在輸入輸出端口上返回電平或代碼，以表示測試結(jié)果；(5)擦除NVM內(nèi)代碼，再重復(fù)步驟(2)至(4)，進(jìn)行下一個測試圖形的操作。
2. 如權(quán)利要求1所述的方法，其特征在于，所述步驟(1)中的測試 包括讀寫和操作測試。
全文摘要
本發(fā)明涉及芯片測試方法，公開了一種多樣化的BIST測試方法，包括步驟通過邏輯接口單元對NVM進(jìn)行測試；將測試圖形轉(zhuǎn)換成代碼格式的指令集后，存放于NVM區(qū)；經(jīng)外部指令激活的CPU讀取NVM區(qū)內(nèi)指令集，并依據(jù)該指令集的內(nèi)容對芯片內(nèi)的電路單元進(jìn)行激勵；獲取響應(yīng)后，在輸入輸出端口上返回電平或代碼；擦除NVM內(nèi)代碼，再重復(fù)前述步驟，進(jìn)行下一個測試圖形的操作。本發(fā)明多樣化的BIST測試方法，可極大地節(jié)約芯片面積，節(jié)省測試通道，增加同測能力，并減少對測試硬件的依賴。
文檔編號G01R31/28GK101196555SQ20061011919
公開日2008年6月11日 申請日期2006年12月6日 優(yōu)先權(quán)日2006年12月6日
發(fā)明者?？Ｖ? 謝晉春, 辛吉升, 婷 陳, 陳凱華 申請人:上海華虹Nec電子有限公司