專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，其中許多芯片安裝在單獨(dú)組成系統(tǒng)的同一封裝中，以及安裝在以上半導(dǎo)體器件中的半導(dǎo)體器件。特別地，本發(fā)明涉及一種測(cè)試安裝在以上半導(dǎo)體器件中的存儲(chǔ)芯片的技術(shù)。
此外，本發(fā)明涉及一種技術(shù)，它提供的時(shí)鐘信號(hào)應(yīng)用于組成以上半導(dǎo)體器件的半導(dǎo)體芯片中。
背景技術(shù)：
最近，已經(jīng)研制了制備半導(dǎo)體器件的封裝技術(shù)，其中各自加工技術(shù)都不相同的存儲(chǔ)芯片，數(shù)字芯片，模擬芯片，無源元件等等封裝在充當(dāng)系統(tǒng)的單一封裝中。此外，由于芯片之間的布線的影響，使用不僅包含LSI設(shè)計(jì)過程而且包含安裝過程的設(shè)計(jì)環(huán)境研制的半導(dǎo)體器件，被稱作封裝系統(tǒng)(以后稱作SIP)或多芯片封裝(以后稱作MCP)。
這種類型的SIP的測(cè)試是以與傳統(tǒng)的多芯片模塊(MCM)的測(cè)試相似的方式完成的。例如，如果通過安裝存儲(chǔ)芯片和邏輯芯片形成了SIP，那么存儲(chǔ)芯片的功能測(cè)試，邏輯芯片的功能測(cè)試，以及記憶和邏輯芯片之間的相互影響測(cè)試是在SIP的組裝之后進(jìn)行。
如果安裝在SIP中的存儲(chǔ)芯片僅僅被邏輯芯片存取，那么存儲(chǔ)芯片的終端不需要與SIP的外部終端連接。在這樣的情況下，存儲(chǔ)芯片通過邏輯芯片來測(cè)試。然而，在這樣的情況下，通過在邏輯芯片中設(shè)置多種數(shù)據(jù)完成存儲(chǔ)芯片測(cè)試，不利地導(dǎo)致長(zhǎng)的測(cè)試時(shí)間。測(cè)試時(shí)間的長(zhǎng)度直接影響制造成本。
除此以外，假如在邏輯芯片中設(shè)置了多種數(shù)據(jù)因此以便于邏輯芯片產(chǎn)生存取存儲(chǔ)芯片的信號(hào)，那么在存儲(chǔ)芯片中使用的測(cè)試程序不能單獨(dú)使用。而在存儲(chǔ)芯片中單獨(dú)使用的測(cè)試程序能用于，例如，形成在晶片上的許多存儲(chǔ)芯片測(cè)試的檢驗(yàn)。
通常，為了解決以上問題，甚至在存儲(chǔ)芯片僅僅被邏輯芯片存取的情況下，安裝在SIP中的存儲(chǔ)芯片的終端也與SIP的外部終端連接。這樣，甚至在SIP的組裝之后，存儲(chǔ)芯片也能被從SIP外部直接存取，因此測(cè)試存儲(chǔ)芯片所需要的時(shí)間能夠減少。
然而，如果存儲(chǔ)芯片的終端與SIP的外部終端連接，那么SIP中的終端和布線的數(shù)目增加了。例如，在存儲(chǔ)芯片和邏輯芯片安裝在系統(tǒng)接線板的情況下，形成在系統(tǒng)接線板中的布線和終端的數(shù)目增加了。這樣不利地增加了SIP的尺寸和制造成本。
而且，既然正常運(yùn)行(例如，裝運(yùn)產(chǎn)品的運(yùn)行)所不需要的布線與存儲(chǔ)芯片相連，由于額外負(fù)載，將發(fā)生信號(hào)延遲，特性退化或其他問題。
另一方面，已經(jīng)研制了一種技術(shù)，其中執(zhí)行內(nèi)置自測(cè)試的測(cè)試線路形成在存儲(chǔ)芯片中并從邏輯芯片控制，因此甚至在SIP的組裝之后也允許測(cè)試存儲(chǔ)芯片。然而，測(cè)試線路不能測(cè)試在正常運(yùn)行中使用的邏輯和存儲(chǔ)芯片之間的界面。
關(guān)于本發(fā)明的背景技術(shù)資料，可參見1998年10月23日出版的未經(jīng)審查專利申請(qǐng)公開No.Hei 10-283777(三菱電子公司)。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是確保測(cè)試安裝在SIP(或MCP)中的存儲(chǔ)芯片而不增加形成的如SIP這樣的半導(dǎo)體器件和安裝在SIP中的半導(dǎo)體器件的費(fèi)用。
本發(fā)明的另一個(gè)目的是防止用于測(cè)試的布線的任何負(fù)載影響SIP中的系統(tǒng)運(yùn)行。
本發(fā)明的另一個(gè)目的是減少研制安裝在半導(dǎo)體器件中的存儲(chǔ)芯片的測(cè)試系統(tǒng)的費(fèi)用。
本發(fā)明的另一個(gè)目的是為半導(dǎo)體器件中的邏輯芯片提供最適宜的時(shí)鐘信號(hào)，所述半導(dǎo)體器件中安裝有許多存儲(chǔ)芯片和控制這些存儲(chǔ)芯片的邏輯芯片。
根據(jù)本發(fā)明的半導(dǎo)體器件的一個(gè)方面，通過在單一封裝中安裝邏輯芯片和被這個(gè)邏輯芯片存取的存儲(chǔ)芯片而形成半導(dǎo)體器件。也就是說，半導(dǎo)體器件作為封裝系統(tǒng)(以后稱作SIP)或多芯片封裝(以后稱作MCP)而形成。半導(dǎo)體器件具有與安裝在與此半導(dǎo)體器件相同的封裝中的存儲(chǔ)芯片終端相連的存儲(chǔ)連接終端，并且與下面將描述的一樣作為邏輯芯片運(yùn)行。
邏輯芯片的方式選擇終端接收方式選擇信號(hào)，它為測(cè)試存儲(chǔ)芯片選擇第一或第二測(cè)試方式。在半導(dǎo)體器件的正常運(yùn)行中使用的邏輯芯片終端在第二測(cè)試方式部分作為測(cè)試終端使用。也就是說，這些終端起第一多用途終端的作用。
邏輯芯片具有一個(gè)模式發(fā)生器和一個(gè)模式選擇器。模式發(fā)生器在第一測(cè)試方式下運(yùn)行以便為存儲(chǔ)芯片產(chǎn)生內(nèi)部測(cè)試模式。在第一測(cè)試方式下，模式選擇器選擇從模式發(fā)生器輸出的內(nèi)部測(cè)試模式。根據(jù)內(nèi)部測(cè)試模式執(zhí)行的測(cè)試結(jié)果從測(cè)試結(jié)果終端中輸出。在第二測(cè)試方式下，模式選擇器選擇通過測(cè)試終端提供的外部測(cè)試模式。模式選擇器向存儲(chǔ)芯片輸出所選擇的測(cè)試模式。這樣，通過根據(jù)方式選擇信號(hào)而使用產(chǎn)生于邏輯芯片內(nèi)部的內(nèi)部測(cè)試模式(第一測(cè)試模式)或者由外部提供的外部測(cè)試模式(第二測(cè)試模式)，安裝在封裝中的存儲(chǔ)芯片得到測(cè)試。
第一測(cè)試方式用于，例如，緊接著封裝組裝的最終測(cè)試。最終測(cè)試發(fā)現(xiàn)封裝過程中發(fā)生的損壞引起的缺陷存儲(chǔ)芯片(例如，缺陷SIP)。通常，為安裝在SIP中的存儲(chǔ)芯片產(chǎn)生測(cè)試模式的模式發(fā)生器形成在存儲(chǔ)芯片(安裝自測(cè)試)中。因?yàn)檫@個(gè)原因，通常的安裝自測(cè)試不能測(cè)試邏輯芯片和存儲(chǔ)芯片的界面。根據(jù)本發(fā)明，與內(nèi)置自測(cè)試相似的測(cè)試功能(以后稱作BIST功能)形成于存儲(chǔ)芯片之外并且位于邏輯芯片中，所述邏輯芯片與存儲(chǔ)芯片合起來安裝在封裝中。因?yàn)檫@個(gè)原因，BIST功能不僅僅能夠提供存儲(chǔ)芯片的詳細(xì)測(cè)試并且有邏輯和存儲(chǔ)芯片之間界面的測(cè)試。
由于模式發(fā)生器形成在邏輯芯片中，就不需要從封裝的外部向存儲(chǔ)芯片提供詳細(xì)測(cè)試模式。從而，就不必要為了從外部向存儲(chǔ)芯片提供測(cè)試模式而直接連接存儲(chǔ)芯片終端和封裝的外部終端。結(jié)果，在安裝在SIP或MCP上的存儲(chǔ)芯片或系統(tǒng)接線板上的其它存儲(chǔ)芯片中，能減少需要形成在系統(tǒng)接線板上的布線的數(shù)目，并且因此能減少封裝費(fèi)用。當(dāng)布線數(shù)量上的減少允許以更小的尺寸形成系統(tǒng)接線板時(shí)，就能夠以更小的尺寸形成封裝。而且，由于對(duì)正常運(yùn)行(例如，集裝產(chǎn)品的運(yùn)行)不必需的布線不與存儲(chǔ)芯片連接，能夠防止由額外負(fù)載引起的任何信號(hào)延遲，特性退化等等。
當(dāng)需要以比第一測(cè)試方式更詳細(xì)的方式來評(píng)價(jià)存儲(chǔ)芯片時(shí)使用第二測(cè)試方式。在第二測(cè)試方式中，例如，半導(dǎo)體器件與一個(gè)LSI檢測(cè)器相連，外部測(cè)試模式從那里應(yīng)用于半導(dǎo)體器件。也就是說，把象這樣不能由第一測(cè)試模式或新的測(cè)試模式提供的詳細(xì)測(cè)試模式作為外部測(cè)試模式向存儲(chǔ)芯片提供。因此，第二測(cè)試方式在半導(dǎo)體器件的研制(緊接著原型組裝的評(píng)價(jià)測(cè)試)和缺陷產(chǎn)品的分析中特別有效。
通常，為了詳細(xì)地分析安裝在SIP中的存儲(chǔ)芯片，存儲(chǔ)芯片終端直接與封裝的外部終端連接，如上面所描述。在第二測(cè)試方式中，通過測(cè)試終端提供的外部測(cè)試模式通過模式選擇器提供給存儲(chǔ)芯片。因此，測(cè)試終端(外部終端)的負(fù)載不直接影響存儲(chǔ)芯片終端。
根據(jù)本發(fā)明的半導(dǎo)體器件的另一方面，模式發(fā)生器具有產(chǎn)生許多內(nèi)部測(cè)試模式的功能。模式發(fā)生器響應(yīng)通過邏輯芯片的方式選擇終端提供的方式選擇信號(hào)而向存儲(chǔ)芯片輸出一個(gè)內(nèi)部測(cè)試模式。因此，在大規(guī)模生產(chǎn)的初始時(shí)期和它的穩(wěn)定時(shí)期之間能夠較容易地改變內(nèi)部測(cè)試模式。當(dāng)安裝了具有不同于與SIP規(guī)格一致的電容的存儲(chǔ)芯片時(shí)，各自存儲(chǔ)芯片的內(nèi)部測(cè)試模式能夠較容易地改變。而且，當(dāng)根據(jù)SIP規(guī)格安裝了不同類型的存儲(chǔ)芯片時(shí)，各自存儲(chǔ)芯片的內(nèi)部測(cè)試模式能夠容易改變。
根據(jù)本發(fā)明的半導(dǎo)體器件的另一方面，模式發(fā)生器產(chǎn)生第一測(cè)試模式和通過在第一測(cè)試模式上加上不同測(cè)試模式而組成的第二測(cè)試模式。就是說，第一測(cè)試模式包含在第二測(cè)試模式中。緊接著大規(guī)模生產(chǎn)穩(wěn)定后的測(cè)試時(shí)間間隔能夠通過執(zhí)行測(cè)試而縮短，當(dāng)缺陷分?jǐn)?shù)高時(shí)在大規(guī)模生長(zhǎng)的初始期間使用詳細(xì)的第二測(cè)試模式。當(dāng)缺陷分?jǐn)?shù)低時(shí)在大規(guī)模生長(zhǎng)的穩(wěn)定期間使用第一測(cè)試模式，它簡(jiǎn)單并且顯示了對(duì)缺陷的高探測(cè)靈敏性。
根據(jù)本發(fā)明的半導(dǎo)體器件的另一方面，兩個(gè)內(nèi)部測(cè)試模式是第一測(cè)試模式，它不包含向與存儲(chǔ)芯片中的監(jiān)視存儲(chǔ)單元相鄰的存儲(chǔ)單元寫入數(shù)據(jù)的虛擬寫模式，和包含虛擬寫模式的第二測(cè)試模式。通過使用虛擬寫模式，能夠檢查相鄰存儲(chǔ)單元之間的干涉或布線之間的干涉。在許多情況下，存儲(chǔ)單元之間的干涉是緣于存儲(chǔ)芯片生產(chǎn)條件的變化(例如，布線寬度的變化)。因此，例如，可能通過執(zhí)行此測(cè)試而減少最終測(cè)試所需的費(fèi)用，當(dāng)生產(chǎn)條件變化時(shí)使用包含虛擬寫模式的第二測(cè)試模式，當(dāng)生產(chǎn)條件穩(wěn)定時(shí)使用第一測(cè)試模式。
根據(jù)本發(fā)明的半導(dǎo)體器件的另一方面，邏輯芯片具有時(shí)間選擇終端以便接收時(shí)間選擇信號(hào)。存儲(chǔ)芯片包括存儲(chǔ)單元，和用于從存儲(chǔ)芯片輸入和輸出數(shù)據(jù)的位線。模式選擇器具有一預(yù)充電控制電路以便于，根據(jù)時(shí)間選擇信號(hào)，改變從向存儲(chǔ)單元寫入數(shù)據(jù)的末期到開始向位線預(yù)充電之間的時(shí)間間隔。因此，甚至是在封裝組裝后，也能較容易地根據(jù)從外部提供的時(shí)間選擇信號(hào)改變測(cè)試模式的時(shí)間。
根據(jù)本發(fā)明的半導(dǎo)體器件的另一方面，邏輯芯片具有便于接收時(shí)間選擇信號(hào)的時(shí)間選擇終端。存儲(chǔ)芯片包含不穩(wěn)定的存儲(chǔ)單元，每一個(gè)都有保存數(shù)據(jù)的電容。模式選擇器具有更新放大電路以便于，根據(jù)時(shí)間選擇信號(hào)，改變?yōu)榇鎯?chǔ)單元執(zhí)行更新運(yùn)行的時(shí)間間隔(更新需要時(shí)間間隔)。甚至是在封裝組裝后，也能很容易地通過根據(jù)從外部提供的時(shí)間選擇信號(hào)改變更新所需時(shí)間間隔，來測(cè)試存儲(chǔ)單元的更新特性(數(shù)據(jù)保存特性)。
根據(jù)本發(fā)明的半導(dǎo)體器件的另一方面，邏輯芯片具有便于接收失效方式信號(hào)的失效方式終端，和失效方式選擇器。在第一測(cè)試方式中，失效方式選擇器根據(jù)失效方式信號(hào)選擇緊接著第一失效中斷測(cè)試或者不管失效而執(zhí)行所有測(cè)試。例如，在緊接著封裝組裝之后的最終測(cè)試中，通過在第一失效后中斷測(cè)試可能迅速地找到無缺陷產(chǎn)品。此外，當(dāng)分析缺陷存儲(chǔ)芯片時(shí)，通過設(shè)定失效方式信號(hào)可能容易地估計(jì)存儲(chǔ)芯片缺陷的原因以便于不管任何失效執(zhí)行所有測(cè)試。以后，缺陷的原因由通過測(cè)試終端提供外部測(cè)試模式而決定。
通過當(dāng)缺陷分?jǐn)?shù)高的時(shí)候在大規(guī)模生產(chǎn)的初始時(shí)期不管任何失效執(zhí)行所有的測(cè)試，以及當(dāng)缺陷分?jǐn)?shù)低的時(shí)候在大規(guī)模生產(chǎn)的穩(wěn)定時(shí)期在第一失效后中斷測(cè)試，能夠縮短緊接著穩(wěn)定的大規(guī)模生產(chǎn)的測(cè)試的時(shí)間。
根據(jù)本發(fā)明的半導(dǎo)體器件的另一方面，第二個(gè)多功能終端在第一測(cè)試方式中起測(cè)試項(xiàng)目終端的作用并在正常運(yùn)行中起正常終端的作用，測(cè)試項(xiàng)目終端根據(jù)內(nèi)部測(cè)試模式輸出將繼續(xù)執(zhí)行的測(cè)試項(xiàng)目。因此，在第一測(cè)試方式下，評(píng)價(jià)SIP的LSI檢測(cè)器等等能夠較容易地辨認(rèn)出發(fā)生了失效的測(cè)試項(xiàng)目。
根據(jù)本發(fā)明的半導(dǎo)體器件的另一方面，邏輯芯片具有一個(gè)便于接收模式改變信號(hào)的模式改變終端，一個(gè)模式改變電路和一個(gè)數(shù)據(jù)比較器。模式改變電路根據(jù)模式改變信號(hào)來改變期望數(shù)據(jù)。數(shù)據(jù)比較器接收根據(jù)模式改變信號(hào)而從模式改變電路輸出的正確或不正確的期望數(shù)據(jù)，把接收的數(shù)據(jù)與從存儲(chǔ)芯片中讀的數(shù)據(jù)比較，并把比較結(jié)果作為測(cè)試結(jié)果輸出。
模式改變電路根據(jù)模式改變信號(hào)輸出不正確的期望數(shù)據(jù)。因此，甚至當(dāng)存儲(chǔ)芯片正確運(yùn)行時(shí)，所有的測(cè)試總是失效。從而，當(dāng)?shù)谝粶y(cè)試方式中運(yùn)行的邏輯芯片的任何電路中發(fā)生失效時(shí)以及甚至當(dāng)比較結(jié)果總是傳送時(shí)，也能夠發(fā)現(xiàn)失效。也就是說，能發(fā)現(xiàn)的不僅僅有存儲(chǔ)芯片中的缺陷而且有邏輯芯片中的缺陷。
根據(jù)本發(fā)明的半導(dǎo)體器件的另一方面，半導(dǎo)體器件是通過在單一的封裝中安裝第一和第二存儲(chǔ)芯片以及具有控制這些存儲(chǔ)芯片的邏輯電路的邏輯芯片而形成的。在此半導(dǎo)體器件中，第一和第二存儲(chǔ)芯片安裝在單一的封裝中，控制這些第一和第二存儲(chǔ)芯片的邏輯芯片被包含在第二存儲(chǔ)芯片中。也就是說，半導(dǎo)體器件是作為封裝系統(tǒng)(SIP)或多芯片封裝(MCP)而形成的。例如，第一存儲(chǔ)芯片是非易失性存儲(chǔ)器例如快閃存儲(chǔ)器，而第二存儲(chǔ)芯片是易失性存儲(chǔ)器例如DRAM，SRAM或偽SRAM。
邏輯芯片具有外部終端，測(cè)試開始終端，存取信號(hào)發(fā)生器和第一選擇器。外部終端接收從半導(dǎo)體器件的外部提供的外部信號(hào)以便存取第一和第二存儲(chǔ)芯片。測(cè)試開始終端接收測(cè)試開始信號(hào)，它在第一和第二存儲(chǔ)芯片的至少一個(gè)被測(cè)試時(shí)有活性，而在第一和第二存儲(chǔ)芯片正常運(yùn)行時(shí)沒有活性。
存取信號(hào)發(fā)生器把為存取第一存儲(chǔ)芯片而提供的外部信號(hào)轉(zhuǎn)換成與第一存儲(chǔ)芯片的界面匹配的存儲(chǔ)器存儲(chǔ)信號(hào)。第一選擇器在測(cè)試開始信號(hào)的激活期間選擇外部信號(hào)作為測(cè)試信號(hào)，在測(cè)試開始信號(hào)的非激活期間選擇存儲(chǔ)存取信號(hào)，并向第一存儲(chǔ)芯片輸出選擇的信號(hào)。也就是說，在測(cè)試方式期間，第一選擇器選擇外部信號(hào)。由此能夠直接從外部存取第一存儲(chǔ)芯片。因此，用來單獨(dú)測(cè)試第一存儲(chǔ)芯片的測(cè)試程序能夠轉(zhuǎn)向緊接著SIP或半導(dǎo)體器件的封裝的測(cè)試程序。結(jié)果，程序研制等等所需的測(cè)試費(fèi)用能夠減少。
由于存儲(chǔ)芯片在半導(dǎo)體器件的組裝之后能通過邏輯電路測(cè)試，那么也能測(cè)試安裝在半導(dǎo)體器件中的芯片之間的相互聯(lián)系。
根據(jù)本發(fā)明的半導(dǎo)體器件的另一方面，邏輯芯片具有第一個(gè)開關(guān)電路。第一個(gè)開關(guān)電路在測(cè)試開始信號(hào)的激活期間向第一選擇器輸出從外部終端提供的外部信號(hào)作為測(cè)試信號(hào)，并且在測(cè)試開始信號(hào)的非激活期間向存取信號(hào)發(fā)生器輸出外部信號(hào)。因此，在測(cè)試開始信號(hào)的激活期間，外部信號(hào)(測(cè)試信號(hào))不提供給存取信號(hào)發(fā)生器。這樣能防止存取信號(hào)發(fā)生器的故障。同樣，既然向存取信號(hào)發(fā)生器提供信號(hào)的電平不改變，存取信號(hào)發(fā)生器的內(nèi)部保持靜態(tài)。結(jié)果，能夠減少測(cè)試中的能量消耗。
根據(jù)本發(fā)明的半導(dǎo)體器件的另一方面，邏輯電路具有存儲(chǔ)器選擇終端，緩沖電路，第二選擇器和第二開關(guān)電路。存儲(chǔ)器選擇終端接收用來選擇將要測(cè)試的第一和第二存儲(chǔ)芯片的存儲(chǔ)器選擇信號(hào)。緩沖電路接收提供的外部信號(hào)以便于在正常運(yùn)行期間存取第二存儲(chǔ)芯片。
第二選擇器在測(cè)試開始信號(hào)的激活期間選擇測(cè)試信號(hào)，在測(cè)試開始信號(hào)的非激活期間選擇通過緩沖電路傳輸?shù)耐獠啃盘?hào)，并向第二存儲(chǔ)芯片輸出所選擇的信號(hào)。第二開關(guān)電路排列在第一開關(guān)電路和第一選擇器之間。第二開關(guān)電路根據(jù)存儲(chǔ)器選擇信號(hào)向第一或第二選擇器傳輸通過第一開關(guān)電路提供的測(cè)試信號(hào)。
存儲(chǔ)器選擇信號(hào)和第二開關(guān)電路能夠決定是否應(yīng)向第一存儲(chǔ)芯片或第二存儲(chǔ)芯片輸出測(cè)試信號(hào)。因此，第一和第二存儲(chǔ)芯片能夠單獨(dú)測(cè)試。此外，在第二存儲(chǔ)芯片測(cè)試期間，第二選擇器允許測(cè)試信號(hào)不經(jīng)過緩沖電路直接提供給第二存儲(chǔ)芯片。因此，測(cè)試信號(hào)在邏輯電路中幾乎不延遲。此外，能夠防止測(cè)試信號(hào)之間的時(shí)間偏差。
根據(jù)本發(fā)明的半導(dǎo)體器件的另一方面，邏輯電路具有測(cè)試方式終端，第一測(cè)試模式發(fā)生器和第三選擇器。測(cè)試方式終端接收測(cè)試方式信號(hào)以便在測(cè)試開始信號(hào)激活期間選擇一個(gè)測(cè)試方式。第一測(cè)試模式發(fā)生器產(chǎn)生第一測(cè)試模式信號(hào)來測(cè)試第一存儲(chǔ)芯片。
第三選擇器排列在第二開關(guān)電路和第一選擇器之間。當(dāng)測(cè)試方式信號(hào)代表第一測(cè)試方式時(shí)第三選擇器選擇通過第二開關(guān)電路提供的外部信號(hào)，在測(cè)試方式信號(hào)代表第二測(cè)試方式時(shí)選擇第一測(cè)試模式信號(hào)，并且向第一選擇器輸出所選擇的作為測(cè)試信號(hào)。
第一測(cè)試模式發(fā)生器允許不從外部接收測(cè)試信號(hào)而測(cè)試第一存儲(chǔ)芯片。也就是說，能夠執(zhí)行包含在SIP或MCP中的存儲(chǔ)芯片的內(nèi)置自測(cè)試(BIST)。
根據(jù)本發(fā)明的半導(dǎo)體器件的另一方面，邏輯芯片具有第二測(cè)試模式發(fā)生器和第四選擇器。第二測(cè)試模式發(fā)生器產(chǎn)生第二測(cè)試模式信號(hào)來測(cè)試第二存儲(chǔ)芯片。第四選擇器排列在第二開關(guān)電路和第二選擇器之間。當(dāng)測(cè)試方式信號(hào)代表第一測(cè)試方式時(shí)第四選擇器選擇通過第二開關(guān)電路提供的外部信號(hào)，在測(cè)試方式信號(hào)代表第二測(cè)試方式時(shí)選擇第二測(cè)試模式信號(hào)，并且向第二選擇器輸出所選擇的作為測(cè)試信號(hào)。
第二測(cè)試模式發(fā)生器允許不從外部接收測(cè)試信號(hào)而測(cè)試第二存儲(chǔ)芯片。也就是說，能夠執(zhí)行包含在SIP或MCP中的存儲(chǔ)芯片的內(nèi)置自測(cè)試(BIST)。
根據(jù)本發(fā)明的半導(dǎo)體器件的另一方面，邏輯電路具有時(shí)鐘終端和時(shí)鐘轉(zhuǎn)換器。時(shí)鐘終端接收從半導(dǎo)體器件的外部提供的時(shí)鐘信號(hào)。時(shí)鐘轉(zhuǎn)換器轉(zhuǎn)換在時(shí)鐘終端接收的時(shí)鐘信號(hào)的頻率并且把轉(zhuǎn)換的時(shí)鐘信號(hào)提供給邏輯芯片的內(nèi)電路。這樣就允許邏輯電路以及第一和第二存儲(chǔ)芯片在最適宜的時(shí)間運(yùn)行，而不依賴安裝了半導(dǎo)體器件的系統(tǒng)的時(shí)鐘周期。
根據(jù)本發(fā)明的半導(dǎo)體器件的另一方面，邏輯電路具有時(shí)鐘發(fā)生器以產(chǎn)生應(yīng)用于邏輯電路內(nèi)部電路的時(shí)鐘信號(hào)。既然時(shí)鐘信號(hào)能夠在邏輯芯片中產(chǎn)生，就不必要從外部接收時(shí)鐘信號(hào)，因此不再需要時(shí)鐘終端。這樣也允許邏輯電路以及第一和第二存儲(chǔ)芯片在最適宜的時(shí)間運(yùn)行，而不依賴安裝了半導(dǎo)體器件的系統(tǒng)的時(shí)鐘周期。
本發(fā)明提供一種包括邏輯芯片和被所述邏輯芯片存取的存儲(chǔ)芯片的半導(dǎo)體器件，它安裝在單一的封裝中，所述邏輯芯片包括方式選擇終端，用來接收方式選擇信號(hào)，它選擇第一和第二測(cè)試方式中的一個(gè)來測(cè)試所述存儲(chǔ)芯片；模式發(fā)生器，用來在所述第一測(cè)試方式下運(yùn)行從而為所述存儲(chǔ)芯片產(chǎn)生內(nèi)部測(cè)試模式；測(cè)試結(jié)果終端，用來輸出根據(jù)所述內(nèi)部測(cè)試模式執(zhí)行的測(cè)試的結(jié)果；第一多功能終端，在所述第二測(cè)試方式中起測(cè)試終端的作用而在正常運(yùn)行下起正常終端的作用；和模式選擇器，用來在所述第一測(cè)試方式下選擇從所述模式發(fā)生器輸出的所述內(nèi)部測(cè)試模式，在所述第二測(cè)試方式下選擇通過所述測(cè)試終端提供的外部測(cè)試模式，并把所選擇的測(cè)試模式輸出到所述存儲(chǔ)芯片中。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯芯片具有接收模式選擇信號(hào)的模式選擇終端；和所述模式發(fā)生器具有產(chǎn)生許多所述內(nèi)部測(cè)試模式并響應(yīng)所述模式選擇信號(hào)而輸出內(nèi)部測(cè)試模式中的一個(gè)的功能。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中兩個(gè)所述內(nèi)部測(cè)試模式是第一測(cè)試模式和由在所述第一測(cè)試模式上加上一個(gè)不同的測(cè)試模式而組成的第二測(cè)試模式。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中兩個(gè)所述內(nèi)部測(cè)試模式是不包含向與存儲(chǔ)芯片中的監(jiān)視存儲(chǔ)單元相鄰的存儲(chǔ)單元寫入數(shù)據(jù)的虛擬寫模式的第一測(cè)試模式，和包含所述虛擬寫模式的第二測(cè)試模式。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯芯片具有接收時(shí)間選擇信號(hào)的時(shí)間選擇終端；所述存儲(chǔ)芯片包括存儲(chǔ)單元，和用來從所述存儲(chǔ)單元輸入數(shù)據(jù)和輸出數(shù)據(jù)的位線；以及所述模式發(fā)生器包括預(yù)充電控制電路，它根據(jù)所述時(shí)間選擇信號(hào)，改變從向所述存儲(chǔ)單元寫入數(shù)據(jù)的末期到開始向位線預(yù)充電的時(shí)間間隔。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯芯片具有接收時(shí)間選擇信號(hào)的時(shí)間選擇終端；所述存儲(chǔ)芯片包括易失性存儲(chǔ)單元，它們每一個(gè)都具有保持?jǐn)?shù)據(jù)的電容器；以及所述模式發(fā)生器包括更新控制電路，用來根據(jù)所述時(shí)間選擇信號(hào)改變執(zhí)行所述存儲(chǔ)單元的更新運(yùn)行的間隔。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯芯片具有接收失效方式信號(hào)的失效方式終端；和失效方式選擇器，用來在所述第一測(cè)試方式下根據(jù)所述失效方式信號(hào)選擇在緊接著第一失效后測(cè)試中斷或者不管失效執(zhí)行所有的測(cè)試。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯芯片具有第二多功能終端，它在所述第一測(cè)試方式下起測(cè)試項(xiàng)目終端的作用而在所述正常運(yùn)行下起所述正常終端的作用。所述測(cè)試項(xiàng)目終端根據(jù)所述內(nèi)部測(cè)試模式輸出將連續(xù)執(zhí)行的測(cè)試項(xiàng)目。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯芯片具有模式改變終端，用來接收模式改變信號(hào)；模式改變電路，用來根據(jù)所述模式改變信號(hào)改變期望數(shù)據(jù)；和數(shù)據(jù)比較器，用來根據(jù)所述模式改變信號(hào)接收從所述模式改變電路輸出的正確或不正確的期望數(shù)據(jù)，把接收到的數(shù)據(jù)和從所述存儲(chǔ)芯片中讀的數(shù)據(jù)比較，并把比較結(jié)果作為所述測(cè)試結(jié)果輸出。
本發(fā)明還提供一種半導(dǎo)體器件，包括存儲(chǔ)連接終端，連接于安裝在與半導(dǎo)體器件相同的封裝中的存儲(chǔ)芯片的終端上；方式選擇終端，用來接收方式選擇信號(hào)，它選擇第一和第二測(cè)試方式中的一個(gè)來測(cè)試所述存儲(chǔ)芯片；模式發(fā)生器，在所述第一測(cè)試方式下運(yùn)行以便為所述存儲(chǔ)芯片產(chǎn)生內(nèi)部測(cè)試模式；測(cè)試結(jié)果終端，用來輸出根據(jù)所述內(nèi)部測(cè)試模式執(zhí)行的測(cè)試的結(jié)果；多功能終端，在所述第二測(cè)試方式下起測(cè)試終端的作用而在正常運(yùn)行下起正常終端的作用；和模式選擇器，用來在所述第一測(cè)試方式下選擇從所述模式發(fā)生器輸出的所述內(nèi)部測(cè)試模式，在所述第二測(cè)試方式下選擇通過所述測(cè)試終端提供的內(nèi)部測(cè)試模式，并把所選擇的測(cè)試模式輸出到所述存儲(chǔ)芯片。
本發(fā)明還提供安裝在單一封裝中的半導(dǎo)體器件，包括第一和第二存儲(chǔ)芯片和具有控制所述第一和第二存儲(chǔ)芯片的邏輯電路的邏輯芯片，其中所述邏輯電路包括外部終端，用來接收存取所述第一和第二存儲(chǔ)芯片的外部信號(hào)；測(cè)試開始終端，用來接收測(cè)試開始信號(hào)，它在所述第一和第二存儲(chǔ)芯片中的至少一個(gè)被測(cè)試時(shí)被激活而當(dāng)所述第一和第二存儲(chǔ)芯片都正常運(yùn)行時(shí)不被激活；存取信號(hào)發(fā)生器，用來把存取所述第一存儲(chǔ)芯片的外部信號(hào)轉(zhuǎn)換成與所述第一存儲(chǔ)芯片的界面匹配的存儲(chǔ)器存取信號(hào)；和第一選擇器，用來在所述測(cè)試開始信號(hào)的激活期間選擇所述外部信號(hào)，在所述測(cè)試開始信號(hào)的非激活期間選擇所述存儲(chǔ)器存取信號(hào)作為測(cè)試信號(hào)，并把所選擇的信號(hào)輸出到所述第一存儲(chǔ)芯片。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯電路具有第一轉(zhuǎn)換電路，它在所述測(cè)試開始信號(hào)激活期間把所述外部信號(hào)作為所述測(cè)試信號(hào)輸出到所述第一選擇器，而在所述測(cè)試開始信號(hào)非激活期間把所述外部信號(hào)輸出到所述存取信號(hào)發(fā)生器。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯電路具有存儲(chǔ)器選擇終端，用來接收存儲(chǔ)器選擇信號(hào)，它選擇所述第一和第二存儲(chǔ)芯片來作測(cè)試；緩沖電路，用來接收存取所述第二存儲(chǔ)芯片的所述外部信號(hào)；第二選擇器，用來在所述測(cè)試開始信號(hào)的激活期間選擇所述測(cè)試信號(hào)，在所述測(cè)試開始信號(hào)的非激活期間選擇通過所述緩沖電路傳輸?shù)耐獠啃盘?hào)，并且把所選擇的信號(hào)輸出給所述第二存儲(chǔ)芯片；和第二轉(zhuǎn)換電路，分布在所述第一轉(zhuǎn)換電路和所述第一選擇器之間，用來根據(jù)所述存儲(chǔ)選擇信號(hào)把通過所述第一轉(zhuǎn)換電路提供的所述測(cè)試信號(hào)輸出到所述第一和第二選擇器中的一個(gè)。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯電路具有測(cè)試方式終端，用來接收測(cè)試方式信號(hào)，它在所述測(cè)試開始信號(hào)激活期間選擇測(cè)試方式中的一個(gè)；第一測(cè)試模式發(fā)生器，用來產(chǎn)生測(cè)試所述第一存儲(chǔ)芯片的第一測(cè)試模式信號(hào)；和第三選擇器，分布在所述第二轉(zhuǎn)換電路和所述第一選擇器之間，用來在所述測(cè)試方式信號(hào)代表第一測(cè)試方式時(shí)選擇通過所述第二轉(zhuǎn)換電路提供的所述外部信號(hào)，在所述測(cè)試方式信號(hào)代表第二測(cè)試方式時(shí)選擇所述第一測(cè)試模式信號(hào)，并把所選擇的信號(hào)作為所述測(cè)試信號(hào)輸出到所述第一選擇器。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯電路具有第二測(cè)試模式發(fā)生器，用來產(chǎn)生測(cè)試所述第二存儲(chǔ)芯片的第二測(cè)試模式信號(hào)；和第四選擇器，分布在所述第二轉(zhuǎn)換電路和所述第二選擇器之間，用來在所述測(cè)試方式信號(hào)代表第一測(cè)試方式時(shí)選擇通過所述第二轉(zhuǎn)換電路提供的所述外部信號(hào)，在所述測(cè)試方式信號(hào)代表第二測(cè)試方式時(shí)選擇所述第二測(cè)試模式信號(hào)，并把所選擇的信號(hào)作為所述測(cè)試信號(hào)輸出到所述第二選擇器。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯電路具有測(cè)試方式終端，用來接收測(cè)試方式信號(hào)，它在所述測(cè)試開始信號(hào)激活期間選擇測(cè)試方式中的一個(gè)；第一測(cè)試模式發(fā)生器，用來產(chǎn)生測(cè)試所述第一存儲(chǔ)芯片的第一測(cè)試模式信號(hào)；和第三選擇器，分布在所述外部終端和所述第一選擇器之間，用來在所述測(cè)試方式信號(hào)代表第一測(cè)試方式時(shí)選擇所述外部信號(hào)，在所述測(cè)試方式信號(hào)代表第二測(cè)試方式時(shí)選擇所述第一測(cè)試模式信號(hào)，并把所選擇的信號(hào)作為所述測(cè)試信號(hào)輸出到所述第一選擇器。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯電路具有第二測(cè)試模式發(fā)生器，用來產(chǎn)生測(cè)試所述第二存儲(chǔ)芯片的第二測(cè)試模式信號(hào)；和第四選擇器，分布在所述外部終端和第二選擇器之間，用來在所述測(cè)試方式信號(hào)代表第一測(cè)試方式時(shí)選擇所述外部信號(hào)，在所述測(cè)試方式信號(hào)代表第二測(cè)試方式時(shí)選擇所述第二測(cè)試模式信號(hào)，并把所選擇的信號(hào)作為所述測(cè)試信號(hào)輸出到所述第二選擇器。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯電路具有接收時(shí)鐘信號(hào)的時(shí)鐘終端；和時(shí)鐘轉(zhuǎn)換器，用來轉(zhuǎn)換在所述時(shí)鐘終端接收到的所述時(shí)鐘信號(hào)的頻率并把轉(zhuǎn)換了的時(shí)鐘信號(hào)提供到所述邏輯電路的內(nèi)部電路中。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯電路具有時(shí)鐘發(fā)生器，用來產(chǎn)生將應(yīng)用于所述邏輯電路的內(nèi)部電路的時(shí)鐘信號(hào)。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述第一存儲(chǔ)芯片是非易失性存儲(chǔ)器；并且所述第二存儲(chǔ)芯片易失性存儲(chǔ)器。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述第一存儲(chǔ)芯片是快閃存儲(chǔ)器；而所述第二存儲(chǔ)芯片是偽SRAM。
本發(fā)明還提供一種安裝在同一個(gè)封裝中的半導(dǎo)體器件，包括第一和第二存儲(chǔ)芯片，第二存儲(chǔ)芯片包括控制所述第一和第二存儲(chǔ)芯片的邏輯電路，其中所述邏輯電路包括外部終端，用來接收存取所述第一和第二存儲(chǔ)芯片的外部信號(hào)；測(cè)試開始終端，用來接收測(cè)試開始信號(hào)，它在所述第一和第二存儲(chǔ)芯片中的至少一個(gè)被測(cè)試時(shí)被激活而當(dāng)所述第一和第二存儲(chǔ)芯片都正常運(yùn)行時(shí)不被激活；存取信號(hào)發(fā)生器，用來把存取所述第一存儲(chǔ)芯片的外部信號(hào)轉(zhuǎn)換成與所述第一存儲(chǔ)芯片的界面匹配的存儲(chǔ)器存取信號(hào)；和第一選擇器，用來在所述測(cè)試開始信號(hào)的激活期間選擇所述外部信號(hào)作為測(cè)試信號(hào)，在所述測(cè)試開始信號(hào)的非激活期間選擇所述存儲(chǔ)器存取信號(hào)，并把所選擇的信號(hào)輸出到所述第一存儲(chǔ)芯片。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯電路具有第一轉(zhuǎn)換電路，它在所述測(cè)試開始信號(hào)激活期間把所述外部信號(hào)作為所述測(cè)試信號(hào)輸出到所述第一選擇器，而在所述測(cè)試開始信號(hào)非激活期間把所述外部信號(hào)輸出到所述存取信號(hào)發(fā)生器。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯電路具有存儲(chǔ)器選擇終端，用來接收存儲(chǔ)器選擇信號(hào)，它選擇所述第一和第二存儲(chǔ)芯片來作測(cè)試；緩沖電路，用來接收存取所述第二存儲(chǔ)芯片的所述外部信號(hào)；第二選擇器，用來在所述測(cè)試開始信號(hào)的激活期間選擇所述測(cè)試信號(hào)，在所述測(cè)試開始信號(hào)的非激活期間選擇通過所述緩沖電路傳輸?shù)耐獠啃盘?hào)，并且把所選擇的信號(hào)輸出給所述第二存儲(chǔ)芯片；和第二轉(zhuǎn)換電路，分布在所述第一轉(zhuǎn)換電路和所述第一選擇器之間，用來根據(jù)所述存儲(chǔ)選擇信號(hào)把通過所述第一轉(zhuǎn)換電路提供的所述測(cè)試信號(hào)輸出到所述第一和第二選擇器中的一個(gè)。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯電路具有測(cè)試方式終端，用來接收測(cè)試方式信號(hào)，它在所述測(cè)試開始信號(hào)激活期間選擇測(cè)試方式中的一個(gè)；第一測(cè)試模式發(fā)生器，用來產(chǎn)生測(cè)試所述第一存儲(chǔ)芯片的第一測(cè)試模式信號(hào)；和第三選擇器，分布在所述第二轉(zhuǎn)換電路和所述第一選擇器之間，用來在所述測(cè)試方式信號(hào)代表第一測(cè)試方式時(shí)選擇通過所述第二轉(zhuǎn)換電路提供的所述外部信號(hào)，在所述測(cè)試方式信號(hào)代表第二測(cè)試方式時(shí)選擇所述第一測(cè)試模式信號(hào)，并把所選擇的信號(hào)作為所述測(cè)試信號(hào)輸出到所述第一選擇器。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯電路具有第二測(cè)試模式發(fā)生器，用來產(chǎn)生測(cè)試所述第二存儲(chǔ)芯片的第二測(cè)試模式信號(hào)；和第四選擇器，分布在所述第二轉(zhuǎn)換電路和所述第二選擇器之間，用來在所述測(cè)試方式信號(hào)代表第一測(cè)試方式時(shí)選擇通過所述第二轉(zhuǎn)換電路提供的所述外部信號(hào)，在所述測(cè)試方式信號(hào)代表第二測(cè)試方式時(shí)選擇所述第二測(cè)試模式信號(hào)，并把所選擇的信號(hào)作為所述測(cè)試信號(hào)輸出到所述第二選擇器。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯電路具有測(cè)試方式終端，用來接收測(cè)試方式信號(hào)，它在所述測(cè)試開始信號(hào)激活期間選擇測(cè)試方式中的一個(gè)；第一測(cè)試模式發(fā)生器，用來產(chǎn)生測(cè)試所述第一存儲(chǔ)芯片的第一測(cè)試模式信號(hào)；和第三選擇器，分布在所述外部終端和所述第一選擇器之間，用來在所述測(cè)試方式信號(hào)代表第一測(cè)試方式時(shí)選擇所述外部信號(hào)，在所述測(cè)試方式信號(hào)代表第二測(cè)試方式時(shí)選擇所述第一測(cè)試模式信號(hào)，并把所選擇的信號(hào)作為所述測(cè)試信號(hào)輸出到所述第一選擇器。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯電路具有第二測(cè)試模式發(fā)生器，用來產(chǎn)生測(cè)試所述第二存儲(chǔ)芯片的第二測(cè)試方式信號(hào)；和第四選擇器，分布在所述外部終端和第二選擇器之間，用來在所述測(cè)試方式信號(hào)代表第一測(cè)試方式時(shí)選擇所述外部信號(hào)，在所述測(cè)試方式信號(hào)代表第二測(cè)試方式時(shí)選擇所述第二測(cè)試模式信號(hào)，并把所選擇的信號(hào)作為所述測(cè)試信號(hào)輸出到所述第二選擇器。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯電路具有接收時(shí)鐘信號(hào)的時(shí)鐘終端；和時(shí)鐘轉(zhuǎn)換器，用來轉(zhuǎn)換在所述時(shí)鐘終端接收到的所述時(shí)鐘信號(hào)的頻率并把轉(zhuǎn)換了的時(shí)鐘信號(hào)提供到所述邏輯電路的內(nèi)部電路中。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述邏輯電路具有時(shí)鐘發(fā)生器，用來產(chǎn)生將應(yīng)用于所述邏輯電路的內(nèi)部電路的時(shí)鐘信號(hào)。
根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述第一存儲(chǔ)芯片是非易失性存儲(chǔ)器；并且所述第二存儲(chǔ)芯片易失性存儲(chǔ)器。根據(jù)本發(fā)明的上述半導(dǎo)體器件，其中所述第一存儲(chǔ)芯片是快閃存儲(chǔ)器；而所述第二存儲(chǔ)芯片是偽SRAM。


由于以下結(jié)合附圖的詳細(xì)描述，本發(fā)明的本質(zhì)，原理和用途將變得更明顯，附圖中同樣的部分用相同的參考數(shù)字表示，其中圖1是顯示本發(fā)明的第一實(shí)施方案的框圖；圖2是顯示圖1中所示的存儲(chǔ)測(cè)試電路的細(xì)節(jié)的框圖；圖3是顯示圖2中所示的方式設(shè)定電路的細(xì)節(jié)的電路圖；圖4是顯示圖2中所示的模式選擇器的細(xì)節(jié)的電路圖；
圖5是顯示圖2中所示的數(shù)據(jù)轉(zhuǎn)換電路的細(xì)節(jié)的電路圖；圖6是顯示圖2中所示的命令，地址，和數(shù)據(jù)提供電路的細(xì)節(jié)的電路圖；圖7是顯示本發(fā)明的第二實(shí)施方案的框圖；圖8是顯示圖7中所示的存儲(chǔ)測(cè)試電路的細(xì)節(jié)的框圖；圖9是顯示圖8中所示的方式設(shè)定電路的細(xì)節(jié)的電路圖；圖10是顯示圖8中所示的模式發(fā)生器和模式選擇器的細(xì)節(jié)的框圖；圖11是顯示圖8中所示的數(shù)據(jù)轉(zhuǎn)換電路的細(xì)節(jié)的電路圖；圖12是顯示本發(fā)明的第三實(shí)施方案的框圖；圖13是顯示圖12中所示的方式設(shè)定電路的細(xì)節(jié)的電路圖；圖14是顯示圖12中所示的模式發(fā)生器和模式選擇器的細(xì)節(jié)的框圖；圖15是顯示本發(fā)明的第四實(shí)施方案的模式發(fā)生器和模式選擇器的細(xì)節(jié)的框圖；圖16是顯示本發(fā)明的第五實(shí)施方案的框圖；圖17是顯示圖16中所示的存儲(chǔ)測(cè)試電路的細(xì)節(jié)的框圖；圖18是顯示圖17中所示的數(shù)據(jù)輸出電路的細(xì)節(jié)的電路圖；圖19是顯示本發(fā)明的第六實(shí)施方案的存儲(chǔ)測(cè)試電路的細(xì)節(jié)的框圖；圖20是顯示圖19中所示的模式改變電路的細(xì)節(jié)的電路圖；圖21是顯示本發(fā)明的第七實(shí)施方案的框圖；圖22是顯示圖21中所示的第一，第二和第三轉(zhuǎn)換電路的細(xì)節(jié)的電路圖；圖23是顯示圖21中所示的第一和第二選擇器細(xì)節(jié)的電路圖；圖24是解釋外部信號(hào)和提供給存儲(chǔ)器測(cè)信號(hào)之間的對(duì)應(yīng)的圖表；圖25是顯示本發(fā)明的第八實(shí)施方案的框圖；圖26是顯示本發(fā)明的第九實(shí)施方案的框圖；圖27是顯示圖26中所示的第三和第四選擇器細(xì)節(jié)的電路圖；
圖28是顯示本發(fā)明的第十實(shí)施方案的框圖；圖29是顯示本發(fā)明的第十一實(shí)施方案的框圖；圖30是顯示本發(fā)明的第十二實(shí)施方案的框圖；圖31是顯示本發(fā)明的第十三實(shí)施方案的框圖；圖32是顯示本發(fā)明的第十四實(shí)施方案的框圖；具體實(shí)施方案下面將參照附圖來描述本發(fā)明的實(shí)施方案。
圖1顯示了根據(jù)本發(fā)明的半導(dǎo)體器件的第一實(shí)施方案。通過在系統(tǒng)接線板10上安裝邏輯芯片12和存儲(chǔ)芯片14，半導(dǎo)體器件形成為封裝系統(tǒng)(以后僅僅提為SIP)。在圖1中，在邏輯芯片12的外圍附近顯示的小圓圈代表SIP的外部終端。邏輯芯片12具有存儲(chǔ)連接終端(沒有顯示)用來與存儲(chǔ)芯片14的終端連接。在圖1中，用粗線表示的信號(hào)線每個(gè)都由許多信號(hào)線組成。
邏輯芯片12具有邏輯電路16，它與時(shí)鐘信號(hào)CLK，存儲(chǔ)控制器18，存儲(chǔ)器界面20和22，存儲(chǔ)測(cè)試電路24，入口電路26，外部界面28和30，存儲(chǔ)測(cè)試界面32和開關(guān)34同時(shí)運(yùn)行。
例如，存儲(chǔ)芯片14是安裝在系統(tǒng)接線板上的SDRAM(同步DRAM)，它與時(shí)鐘信號(hào)CLK同時(shí)運(yùn)行。存儲(chǔ)芯片14具有許多以矩陣形狀排列的存儲(chǔ)單元MC，許多向這些存儲(chǔ)單元MC輸入數(shù)據(jù)和從這里輸出數(shù)據(jù)的位線BL，和選擇存儲(chǔ)單元MC的字線WL。每個(gè)存儲(chǔ)芯片MC具有保存數(shù)據(jù)的電容。也就是說，存儲(chǔ)單元MC是易失性存儲(chǔ)單元。
邏輯電路16具有許多作為系統(tǒng)必需的功能塊，并具有控制存儲(chǔ)控制器18在正常運(yùn)行下存取存儲(chǔ)芯片14的功能。在這里，正常運(yùn)行意味著SIP作為產(chǎn)品運(yùn)行，換句話說，作為組成在便攜式裝備中的一個(gè)系統(tǒng)的SIP的運(yùn)行。
存儲(chǔ)控制器18改變來自存儲(chǔ)測(cè)試電路24的命令信號(hào)BCMD和地址信號(hào)BADD的時(shí)間以致他們與存儲(chǔ)芯片14匹配。然后存儲(chǔ)控制器18通過存儲(chǔ)器界面20向存儲(chǔ)芯片14輸出時(shí)間改變信號(hào)，與命令信號(hào)MCMD和地址信號(hào)MADD一樣。存儲(chǔ)控制器18也從存儲(chǔ)測(cè)試電路24接收數(shù)據(jù)信號(hào)BDT(寫數(shù)據(jù))并且然后把它們作為數(shù)據(jù)信號(hào)MDT通過存儲(chǔ)器界面22輸出到存儲(chǔ)芯片14。存儲(chǔ)控制器18也通過存儲(chǔ)器界面22從存儲(chǔ)芯片14接收數(shù)據(jù)信號(hào)MDT(讀數(shù)據(jù))并且然后把它們作為數(shù)據(jù)信號(hào)BDT輸出到存儲(chǔ)測(cè)試電路24。
在這里，存儲(chǔ)控制器18和存儲(chǔ)芯片14之間的信號(hào)線在正常運(yùn)行下與第一和第二測(cè)試方式下都投入使用。因此，在第一或第二測(cè)試方式下，能夠執(zhí)行邏輯芯片12和存儲(chǔ)芯片14之間的連接測(cè)試(界面測(cè)試)。
存儲(chǔ)測(cè)試電路24響應(yīng)來源于入口電路26的入口信號(hào)ENT而運(yùn)行。當(dāng)存儲(chǔ)芯片14的運(yùn)行測(cè)試被從SIP的外部控制時(shí)，入口信號(hào)ENT被激活成為活性的直到測(cè)試的終止。存儲(chǔ)測(cè)試電路24的狀況與通過方式終端從SIP的外部提供的方式信號(hào)MODE(MODE1)一致地處于第一或第二測(cè)試方式。因此，方式終端和方式信號(hào)MODE起方式選擇終端的作用，分別選擇測(cè)試方式和方式選擇信號(hào)。
在第一測(cè)試方式中，存儲(chǔ)測(cè)試電路24產(chǎn)生內(nèi)部測(cè)試模式(pattern)來測(cè)試存儲(chǔ)芯片14。就是說，存儲(chǔ)測(cè)試電路24對(duì)安裝在SIP中的存儲(chǔ)芯片14具有內(nèi)置自測(cè)試功能(BIST測(cè)試)。BIST測(cè)試的結(jié)果在BIST測(cè)試的末期作為測(cè)試結(jié)果信號(hào)RIST1而輸出。
在第二測(cè)試方式中，存儲(chǔ)測(cè)試電路24掩飾BIST功能并起接收從SIP的外部提供的命令信號(hào)DCMD，地址信號(hào)DADD和數(shù)據(jù)信號(hào)DWDT(寫信號(hào))以及把這些接收到的信號(hào)輸出到存儲(chǔ)控制器18的作用。就是說，在第二測(cè)試方式中，存儲(chǔ)測(cè)試電路24起傳送路徑的作用，它向存儲(chǔ)芯片14直接傳送從外部提供的外部測(cè)試模式。
從邏輯電路16接收到存儲(chǔ)芯片14的測(cè)試要求，入口電路26激活入口信號(hào)ENT。外部界面28和30在第二測(cè)試方式中運(yùn)行。外部界面28從SIP的外部接收命令信號(hào)DCMD和地址信號(hào)DADD并輸出這些接收到的信號(hào)到存儲(chǔ)測(cè)試電路24。外部界面30從SIP的外部接收寫數(shù)據(jù)信號(hào)DWDT和地址信號(hào)DADD并把它們輸出到存儲(chǔ)測(cè)試電路24中。同時(shí)外部界面30也從存儲(chǔ)測(cè)試電路24接收讀數(shù)據(jù)信號(hào)DRDT并把它們輸出到外部終端EXT。
存儲(chǔ)測(cè)試界面32接收方式信號(hào)MODE并把接收到的信號(hào)作為方式信號(hào)MODE1輸出。存儲(chǔ)測(cè)試界面32接收測(cè)試結(jié)果信號(hào)RSLT1并且把接收到的信號(hào)作為測(cè)試結(jié)果信號(hào)RSLT輸出到測(cè)試結(jié)果終端。
開關(guān)34在正常運(yùn)行中連接外部終端EXT到邏輯電路16，而在第二測(cè)試方式中連接外部終端EXT的部分到外部界面28和30。就是說，部分外部終端EXT是第一多功能終端，它在正常運(yùn)行中作為正常終端使用而在第二測(cè)試方式中作為測(cè)試終端使用。
圖2顯示了在圖1中所示存儲(chǔ)測(cè)試電路24的細(xì)節(jié)。存儲(chǔ)測(cè)試電路24具有方式設(shè)定電路36，模式發(fā)生器38，模式選擇器40，數(shù)據(jù)轉(zhuǎn)換電路42，數(shù)據(jù)比較器44，命令提供電路46，地址提供電路48，數(shù)據(jù)提供電路50和測(cè)試結(jié)果輸出電路52。
方式設(shè)定電路36同時(shí)接收入口信號(hào)ENT和時(shí)鐘信號(hào)CLK并且把接收到的信號(hào)作為存儲(chǔ)測(cè)試信號(hào)MTEST輸出。當(dāng)激活存儲(chǔ)測(cè)試信號(hào)MTEST時(shí)，方式設(shè)定電路36同時(shí)把方式信號(hào)MODE1作為方式設(shè)定信號(hào)MDSET輸出。方式信號(hào)MODE1和方式設(shè)定信號(hào)MDSET各自都在第一測(cè)試方式中顯示高電平而在第二測(cè)試方式中顯示低電平。
模式發(fā)生器38響應(yīng)方式設(shè)定信號(hào)MDSET(第一測(cè)試方式)的高電平而被激活，產(chǎn)生內(nèi)部測(cè)試模式。產(chǎn)生的內(nèi)部測(cè)試模式作為命令信號(hào)PCMD，地址信號(hào)PADD和數(shù)據(jù)信號(hào)PWDT(寫數(shù)據(jù))而輸出。例如，內(nèi)部測(cè)試模式包括執(zhí)行許多測(cè)試的測(cè)試模式，例如ALL-0測(cè)試的寫和讀模式，ALL-1測(cè)試的寫和讀模式以及跨步測(cè)試的模式。模式發(fā)生器38同時(shí)向數(shù)據(jù)比較器44輸出期望數(shù)據(jù)EDT，它是存儲(chǔ)芯片14的寫數(shù)據(jù)，和對(duì)照啟動(dòng)信號(hào)CMPEN。當(dāng)數(shù)據(jù)比較器44中的比較結(jié)果顯示了差異，即發(fā)生的錯(cuò)誤，模式發(fā)生器38停止運(yùn)行。
當(dāng)方式設(shè)定信號(hào)MDSET處于高電平(第一測(cè)試方式)時(shí)，方式選擇器40選擇從模式發(fā)生器38輸出的命令信號(hào)PCMD，地址信號(hào)PADD和數(shù)據(jù)信號(hào)PDT。當(dāng)方式設(shè)定信號(hào)MDSET處于低電平(第二測(cè)試方式)，模式選擇器40選擇從外部提供的命令信號(hào)DCMD，地址信號(hào)DADD和寫數(shù)據(jù)信號(hào)DWDT。模式選擇器40把這樣選擇的信號(hào)作為命令信號(hào)CMD，地址信號(hào)ADD和數(shù)據(jù)信號(hào)DT輸出。
當(dāng)方式設(shè)定信號(hào)MDSET處于高電平，數(shù)據(jù)轉(zhuǎn)換電路42接收從存儲(chǔ)芯片14讀的數(shù)據(jù)信號(hào)BDT(讀信號(hào))并把接收到的數(shù)據(jù)信號(hào)作為讀數(shù)據(jù)信號(hào)DRDT輸出到數(shù)據(jù)比較器44。當(dāng)方式設(shè)定信號(hào)MDSET處于低電平，數(shù)據(jù)轉(zhuǎn)換電路42把接收到的數(shù)據(jù)信號(hào)作為讀數(shù)據(jù)信號(hào)DRDT輸出到外部。在這個(gè)例子中，讀數(shù)據(jù)信號(hào)DRDT的位寬度(例如8位)小于數(shù)據(jù)信號(hào)BDT的位寬度(例如32位)。也就是說，數(shù)據(jù)轉(zhuǎn)換電路42把某一時(shí)間接收到的數(shù)據(jù)信號(hào)BDT劃分成許多信號(hào)并且依據(jù)數(shù)據(jù)選擇信號(hào)DQSEL把它們作為讀數(shù)據(jù)信號(hào)DRDT在許多時(shí)間輸出。特別地，在第二測(cè)試方式中將輸出到外部的讀數(shù)據(jù)信號(hào)DRDT的較小位寬度能夠減少測(cè)試終端的個(gè)數(shù)。這樣能減少每個(gè)都負(fù)擔(dān)額外負(fù)載的多功能終端的個(gè)數(shù)，并使在正常運(yùn)行下由測(cè)試終端引起的影響最小。
同步于對(duì)照啟動(dòng)信號(hào)CMPEN，數(shù)據(jù)比較器44比較讀數(shù)據(jù)信號(hào)CRDT和期望數(shù)據(jù)EDT并在第一測(cè)試方式下把比較結(jié)果作為比較結(jié)果信號(hào)CMP輸出。當(dāng)比較結(jié)果顯示了等價(jià)時(shí)，比較結(jié)果信號(hào)CMP顯示低電平。當(dāng)比較結(jié)果顯示了差異時(shí)，比較結(jié)果信號(hào)CMP顯示高電平。
當(dāng)存儲(chǔ)測(cè)試信號(hào)MTEST激活時(shí)，命令提供電路46，地址提供電路48和數(shù)據(jù)提供電路50各自從模式選擇器40接收命令信號(hào)CMD，地址信號(hào)ADD和數(shù)據(jù)信號(hào)DT，并各自把這些接受到的信號(hào)作為命令信號(hào)BCMD，地址信號(hào)BADD和地址信號(hào)BDT輸出到圖1中所示的存儲(chǔ)控制器18。
測(cè)試結(jié)果輸出電路52保持由數(shù)據(jù)比較器44提供的比較結(jié)果信號(hào)CMP，并在測(cè)試的末期把保存的信號(hào)作為測(cè)試結(jié)果信號(hào)RSLT1輸出。雖然沒有在附圖中顯示，測(cè)試結(jié)果輸出電路52導(dǎo)致模式發(fā)生器38停止產(chǎn)生測(cè)試模式，并導(dǎo)致測(cè)試結(jié)果信號(hào)RSLT1在比較結(jié)果顯示了差異時(shí)(一旦比較結(jié)果信號(hào)CMP顯示了高電平時(shí))顯示高電平。當(dāng)接收到測(cè)試結(jié)果信號(hào)RSLT(圖1)顯示高電平時(shí)，用于測(cè)試SIP的分類檢測(cè)器判定SIP是缺陷產(chǎn)品。為了進(jìn)行分類，分類檢測(cè)器僅僅需要激活第一測(cè)試方式并接收測(cè)試結(jié)果，因此可以是不具有產(chǎn)生任何測(cè)試模式功能的單一評(píng)價(jià)接線板。既然將用于第一測(cè)試方式的SIP外部終端的個(gè)數(shù)小，執(zhí)行安裝在評(píng)價(jià)接線板上的許多SIP的測(cè)試是可能的。結(jié)果，測(cè)試時(shí)間能夠縮短。
圖3顯示了圖2所示的方式設(shè)定電路36的細(xì)節(jié)。方式設(shè)定電路36具有同步于時(shí)鐘信號(hào)CLK接受入口信號(hào)ENT并且把接受到的信號(hào)作為存儲(chǔ)測(cè)試信號(hào)MTEST輸出的觸發(fā)器F/F，和在柵極接收存儲(chǔ)測(cè)試信號(hào)MTEST的nMOS晶體管。
圖4顯示了圖2所示的模式選擇器40的細(xì)節(jié)。模式選擇器40具有響應(yīng)顯示高電平的方式設(shè)定信號(hào)MDSET而開啟的nMOS晶體管，響應(yīng)顯示低電平的方式設(shè)定信號(hào)MDSET而開啟的nMOS晶體管。也就是說，在第一測(cè)試方式下，來自模式發(fā)生器38的命令信號(hào)PCMD，地址信號(hào)PADD和寫數(shù)據(jù)信號(hào)PWDT被作為命令信號(hào)CMD，地址信號(hào)ADD和數(shù)據(jù)信號(hào)DT傳輸?shù)焦?yīng)電路46，48和50；而在第二測(cè)試方式下，來自外部的命令信號(hào)DCMD，地址信號(hào)DADD和寫數(shù)據(jù)信號(hào)DWDT被作為命令信號(hào)CMD，地址信號(hào)ADD和數(shù)據(jù)信號(hào)DT傳輸?shù)焦?yīng)電路46，48和50。
圖5顯示了圖2所示的數(shù)據(jù)轉(zhuǎn)換電路42的細(xì)節(jié)。數(shù)據(jù)轉(zhuǎn)換電路42具有響應(yīng)顯示高電平的方式設(shè)定信號(hào)MDSET而開啟的nMOS晶體管，響應(yīng)顯示低電平的方式設(shè)定信號(hào)MDSET而開啟的nMOS晶體管。也就是說，在第一測(cè)試方式下，來自存儲(chǔ)芯片14的數(shù)據(jù)信號(hào)BDT被作為讀數(shù)據(jù)信號(hào)CRDT傳輸?shù)綌?shù)據(jù)比較器44，而在第二測(cè)試方式下，它們被作為讀數(shù)據(jù)信號(hào)DRDT輸出到外部。
圖6顯示了圖2所示的命令提供電路46，地址提供電路48，和數(shù)據(jù)提供電路50的細(xì)節(jié)。這些供應(yīng)電路46，48和50每一個(gè)都具有響應(yīng)顯示高電平的方式設(shè)定信號(hào)MDSET而開啟的nMOS晶體管。也就是說，在第一和第二測(cè)試方式下，命令信號(hào)CMD，地址信號(hào)ADD和寫數(shù)據(jù)信號(hào)DT被作為命令信號(hào)BCMD，地址信號(hào)BADD和寫數(shù)據(jù)信號(hào)BDT傳輸?shù)酱鎯?chǔ)芯片14。
在以上描述的半導(dǎo)體器件中，例如，在封裝組裝之后使用評(píng)價(jià)接線板的最終測(cè)試中，導(dǎo)致方式信號(hào)MODE顯示高電平而SIP改變到第一測(cè)試方式。邏輯芯片12中的模式發(fā)生器40產(chǎn)生內(nèi)部測(cè)試模式，執(zhí)行存儲(chǔ)芯片14的測(cè)試。于是，測(cè)試存儲(chǔ)芯片14和邏輯芯片12和存儲(chǔ)芯片14之間的界面得到測(cè)試。
如果評(píng)價(jià)了假定缺陷是由存儲(chǔ)芯片14引起的有缺陷的SIP，SIP連接著的LSI檢測(cè)器導(dǎo)致方式信號(hào)MODE顯示低電平，并且SIP變成第二測(cè)試方式。LSI檢測(cè)器向存儲(chǔ)芯片14提供了一個(gè)不能在第一測(cè)試方式下提供的詳細(xì)測(cè)試模式或新的測(cè)試模式。然后，執(zhí)行存儲(chǔ)芯片14的詳細(xì)評(píng)價(jià)來確定存儲(chǔ)芯片14的缺陷的原因。第二測(cè)試方式在半導(dǎo)體器件的研制(緊接著原型組裝的評(píng)價(jià)測(cè)試)和缺陷產(chǎn)品的分析中尤其有效。在第二測(cè)試方式下通過模式選擇器40向存儲(chǔ)芯片14提供外部測(cè)試模式。因此，存儲(chǔ)芯片14的終端將不會(huì)受到外部終端EXT負(fù)載的直接影響。
在上面描述的本實(shí)施方案中，為測(cè)試存儲(chǔ)芯片14產(chǎn)生內(nèi)部測(cè)試信號(hào)的模式發(fā)生器38形成在邏輯芯片12中。這實(shí)現(xiàn)了安裝在封裝中的存儲(chǔ)芯片14能夠用測(cè)試所需要的最小個(gè)數(shù)的外部終端來測(cè)試，以及能夠同時(shí)測(cè)試邏輯芯片12和存儲(chǔ)芯片14之間的聯(lián)系。
模式選擇器40依據(jù)從外部提供的方式信號(hào)MODE選擇由模式發(fā)生器38產(chǎn)生的內(nèi)部測(cè)試模式或由外部提供的外部測(cè)試模式。因此，能夠不直接連接存儲(chǔ)芯片14的終端到外部終端EXT來詳細(xì)測(cè)試存儲(chǔ)芯片14。從而，在根據(jù)外部測(cè)試模式執(zhí)行的評(píng)價(jià)中，存儲(chǔ)芯片14的終端也不被外部終端EXT直接影響。
如上所述，存儲(chǔ)芯片14的終端不直接連接外部終端EXT。因此，當(dāng)存儲(chǔ)芯片14安裝在SIP系統(tǒng)接線板10的情況下，形成在系統(tǒng)接線板10中的布線的數(shù)目能夠減少，這樣能夠減少封裝費(fèi)用。當(dāng)布線數(shù)目的減少能夠減少系統(tǒng)接線板10的面積的情況下，封裝尺寸能夠減少，這能減少最終產(chǎn)品費(fèi)用。由于沒有對(duì)正常運(yùn)行不必需的布線與存儲(chǔ)芯片連接，那么能夠防止由于額外負(fù)載產(chǎn)生的信號(hào)延遲，特性退化以及其它等等。
圖7顯示了根據(jù)本發(fā)明的半導(dǎo)體器件的第二實(shí)施方案。在這一實(shí)施方案中，相應(yīng)于前述第一實(shí)施方案所描述的電路和信號(hào)用相同的參考標(biāo)志來標(biāo)記，它們的詳細(xì)描述省略了。
在第二實(shí)施方案中，通過在系統(tǒng)接線板10A上安裝邏輯芯片12A和存儲(chǔ)芯片14，形成SIP。在邏輯芯片12A中，形成存儲(chǔ)測(cè)試電路24A和存儲(chǔ)測(cè)試界面32A代替了第一實(shí)施方案的存儲(chǔ)測(cè)試電路24和存儲(chǔ)測(cè)試界面32。存儲(chǔ)測(cè)試電路24A和存儲(chǔ)測(cè)試界面32A接收2位方式信號(hào)MODE0，1(MODE)。第二實(shí)施方案的其他結(jié)構(gòu)與第一實(shí)施方案的相同。
存儲(chǔ)測(cè)試電路24A響應(yīng)由SIP的外部提供的方式信號(hào)MODE0，1而進(jìn)入第一或第二測(cè)試方式。特別地，當(dāng)方式信號(hào)MODE0，1的電平是“H，H”或“L，L”時(shí)，存儲(chǔ)測(cè)試電路24A進(jìn)入第一測(cè)試方式；當(dāng)方式信號(hào)MODE0，1的電平是“H，L”時(shí)，存儲(chǔ)測(cè)試電路24A進(jìn)入第二測(cè)試方式。
圖8顯示了圖7所示的存儲(chǔ)測(cè)試電路24A的細(xì)節(jié)。存儲(chǔ)測(cè)試電路24A具有接收方式信號(hào)MODE0，1的方式設(shè)定電路36A，接收方式設(shè)定信號(hào)MDST1，MDST2或MDST3的模式發(fā)生器38A，模式選擇器40A和數(shù)據(jù)轉(zhuǎn)換電路42A，它們各自都不同于第一實(shí)施方案的方式設(shè)定電路36，模式發(fā)生器38，模式選擇器40和數(shù)據(jù)轉(zhuǎn)換電路42。其它結(jié)構(gòu)與第一實(shí)施方案中的相同。
當(dāng)此2位方式信號(hào)MODE0，1顯示“H，H”，“L，L”或“H，L”時(shí)，方式設(shè)定電路36A分別激活方式設(shè)定信號(hào)MDST1，MDST2或MDST3。方式設(shè)定信號(hào)MDSET1或MDSET2的或邏輯，即方式設(shè)定電路MDSET12的激活，意謂第一測(cè)試方式。
在方式設(shè)定信號(hào)MDSET1激活時(shí)，模式發(fā)生器38A把命令信號(hào)PCMD1，地址信號(hào)PADD1和數(shù)據(jù)信號(hào)PWDT1作為內(nèi)部測(cè)試模式(第一測(cè)試模式)輸出。在方式設(shè)定信號(hào)MDSET2激活時(shí)，模式發(fā)生器38A把命令信號(hào)PCMD2，地址信號(hào)PADD2和數(shù)據(jù)信號(hào)PWDT2作為內(nèi)部測(cè)試模式(第二測(cè)試模式)輸出。于是，正如下面將描述的，方式信號(hào)MODE0，1(方式信號(hào)MODE)起選擇內(nèi)部測(cè)試模式的模式選擇信號(hào)的作用，而接收方式信號(hào)MODE的方式終端起模式選擇終端的作用。
模式選擇器40A在方式設(shè)定信號(hào)MDSET1的激活期間選擇第一測(cè)試模式，在方式設(shè)定信號(hào)MDSET2的激活期間選擇第二測(cè)試模式，在方式設(shè)定信號(hào)MDSET3的激活期間選擇外部測(cè)試模式(命令信號(hào)DCMD，地址信號(hào)DADD和寫數(shù)據(jù)信號(hào)DWDT)，并把所選擇的信號(hào)作為命令信號(hào)CMD，地址信號(hào)ADD和數(shù)據(jù)信號(hào)DT輸出。也就是說，在這一實(shí)施方案中，三個(gè)測(cè)試模式中的一個(gè)提供給存儲(chǔ)芯片14。
數(shù)據(jù)轉(zhuǎn)換電路42A接收從存儲(chǔ)芯片14讀取的數(shù)據(jù)信號(hào)BDT并在方式設(shè)定信號(hào)MDSET1和MDSET2的激活期間把它們作為讀數(shù)據(jù)信號(hào)CRDT輸出，而在方式設(shè)定信號(hào)MDSET3的激活期間把數(shù)據(jù)信號(hào)BDT作為讀數(shù)據(jù)信號(hào)DRDT輸出。也就是說，如第一實(shí)施方案那樣，數(shù)據(jù)轉(zhuǎn)換電路42A在第一測(cè)試方式下把從存儲(chǔ)芯片14中讀取的數(shù)據(jù)信號(hào)BDT傳輸?shù)綌?shù)據(jù)比較器44而在第二測(cè)試方式下傳輸?shù)綀D7所示的外部界面30。
圖9顯示了圖8所示的方式設(shè)定電路36A的細(xì)節(jié)。方式設(shè)定電路36A具有與第一實(shí)施方案相同的觸發(fā)器F/F，由方式信號(hào)MODE0，1(例如MODE0和MODE1)產(chǎn)生方式設(shè)定信號(hào)MDSET1，MDSET2和MDSET3的解碼器，三個(gè)在各自柵極接收存儲(chǔ)測(cè)試信號(hào)MTEST的nMOS晶體管，當(dāng)存儲(chǔ)測(cè)試信號(hào)MTEST顯示低電平時(shí)把方式設(shè)定信號(hào)MDSET1，MDSET2和MDSET3重置為低電平的三個(gè)nMOS晶體管，和由方式設(shè)定信號(hào)MDSET1和MDSET2產(chǎn)生方式設(shè)定信號(hào)MDSET12的或電路。
圖10顯示了圖8中所示的模式發(fā)生器38A和模式選擇器40A的細(xì)節(jié)。
模式發(fā)生器38A具有第一和第二模式發(fā)生器39a和39b。第一模式發(fā)生器39a響應(yīng)方式設(shè)定信號(hào)MDSET1(第一測(cè)試方式)的高電平而激活以產(chǎn)生同步于時(shí)鐘信號(hào)CLK的第一測(cè)試模式(內(nèi)部測(cè)試模式)。產(chǎn)生的內(nèi)部測(cè)試模式作為命令信號(hào)PCMD1，地址信號(hào)PADD1和數(shù)據(jù)信號(hào)PWDT1(寫數(shù)據(jù))輸出。第二模式發(fā)生器39b響應(yīng)方式設(shè)定信號(hào)MDSET2(第一測(cè)試方式)的高電平而激活以產(chǎn)生同步于時(shí)鐘信號(hào)CLK的第二測(cè)試模式(內(nèi)部測(cè)試模式)。產(chǎn)生的內(nèi)部測(cè)試模式作為命令信號(hào)PCMD2，地址信號(hào)PADD2和數(shù)據(jù)信號(hào)PWDT2(寫數(shù)據(jù))輸出。
這里，第二測(cè)試模式是通過在第一測(cè)試模式上加上不同的測(cè)試模式而產(chǎn)生的。換句話說，第一測(cè)試模式被包含在第二測(cè)試模式中。
模式選擇器40A具有直接提供電路41a和許多分別響應(yīng)方式設(shè)定信號(hào)MDSET1，MDSET2或MDSET3而選擇來自第一模式發(fā)生器39a的內(nèi)部測(cè)試模式，來自第二模式發(fā)生器39a的內(nèi)部測(cè)試模式或外部測(cè)試模式的許多nMOS晶體管。模式選擇器40A把選擇的測(cè)試模式作為命令信號(hào)CMD，地址信號(hào)ADD和數(shù)據(jù)信號(hào)DT輸出。直接供應(yīng)電路41a響應(yīng)方式設(shè)定信號(hào)MDSET3(第二測(cè)試方式)的高電平而被激活從而同步于時(shí)鐘信號(hào)CLK接收命令信號(hào)DCMD，地址信號(hào)DADD和寫數(shù)據(jù)信號(hào)DWDT。
圖11顯示了圖8所示的數(shù)據(jù)轉(zhuǎn)換電路42A的細(xì)節(jié)。數(shù)據(jù)轉(zhuǎn)換電路42A具有在方式設(shè)定信號(hào)MDSET3激活時(shí)開啟從而把數(shù)據(jù)信號(hào)BDT作為讀數(shù)據(jù)信號(hào)DRDT傳輸?shù)膎MOS晶體管，和在方式設(shè)定信號(hào)MDSET1或MDSET2激活時(shí)開啟從而把數(shù)據(jù)信號(hào)BDT作為讀數(shù)據(jù)信號(hào)CRDT傳輸?shù)膎MOS晶體管。
在以上描述的第二實(shí)施方案的半導(dǎo)體器件中，如在第一實(shí)施方案中一樣，第一測(cè)試方式用來在緊接著半導(dǎo)體器件的組裝之后執(zhí)行最終測(cè)試，而第二測(cè)試方式用來執(zhí)行存儲(chǔ)芯片14的詳細(xì)評(píng)價(jià)。此外，在本第二實(shí)施方案中，在最終測(cè)試中，當(dāng)缺陷分?jǐn)?shù)高時(shí)在大規(guī)模生產(chǎn)的初期使用詳細(xì)的第二測(cè)試模式來執(zhí)行測(cè)試，而當(dāng)缺陷分?jǐn)?shù)低時(shí)在大規(guī)模生產(chǎn)的穩(wěn)定期間使用簡(jiǎn)單的第一測(cè)試模式(缺陷的探出率高的測(cè)試模式)來執(zhí)行測(cè)試。在大規(guī)模生產(chǎn)的特定時(shí)期中的測(cè)試模式簡(jiǎn)化能夠縮短測(cè)試時(shí)間。
本實(shí)施方案能夠提供前述與第一實(shí)施方案類似的效果。此外，在本實(shí)施方案中，第一或第二測(cè)試模式根據(jù)方式信號(hào)MODE有選擇性地輸出到存儲(chǔ)芯片14。例如，大規(guī)模生產(chǎn)的開始時(shí)期和穩(wěn)定時(shí)期之間內(nèi)部測(cè)試模式的簡(jiǎn)單改變能夠縮短時(shí)間。
圖12顯示了根據(jù)本發(fā)明的半導(dǎo)體器件的第三實(shí)施方案中的存儲(chǔ)測(cè)試電路24B。在此實(shí)施方案中，相應(yīng)于在前述第一和第二實(shí)施方案中描述的電路和信號(hào)用同樣的參考標(biāo)志來標(biāo)記，它們的詳細(xì)描述省略了。
在此第三實(shí)施方案中，代替第一實(shí)施方案中的存儲(chǔ)測(cè)試電路24和存儲(chǔ)測(cè)試界面32，形成了存儲(chǔ)測(cè)試電路24B和存儲(chǔ)測(cè)試界面(沒有顯示)。第三實(shí)施方案中除了存儲(chǔ)測(cè)試電路24B和存儲(chǔ)測(cè)試界面(沒有顯示)之外的結(jié)構(gòu)與第一和第二實(shí)施方案的相同。
存儲(chǔ)測(cè)試電路24B具有接收方式信號(hào)MODE0-2的方式設(shè)定電路36B和接收方式設(shè)定信號(hào)MDSET1-4的模式發(fā)生器38B，它們不同于第二實(shí)施方案中的方式設(shè)定電路36A和模式發(fā)生器38A。其它結(jié)構(gòu)與第一和第二實(shí)施方案中的相同。這里，方式信號(hào)MODE2相應(yīng)于時(shí)間選擇信號(hào)，而接收由外部提供的方式信號(hào)MODE2(MODE)的方式終端相應(yīng)于時(shí)間選擇終端。
當(dāng)方式信號(hào)MODE0，1顯示“H，H”，“L，L”，“H，L”電平時(shí)，方式設(shè)定電路36B分別激活方式設(shè)定信號(hào)MDSET1，MDSET2或MDSET3。同時(shí)，方式設(shè)定電路36B把方式信號(hào)MODE2作為方式設(shè)定信號(hào)MDSET4輸出。方式設(shè)定信號(hào)MDSET1或MDSET2的或邏輯，即方式設(shè)定信號(hào)MDSET12的激活，意謂著如在第二實(shí)施方案中的第一測(cè)試方式。
在方式設(shè)定信號(hào)MDSET1的激活時(shí)模式發(fā)生器38B把命令信號(hào)PCMD1，地址信號(hào)PADD1和數(shù)據(jù)信號(hào)PWDT1作為內(nèi)部測(cè)試模式(第一測(cè)試模式)輸出。在方式設(shè)定信號(hào)MDSET2激活時(shí)模式發(fā)生器38B把命令信號(hào)PCMD2，地址信號(hào)PADD2和數(shù)據(jù)信號(hào)PWDT2作為內(nèi)部測(cè)試模式(第二測(cè)試模式)輸出。此外，模式發(fā)生器38B依據(jù)方式設(shè)定電路MDSET4的電平改變測(cè)試模式輸出的時(shí)間。特別地，提供信號(hào)邊緣的參考時(shí)鐘信號(hào)依據(jù)方式設(shè)定信號(hào)MDSET4而轉(zhuǎn)換，因此在不同的時(shí)間產(chǎn)生命令信號(hào)PCMD1和其它。
圖13顯示了圖12所示的方式設(shè)定電路36B的細(xì)節(jié)。方式設(shè)定電路36B是通過第二實(shí)施方案的方式設(shè)定電路36A(圖9)加上一個(gè)緩沖器(兩個(gè)反相器)和一個(gè)用來接收方式信號(hào)MODE2和把接收到的信號(hào)作為方式設(shè)定信號(hào)MDSET4輸出的nMOS晶體管。當(dāng)方式測(cè)試信號(hào)MTSET處于高電平時(shí)該nMOS晶體管輸出方式設(shè)定信號(hào)MDSET4。
圖14顯示了圖12所示的模式發(fā)生器38B和模式選擇器40A。模式發(fā)生器38B具有第一和第二模式發(fā)生器39c和39d以及預(yù)充電控制電路39e。第一模式發(fā)生器39c響應(yīng)方式設(shè)定信號(hào)MDSET1(第一測(cè)試方式)的高電平而激活以產(chǎn)生同步于時(shí)鐘信號(hào)CLK的第一測(cè)試模式(內(nèi)部測(cè)試模式)。產(chǎn)生的內(nèi)部測(cè)試模式作為命令信號(hào)PCMD1，地址信號(hào)PADD1和數(shù)據(jù)信號(hào)PWDT1(寫數(shù)據(jù))輸出。第二模式發(fā)生器39d響應(yīng)方式設(shè)定信號(hào)MDSET2(第一測(cè)試方式)的高電平而激活以產(chǎn)生同步于時(shí)鐘信號(hào)CLK的第二測(cè)試模式(內(nèi)部測(cè)試模式)。產(chǎn)生的內(nèi)部測(cè)試模式作為命令信號(hào)PCMD2，地址信號(hào)PADD2和數(shù)據(jù)信號(hào)PWDT2(寫數(shù)據(jù))輸出。
預(yù)充電控制電路39e響應(yīng)方式設(shè)定信號(hào)MDSET4向第一和第二模式發(fā)生器39c和39d輸出時(shí)間控制信號(hào)TCON。響應(yīng)時(shí)間控制信號(hào)TCON的高電平，第一和第二模式發(fā)生器39c和39d延長(zhǎng)了輸出最后的寫數(shù)據(jù)的時(shí)間到位線開始預(yù)充電的時(shí)間之間的間隔。特別地，在輸出最后的寫數(shù)據(jù)之后插入預(yù)設(shè)數(shù)量的NOP(無運(yùn)行)命令直到提供預(yù)充電命令。
本實(shí)施方案能夠提供和前述第一和第二實(shí)施方案相同的效果。此外，在本實(shí)施方案中，甚至是在SIP的組裝之后也容易從外部依據(jù)方式信號(hào)MODE2改變預(yù)充電位線的時(shí)間。
圖15顯示了根據(jù)本發(fā)明的半導(dǎo)體器件的第四實(shí)施方案中的模式發(fā)生器38C和模式選擇器40A。本實(shí)施方案中除了模式發(fā)生器38C之外的結(jié)構(gòu)都與第三實(shí)施方案中的相同。在此實(shí)施方案中，相應(yīng)于在前述第一到第三實(shí)施方案中描述的電路和信號(hào)用同樣的參考標(biāo)志來標(biāo)記，它們的詳細(xì)描述省略了。
模式發(fā)生器38C具有第一和第二模式發(fā)生器39f和39g以及更新控制電路39h。第一模式發(fā)生器39f響應(yīng)方式設(shè)定信號(hào)MDSET1(第一測(cè)試方式)的高電平而激活以產(chǎn)生同步于時(shí)鐘信號(hào)CLK的第一測(cè)試模式(內(nèi)部測(cè)試模式)。產(chǎn)生的內(nèi)部測(cè)試模式作為命令信號(hào)PCMD1，地址信號(hào)PADD1和數(shù)據(jù)信號(hào)PWDT1(寫數(shù)據(jù))輸出。第二模式發(fā)生器39g響應(yīng)方式設(shè)定信號(hào)MDSET2(第一測(cè)試方式)的高電平而激活以產(chǎn)生同步于時(shí)鐘信號(hào)CLK的第二測(cè)試模式(內(nèi)部測(cè)試模式)。產(chǎn)生的內(nèi)部測(cè)試模式作為命令信號(hào)PCMD2，地址信號(hào)PADD2和數(shù)據(jù)信號(hào)PWDT2(寫數(shù)據(jù))輸出。
更新控制電路39h響應(yīng)方式設(shè)定信號(hào)MDSET4而向第一和第二模式發(fā)生器39f和39g輸出時(shí)間控制信號(hào)TCON2。響應(yīng)時(shí)間控制信號(hào)TCON2的高電平，第一和第二模式發(fā)生器39f和39g延長(zhǎng)了為存儲(chǔ)單元執(zhí)行更新運(yùn)行的間隔(更新要求間隔)。特別地，在更新要求之間插入預(yù)設(shè)數(shù)量的NOP命令。
本實(shí)施方案能夠提供和前述第一和第二實(shí)施方案相同的效果。此外，在本實(shí)施方案中，甚至是在SIP的組裝之后，也能從外部依據(jù)方式信號(hào)MODE2改變更新要求的間隔從而允許對(duì)存儲(chǔ)單元更新特性(數(shù)據(jù)保留特性)的詳細(xì)測(cè)試的執(zhí)行。
圖16顯示了根據(jù)本發(fā)明的半導(dǎo)體器件的第五實(shí)施方案。在此實(shí)施方案中，相應(yīng)于在前述第一實(shí)施方案中描述的電路和信號(hào)用同樣的參考標(biāo)志來標(biāo)記，它們的詳細(xì)描述省略了。
在第五實(shí)施方案中，通過在系統(tǒng)接線板10D上安裝邏輯芯片12D和存儲(chǔ)芯片14，形成SIP。在邏輯芯片12D中，形成存儲(chǔ)測(cè)試電路24D和存儲(chǔ)測(cè)試界面32D代替了第一實(shí)施方案的存儲(chǔ)測(cè)試電路24和存儲(chǔ)測(cè)試界面32。存儲(chǔ)測(cè)試電路32D通過失效方式終端接收失效方式信號(hào)FMODE并把接收到的信號(hào)作為失效方式信號(hào)FMD輸出到存儲(chǔ)測(cè)試電路24D。部分外部終端EXT是第一多功能終端，它在正常運(yùn)行中作為正常終端使用而在第二測(cè)試方式中作為測(cè)試終端使用，和第二多功能終端，它在第一測(cè)試方式中作為測(cè)試項(xiàng)目終端用來輸出測(cè)試項(xiàng)目(將在下面描述的測(cè)試項(xiàng)目信號(hào)TITEM)。第五實(shí)施方案中的其它結(jié)構(gòu)與第一實(shí)施方案中的相同。
圖17顯示了圖16所示的存儲(chǔ)測(cè)試電路24D的細(xì)節(jié)。在存儲(chǔ)測(cè)試電路24D中，接收方式設(shè)定信號(hào)MDSET的模式發(fā)生器38D不同于第一實(shí)施方案模式發(fā)生器38。此外形成了數(shù)據(jù)輸出電路54。其它結(jié)構(gòu)和第一實(shí)施方案中的相同。在第一測(cè)試方式中，模式發(fā)生器38D和數(shù)據(jù)比較器44作為失效方式選擇器響應(yīng)失效方式信號(hào)FMODE而選擇，以便在第一失效后中斷測(cè)試或者不管失效也執(zhí)行所有的測(cè)試。
模式發(fā)生器38D響應(yīng)方式設(shè)定信號(hào)MDSET(第一測(cè)試方式)的高電平而被激活以產(chǎn)生內(nèi)部測(cè)試模式，它作為命令信號(hào)PCMD，地址信號(hào)PADD和數(shù)據(jù)信號(hào)PWDT(寫數(shù)據(jù))輸出。如果失效方式信號(hào)FMD處于低電平，模式發(fā)生器38D在第一失效時(shí)停止運(yùn)行。如果失效方式信號(hào)FMD處于高電平，甚至當(dāng)數(shù)據(jù)比較器44中的比較結(jié)果顯示了差異時(shí)，模式發(fā)生器38D也繼續(xù)產(chǎn)生測(cè)試模式。而且，模式發(fā)生器38D根據(jù)內(nèi)部測(cè)試模式，把將繼續(xù)執(zhí)行的測(cè)試項(xiàng)目作為測(cè)試項(xiàng)目信號(hào)TITEM輸出。
當(dāng)存儲(chǔ)測(cè)試信號(hào)MTEST處于高電平時(shí)，數(shù)據(jù)輸出電路54被激活。當(dāng)失效方式信號(hào)FMD處于低電平時(shí)，數(shù)據(jù)輸出電路54把由數(shù)據(jù)轉(zhuǎn)換電路42提供的讀數(shù)據(jù)信號(hào)DRDT1(第二測(cè)試方式)作為讀信號(hào)DRDT輸出。當(dāng)失效方式信號(hào)FMD處于高電平時(shí)，數(shù)據(jù)輸出電路54把由模式發(fā)生器38D提供的測(cè)試項(xiàng)目信號(hào)TITEM(第一測(cè)試方式)作為讀信號(hào)DRDT輸出。測(cè)試項(xiàng)目信號(hào)TITEM與由測(cè)試結(jié)果輸出電路52提供的測(cè)試結(jié)果信號(hào)RSLT1同步輸出。
圖18顯示了圖17所示的數(shù)據(jù)輸出電路54的細(xì)節(jié)。數(shù)據(jù)輸出電路54具有一個(gè)nMOS晶體管，它將在失效方式信號(hào)FMD處于低電平時(shí)開啟，以便把讀數(shù)據(jù)信號(hào)DRDT1作為讀數(shù)據(jù)信號(hào)DRDT輸出，和另一個(gè)nMOS晶體管，它將在失效方式信號(hào)FMD處于高電平時(shí)開啟，以便把測(cè)試項(xiàng)目信號(hào)TITEM作為讀數(shù)據(jù)信號(hào)DRDT輸出。
在本實(shí)施方案的半導(dǎo)體器件中，當(dāng)接收失效方式信號(hào)FMODE(FMD)顯示高電平時(shí)，不管失效，模式發(fā)生器38D產(chǎn)生所有的內(nèi)部測(cè)試模式以便在第一測(cè)試方式中執(zhí)行存儲(chǔ)芯片14的測(cè)試。接著，邏輯芯片12D把測(cè)試項(xiàng)目信號(hào)TITEM和比較結(jié)果信號(hào)RSLT(RSLT1)一起輸出。因此，能夠響應(yīng)失效方式信號(hào)FMODE來選擇在第一失效后中斷測(cè)試或者不管失效執(zhí)行所有的測(cè)試。
本實(shí)施方案能夠獲得與前述第一實(shí)施方案相同的效果。此外，例如，在本實(shí)施方案中，通過在接著SIP的裝配的最終測(cè)試中設(shè)置失效方式信號(hào)FMODE為低電平從而在第一失效后中斷測(cè)試，可能迅速找到無缺陷產(chǎn)品。同時(shí)也可能通過在缺陷存儲(chǔ)芯片14的分析中設(shè)定失效方式信號(hào)FMODE為高電平從而不管失效而執(zhí)行所有的測(cè)試，較容易地評(píng)價(jià)存儲(chǔ)芯片缺陷的起因。
還有可能通過，當(dāng)缺陷分?jǐn)?shù)高時(shí)，在大規(guī)模生產(chǎn)的開始期間設(shè)定失效方式信號(hào)FMODE為高電平從而不管失效執(zhí)行所有的測(cè)試，而當(dāng)缺陷分?jǐn)?shù)低時(shí)，在大規(guī)模生產(chǎn)的穩(wěn)定時(shí)期設(shè)定失效方式信號(hào)FMODE為低電平從而在第一失效后中斷測(cè)試，縮短緊接著大規(guī)模生產(chǎn)穩(wěn)定期的測(cè)試時(shí)間間隔。
當(dāng)失效方式信號(hào)FMODE處于高電平時(shí)，依照內(nèi)部測(cè)試方式將繼續(xù)執(zhí)行的測(cè)試項(xiàng)目(測(cè)試項(xiàng)目信號(hào)TITEM)從測(cè)試項(xiàng)目終端輸出。因此，評(píng)價(jià)SIP的LSI檢測(cè)器等等能夠較容易地識(shí)別其中存在失效的測(cè)試項(xiàng)目。
圖19顯示了根據(jù)本發(fā)明的半導(dǎo)體器件的第六實(shí)施方案的存儲(chǔ)測(cè)試電路24E。在本實(shí)施方案中，相應(yīng)于前述第一，第二和第三實(shí)施方案的電路和信號(hào)以同樣的參考標(biāo)志來標(biāo)記，它們的詳細(xì)描述省略了。
存儲(chǔ)測(cè)試電路24E具有方式設(shè)定電路36B(如在第三實(shí)施方案中)，模式發(fā)生器38A(如在第二實(shí)施方案中)，模式選擇器40A(如在第二實(shí)施方案中)，數(shù)據(jù)轉(zhuǎn)換電路42A(如在第二實(shí)施方案中)，數(shù)據(jù)比較器44(如在第一實(shí)施方案中)，命令提供電路46(如在第一實(shí)施方案中)，地址提供電路48(如在第一實(shí)施方案中)，數(shù)據(jù)提供電路50(如在第一實(shí)施方案中)，測(cè)試結(jié)果輸出電路52(如在第一實(shí)施方案中)，以及，作為新增電路，接收來自模式發(fā)生器38A的期望數(shù)據(jù)EDT的模式改變電路56。
圖20顯示了圖19中所示的模式改變電路56的細(xì)節(jié)。模式改變電路56具有一個(gè)nMOS晶體管，它響應(yīng)方式設(shè)定信號(hào)MDSET4的低電平而開啟從而把期望數(shù)據(jù)EDT作為期望數(shù)據(jù)EDT1輸出，和另一個(gè)晶體管，它響應(yīng)方式設(shè)定信號(hào)MDSET4的高電平而開啟從而把期望數(shù)據(jù)EDT的反向電平作為期望數(shù)據(jù)EDT1輸出。方式設(shè)定信號(hào)MDSET4與方式設(shè)定信號(hào)MODE2一致地改變，如在第三實(shí)施方案中。當(dāng)接收方式信號(hào)MODE2(MODE)的方式終端起模式改變終端的作用時(shí)，方式信號(hào)MODE2作為模式改變信號(hào)起使期望數(shù)據(jù)反向的作用，如將在下面描述的一樣。期望數(shù)據(jù)EDT1傳輸給數(shù)據(jù)比較器44并與來自數(shù)據(jù)轉(zhuǎn)換電路42A的讀數(shù)據(jù)信號(hào)CRDT進(jìn)行比較。
在本實(shí)施方案中，當(dāng)方式設(shè)定信號(hào)MDSET4處于高電平時(shí)，數(shù)據(jù)比較器44把期望數(shù)據(jù)EDT的反向電平和讀數(shù)據(jù)信號(hào)CRDT作比較。此時(shí)，即使存儲(chǔ)芯片14正確地運(yùn)行，所有的測(cè)試總是失效。結(jié)果，如果在第一測(cè)試方式下運(yùn)行的邏輯芯片的任何電路中發(fā)生失效并且即使比較結(jié)果總是得到通過(例如，從數(shù)據(jù)比較器44輸出的比較結(jié)果信號(hào)CMP的零存儲(chǔ)棧缺陷)，那么失效也能被發(fā)現(xiàn)。特殊地，如果測(cè)試存儲(chǔ)芯片14是通過使第一測(cè)試方式和方式設(shè)定信號(hào)MDSET4相繼設(shè)置為低電平然后到高電平，并且如果比較結(jié)果根據(jù)兩個(gè)電平傳送，那么邏輯芯片的缺陷被發(fā)現(xiàn)。
本實(shí)施方案能夠獲得與前述第一和第二實(shí)施方案相同的效果。此外，在本實(shí)施方案中，不僅是存儲(chǔ)芯片14中的任何缺陷而且還有邏輯芯片中的任何缺陷都可能發(fā)現(xiàn)。
前述第一實(shí)施方案描述為通過在系統(tǒng)接線板10上安裝邏輯芯片12和存儲(chǔ)芯片14形成SIP的例子。本發(fā)明并不限于這樣的實(shí)施方案。例如，可以通過把邏輯芯片經(jīng)小塊直接連到存儲(chǔ)芯片上形成SIP。
前述第一實(shí)施方案描述為第一測(cè)試模式或者通過在第一測(cè)試模式上加上一個(gè)不同的測(cè)試模式而組成的第二測(cè)試模式輸出到存儲(chǔ)芯片14的例子。本發(fā)明并不限于這樣的實(shí)施方案。例如，不包括虛擬寫模式的第一測(cè)試模式，虛擬寫模式把數(shù)據(jù)寫進(jìn)與存儲(chǔ)芯片14中監(jiān)控存儲(chǔ)單元相鄰的存儲(chǔ)單元，或者包括這樣的虛擬寫模式的第二測(cè)試模式，都可以輸出到存儲(chǔ)芯片14中。在此情況下，虛擬寫模式允許這些相鄰存儲(chǔ)單元之間的干涉可以被檢查。因此，例如，可以通過執(zhí)行這種測(cè)試使最終測(cè)試所需的費(fèi)用最小，當(dāng)制造條件變化時(shí)使用包含虛擬寫模式的第二測(cè)試模式，而當(dāng)制造條件穩(wěn)定時(shí)使用第一測(cè)試模式。
前述第二實(shí)施方案描述為形成包含第一測(cè)試模式的第二測(cè)試模式是為了縮短測(cè)試時(shí)間的例子。本發(fā)明并不限于這樣的實(shí)施方案。例如，如果安裝了其電容根據(jù)SIP規(guī)格而不同的存儲(chǔ)芯片，可以為各自特殊的存儲(chǔ)芯片而形成第一和第二測(cè)試模式。同時(shí)，如果安裝了不同類型的存儲(chǔ)芯片，那么可以為各自特殊的存儲(chǔ)芯片而形成第一和第二測(cè)試模式。
圖21顯示了根據(jù)本發(fā)明的半導(dǎo)體器件的第七實(shí)施方案。通過在系統(tǒng)接線板1上安裝邏輯芯片2，NAND快閃存儲(chǔ)器3(第一存儲(chǔ)芯片)和偽SRAM 4(第二存儲(chǔ)芯片)，形成了作為封裝系統(tǒng)(以后僅僅稱作SIP)的半導(dǎo)體器件。在圖21中，在邏輯芯片2的外圍附近顯示的小圓圈代表SIP的外部終端，而用粗線表示的信號(hào)線每個(gè)都由許多信號(hào)線組成。邏輯芯片2具有控制存取快閃存儲(chǔ)器(flash memory)3和偽SRAM 4的邏輯電路5。偽SRAM 4包括DRAM存儲(chǔ)單元并且通過內(nèi)部自動(dòng)更新那些存儲(chǔ)單元而作為SRAM運(yùn)行。
邏輯芯片2具有外部終端EXT，測(cè)試開始終端TST，存儲(chǔ)器選擇終端MSEL，時(shí)鐘終端CLK，和部件復(fù)原終端RESET。通過這些終端提供的信號(hào)在下面將用與這些終端相同的參考數(shù)字來標(biāo)記。外部終端EXT接收由SIP的外部提供的外部信號(hào)EXT(地址信號(hào)，數(shù)據(jù)信號(hào)，命令信號(hào)等等)以便于存取快閃存儲(chǔ)器3和偽SRAM 4。測(cè)試開始終端TST接收測(cè)試開始信號(hào)TST，它在快閃存儲(chǔ)器3和偽SRAM 4的測(cè)試時(shí)被激活。當(dāng)測(cè)試開始信號(hào)TST處于高電平，邏輯電路5識(shí)別出測(cè)試開始信號(hào)TST被激活。
存儲(chǔ)器選擇終端MSEL接收存儲(chǔ)器選擇信號(hào)MSEL，它選擇存取快閃存儲(chǔ)器3或者偽SRAM 4。當(dāng)存儲(chǔ)器選擇信號(hào)MSEL處于高或低電平時(shí)，分別選擇快閃存儲(chǔ)器3或偽SRAM 4。時(shí)鐘終端CLK從SIP的外部接收時(shí)鐘信號(hào)CLK(系統(tǒng)時(shí)鐘)。硬件復(fù)原終端RESET從SIP的外部接收硬件復(fù)原信號(hào)RESET。
邏輯電路5具有第一轉(zhuǎn)換電路SW1，第二轉(zhuǎn)換電路SW2，第三轉(zhuǎn)換電路SW3，第一選擇器SEL1，第二選擇器SEL2，存取信號(hào)發(fā)生器6，緩沖電路7和分頻器8(時(shí)鐘轉(zhuǎn)換器)。緩沖器(在圖21中用三角形表示)考慮到信號(hào)線長(zhǎng)度，電路驅(qū)動(dòng)器功率等等嵌入電路元件之間。
當(dāng)測(cè)試開始信號(hào)TST處于低電平時(shí)，第一轉(zhuǎn)換電路SW1把外部信號(hào)EXT傳輸給第三轉(zhuǎn)換電路SW3；而當(dāng)測(cè)試開始信號(hào)TST處于高電平時(shí)，第一轉(zhuǎn)換電路SW1把外部信號(hào)EXT作為測(cè)試信號(hào)TEST傳輸給第二轉(zhuǎn)換電路SW2。當(dāng)存儲(chǔ)器選擇信號(hào)MSEL處于高電平時(shí)，第二轉(zhuǎn)換電路SW2把測(cè)試信號(hào)TEST傳輸給第一選擇器SEL1；而當(dāng)存儲(chǔ)器選擇信號(hào)MSEL處于低電平時(shí)，第二轉(zhuǎn)換電路SW2把測(cè)試信號(hào)TEST傳輸給第二選擇器SEL2。當(dāng)存儲(chǔ)器選擇信號(hào)MSEL處于高電平時(shí)，第三轉(zhuǎn)換電路SW3把外部信號(hào)EXT傳輸給存取信號(hào)發(fā)生器6；而當(dāng)存儲(chǔ)器選擇信號(hào)MSEL處于低電平時(shí)，第三轉(zhuǎn)換電路SW3把外部信號(hào)EXT傳輸給緩沖電路7。
在正常運(yùn)行中，為了存取快閃存儲(chǔ)器3，存取信號(hào)發(fā)生器6把由SIP外部提供的外部信號(hào)EXT轉(zhuǎn)換成存儲(chǔ)存取信號(hào)MAC1，它與快閃存儲(chǔ)器3的界面匹配。存儲(chǔ)存取信號(hào)MAC1通過第一選擇器SEL1提供給快閃存儲(chǔ)器3。
當(dāng)測(cè)試開始信號(hào)TST處于低電平時(shí)，第一選擇器SEL1把存儲(chǔ)存取信號(hào)MAC1傳輸給快閃存儲(chǔ)器3；當(dāng)測(cè)試開始信號(hào)TST處于高電平時(shí)，第一選擇器SEL1把測(cè)試信號(hào)TEST傳輸給快閃存儲(chǔ)器3。
在正常運(yùn)行中，緩沖區(qū)電路7調(diào)整通過第一轉(zhuǎn)換電路SW1提供的外部信號(hào)EXT的時(shí)間并把時(shí)間調(diào)整信號(hào)作為存取偽SRAM 4的存儲(chǔ)存取信號(hào)MAC2輸出給第二選擇器SEL2。當(dāng)測(cè)試開始信號(hào)TST處于低電平時(shí)，第二選擇器SEL2把緩沖電路7的輸出傳輸給偽SRAM 4；而當(dāng)測(cè)試開始信號(hào)TST處于高電平時(shí)，第二選擇器SEL2把測(cè)試信號(hào)TEST傳輸給偽SRAM 4。
分頻器8通過兩個(gè)用以產(chǎn)生將應(yīng)用于邏輯電路5的內(nèi)部時(shí)鐘信號(hào)ICLK，在頻率上來除時(shí)鐘信號(hào)CLK。內(nèi)部時(shí)鐘信號(hào)ICLK提供給存取信號(hào)發(fā)生器6，給緩沖電路7以及其它?？扉W存儲(chǔ)器3和偽SRAM 4是不同步的時(shí)鐘，但是存取快閃存儲(chǔ)器3和偽SRAM 4的信號(hào)是與內(nèi)部時(shí)鐘信號(hào)ICLK同步產(chǎn)生的。分頻器8允許快閃存儲(chǔ)器3和偽SRAM4在預(yù)先設(shè)定的頻率下運(yùn)行，獨(dú)立于控制SIP的系統(tǒng)的系統(tǒng)時(shí)鐘的頻率。
圖22顯示了圖21所示的第一，第二和第三轉(zhuǎn)換電路SW1，SW2和SW3的細(xì)節(jié)。第一，第二和第三轉(zhuǎn)換電路SW1，SW2和SW3每一個(gè)都包括兩個(gè)CMOS傳輸門和控制這些CMOS傳輸門的反相器。
圖23顯示了圖21中所示的第一和第二選擇器SEL1和SEL2的細(xì)節(jié)。第一和第二選擇器SEL1和SEL2每一個(gè)都包括兩個(gè)CMOS傳輸門和一個(gè)控制這些CMOS傳輸門的反相器。
圖24顯示了外部信號(hào)EXT和將要提供給快閃存儲(chǔ)器3和偽SRAM 4的信號(hào)之間的對(duì)應(yīng)。這個(gè)例子將在下面相對(duì)于讀操作來描述。
在正常運(yùn)行方式中，存取快閃存儲(chǔ)器3的系統(tǒng)把地址信號(hào)AD0-23，芯片啟動(dòng)信號(hào)/CE1，輸出啟動(dòng)信號(hào)/OE和寫啟動(dòng)信號(hào)/WE作為外部信號(hào)EXT輸入到SIP，并輸入/重新取回?cái)?shù)據(jù)信號(hào)DQ0-15到/從SIP中。這些信號(hào)的時(shí)間和順序不是那些與快閃存儲(chǔ)器3的界面匹配的時(shí)間和順序。圖21省略了數(shù)據(jù)信號(hào)DQ0-15的輸出路徑。
輸出外部信號(hào)EXT通過圖21所示的第一轉(zhuǎn)換電路SW1提供給存取信號(hào)發(fā)生器6。存取信號(hào)發(fā)生器6基于接收信號(hào)的信號(hào)來存取快閃存儲(chǔ)器3。也就是說，存取信號(hào)發(fā)生器6把提供給邏輯芯片2的外部信號(hào)EXT轉(zhuǎn)換成與快閃存儲(chǔ)器3的界面匹配的信號(hào)。存取信號(hào)發(fā)生器6把數(shù)據(jù)信號(hào)DQ0-15和地址信號(hào)AD0-23作為數(shù)據(jù)信號(hào)I/O0-15輸出，并且也把芯片啟動(dòng)信號(hào)/CE1，輸出啟動(dòng)信號(hào)/OE和寫啟動(dòng)信號(hào)/WE各自作為芯片啟動(dòng)信號(hào)/CE，讀啟動(dòng)信號(hào)/RE和寫啟動(dòng)信號(hào)/WE輸出。同時(shí)，存取信號(hào)發(fā)生器6基于接收信號(hào)產(chǎn)生地址鎖存啟動(dòng)信號(hào)ALE，命令鎖存啟動(dòng)信號(hào)CLE，寫保護(hù)信號(hào)/WP，和備用地區(qū)啟動(dòng)信號(hào)/SE并把這些產(chǎn)生的信號(hào)輸出到快閃存儲(chǔ)器3。
另一方面，在測(cè)試方式中，存取快閃存儲(chǔ)器3的系統(tǒng)把數(shù)據(jù)信號(hào)DQ0-15，地址信號(hào)AD22，地址信號(hào)AD23，芯片起動(dòng)信號(hào)/CE1，高字節(jié)控制信號(hào)/UB，低字節(jié)控制信號(hào)/LB，輸出啟動(dòng)信號(hào)/OE和寫啟動(dòng)信號(hào)/WE作為外部信號(hào)EXT輸入到SIP中，這些提供給快閃存儲(chǔ)器3時(shí)分別作為地址信號(hào)I/O0-15，地址鎖存啟動(dòng)信號(hào)ALE，命令鎖存啟動(dòng)信號(hào)CLE，芯片啟動(dòng)信號(hào)/CE，寫保護(hù)信號(hào)/WP，備用地區(qū)啟動(dòng)信號(hào)/SE，讀啟動(dòng)信號(hào)/RE，寫啟動(dòng)信號(hào)/WE。這些信號(hào)的時(shí)間和順序是那些與快閃存儲(chǔ)器3的界面匹配的時(shí)間與順序。也就是說，存取快閃存儲(chǔ)器3的信號(hào)(命令和其它)是由SIP的外部直接提供的。換句話說，外部系統(tǒng)能夠直接存取快閃存儲(chǔ)器3。
在測(cè)試方式中，外部終端EXT和存取信號(hào)發(fā)生器6之間的聯(lián)系被第一轉(zhuǎn)換電路SW1切斷。也就是說，測(cè)試信號(hào)TEST不提供給存取信號(hào)發(fā)生器6。既然輸入到存取信號(hào)發(fā)生器6的信號(hào)的電平不改變，那么存取信號(hào)發(fā)生器6的內(nèi)部保持靜態(tài)。
另一方面，在正常運(yùn)行和測(cè)試方式中，存取偽SRAM 4的系統(tǒng)把數(shù)據(jù)信號(hào)DQ0-15，地址信號(hào)AD0-23，芯片啟動(dòng)信號(hào)/CE，/CE1和CE2，高字節(jié)控制信號(hào)/UB，低字節(jié)控制信號(hào)/LB，輸出啟動(dòng)信號(hào)/OE和寫啟動(dòng)信號(hào)/WE作為外部信號(hào)EXT輸入到SIP中。在正常運(yùn)行方式中，輸入到SIP的外部信號(hào)EXT在時(shí)間上被圖21所示的緩沖電路7調(diào)整并被輸入偽SRAM 4中。在測(cè)試方式中，輸入到SIP的外部信號(hào)EXT通過第一轉(zhuǎn)換電路SW1和第二選擇器SEL2直接提供給偽SRAM 4。
在本實(shí)施方案中，在正常運(yùn)行方式下，當(dāng)系統(tǒng)存取快閃存儲(chǔ)器3時(shí)，測(cè)試開始信號(hào)TST被導(dǎo)致顯示低電平，而存儲(chǔ)器選擇信號(hào)MSEL被導(dǎo)致顯示高電平。提供來存取快閃存儲(chǔ)器3的外部信號(hào)EXT通過第一和第三轉(zhuǎn)換電路SW1和SW3提供給存取信號(hào)發(fā)生器6。然后，由存取信號(hào)發(fā)生器6提供的存儲(chǔ)存取信號(hào)MAC1提供給快閃存儲(chǔ)器3，以便于快閃存儲(chǔ)器3運(yùn)行。
在測(cè)試方式中，當(dāng)系統(tǒng)直接應(yīng)用外部信號(hào)EXT于快閃存儲(chǔ)器3以便于測(cè)試快閃存儲(chǔ)器3時(shí)，測(cè)試開始信號(hào)TST和存儲(chǔ)器選擇信號(hào)MSEL被導(dǎo)致顯示它們各自的高電平。從外部提供來存取快閃存儲(chǔ)器3的測(cè)試信號(hào)TEST(外部信號(hào)EXT)通過第一和第二轉(zhuǎn)換電路SW1和SW2和第一選擇器SEL1提供給快閃存儲(chǔ)器3。然后，快閃存儲(chǔ)器3得到測(cè)試。
另一方面，在正常運(yùn)行方式下，當(dāng)系統(tǒng)存取偽SRAM 4時(shí)，測(cè)試開始信號(hào)TST和存儲(chǔ)器選擇信號(hào)MSEL被導(dǎo)致顯示它們各自的低電平。提供來存取偽SRAM 4的外部信號(hào)EXT通過第一和第三轉(zhuǎn)換電路SW1和SW3提供給緩沖電路7。然后，緩沖電路7在時(shí)間上調(diào)整接收到的信號(hào)并把它們作為存儲(chǔ)器存取信號(hào)MAC2輸出，它提供給偽SRAM 4，以便于偽SRAM 4運(yùn)行。
在測(cè)試方式中，當(dāng)系統(tǒng)直接應(yīng)用外部信號(hào)EXT于偽SRAM 4以便于測(cè)試偽SRAM 4時(shí)，測(cè)試開始信號(hào)TST和存儲(chǔ)器選擇信號(hào)MSEL被導(dǎo)致分別顯示高電平和低電平。從外部提供來存取偽SRAM 4的測(cè)試信號(hào)TEST(外部信號(hào)EXT)通過第一和第二轉(zhuǎn)換電路SW1和SW2和第二選擇器SEL2提供給偽SRAM 4。然后，偽SRAM 4得到測(cè)試。
如上可見，本實(shí)施方案中，在測(cè)試方式下，外部信號(hào)EXT(測(cè)試信號(hào))能直接應(yīng)用于快閃存儲(chǔ)器3或者偽SRAM 4而不通過任何邏輯電路或邏輯芯片中的類似電路提供。換句話說，邏輯電路2中傳輸測(cè)試信號(hào)TEST的路徑僅僅包括第一和第二轉(zhuǎn)換電路SW1和SW2(每一個(gè)都是由CMOS傳輸門形成)，第一和第二選擇器SEL1和SEL2(每一個(gè)也是由CMOS傳輸門形成)，以及緩沖器(在圖21中用三角形表示)。因此，測(cè)試信號(hào)TEST能夠在邏輯電路5中幾乎不延遲地傳輸?shù)娇扉W存儲(chǔ)器3或偽SRAM 4中。
由許多位組成的測(cè)試信號(hào)TEST通過同樣的電路路徑(第一和第二轉(zhuǎn)換電路SW1和SW2，一個(gè)緩沖器和第一選擇器SEL1；或第一和第二轉(zhuǎn)換電路SW1和SW2，一個(gè)緩沖器和第二選擇器SEL2)。這樣能防止邏輯電路5中的測(cè)試信號(hào)TEST在時(shí)間上偏離另一個(gè)。結(jié)果，詳細(xì)的測(cè)試能夠?qū)嵭芯_的時(shí)間選擇。
在測(cè)試方式中，外部信號(hào)EXT能夠直接提供給快閃存儲(chǔ)器3而不需要存取信號(hào)發(fā)生器6執(zhí)行外部信號(hào)EXT的命令轉(zhuǎn)化。因此，應(yīng)用于快閃存儲(chǔ)器3的檢驗(yàn)測(cè)試中的測(cè)試程序也能應(yīng)用于SIP的測(cè)試。結(jié)果，測(cè)試費(fèi)用能夠減少。
在測(cè)試方式中，第一轉(zhuǎn)換電路SW1和測(cè)試開始信號(hào)TST不發(fā)揮向存取信號(hào)發(fā)生器6提供測(cè)試信號(hào)TEST的作用。這樣能防止存取信號(hào)發(fā)生器6出現(xiàn)故障。同時(shí)，既然輸入到存取信號(hào)發(fā)生器6的信號(hào)的電平不改變，存取信號(hào)發(fā)生器6的內(nèi)部保持靜態(tài)。結(jié)果，測(cè)試中的能耗能夠減少。
存儲(chǔ)器選擇信號(hào)MSEL和第二轉(zhuǎn)換電路SW2發(fā)揮作用從而向快閃存儲(chǔ)器3或偽SRAM 4輸出測(cè)試信號(hào)TEST。因此，快閃存儲(chǔ)器3和偽SRAM 4能夠獨(dú)立地得到測(cè)試。
由外部提供的時(shí)鐘信號(hào)CLK的頻率被分頻器8改變?nèi)缓筇峁┙o邏輯電路5的內(nèi)部電路。這樣就允許了邏輯電路5，快閃存儲(chǔ)器3和偽SRAM 4在最適宜的時(shí)間運(yùn)行，而不依賴于其中安裝了SIP的系統(tǒng)的時(shí)鐘周期。
圖25顯示了根據(jù)本發(fā)明半導(dǎo)體器件的第八實(shí)施方案。在此實(shí)施方案中，相應(yīng)于前述第七實(shí)施方案的電路和信號(hào)以同樣的參考標(biāo)志來標(biāo)記，它們的詳細(xì)描述省略了。
在第八實(shí)施方案中，通過在系統(tǒng)接線板1A上安裝快閃存儲(chǔ)器3和偽SRAM 4A，形成了SIP。偽SRAM 4A具有和第七實(shí)施方案中一樣的偽SRAM磁心4B和邏輯電路5。也就是說，控制快閃存儲(chǔ)器3和偽SRAM磁心4B的邏輯電路5形成在偽SRAM 4A中。偽SRAM磁心4B具有和第七實(shí)施方案的偽SRAM 4相同的電容和終端。第八實(shí)施方案中的其它結(jié)構(gòu)與第七實(shí)施方案中的相同。
本實(shí)施方案能夠獲得與前述第七實(shí)施方案類似的效果。
圖26顯示了根據(jù)本發(fā)明半導(dǎo)體器件的第九實(shí)施方案。在此實(shí)施方案中，相應(yīng)于前述第七實(shí)施方案的電路和信號(hào)以同樣的參考標(biāo)志來標(biāo)記，它們的詳細(xì)描述省略了。
在第九實(shí)施方案中，通過在系統(tǒng)接線板1B上安裝邏輯芯片2B，快閃存儲(chǔ)器3和偽SRAM 4，形成了SIP。邏輯芯片2B具有邏輯電路5B。邏輯芯片2B具有測(cè)試方式終端TMD來接收測(cè)試方式信號(hào)TMD，它選擇使用外部信號(hào)EXT或使用邏輯電路5B中產(chǎn)生的測(cè)試模式來測(cè)試快閃存儲(chǔ)器3或者偽SRAM 4。
邏輯電路5B的形成是通過在第七實(shí)施方案中的邏輯電路5上加上第一測(cè)試模式發(fā)生器9A，第二測(cè)試模式發(fā)生器9B，第三選擇器SEL3和第四選擇器SEL4。第三選擇器SEL3分布在第二轉(zhuǎn)換電路SW2和第一選擇器SEL1之間。第四選擇器SEL4分布在第二轉(zhuǎn)換電路SW2和第二選擇器SEL2之間。第九實(shí)施方案的其它結(jié)構(gòu)與第七實(shí)施方案相同。
第一測(cè)試模式發(fā)生器9A產(chǎn)生用來測(cè)試快閃存儲(chǔ)器3的第一測(cè)試模式信號(hào)PAT1。第二測(cè)試模式發(fā)生器9B產(chǎn)生用來測(cè)試偽SRAM 4的第二測(cè)試模式信號(hào)PAT2。
當(dāng)測(cè)試方式信號(hào)TMD處于低電平(第一測(cè)試方式)時(shí)，第三選擇器SEL3把通過第一和第二轉(zhuǎn)換電路SW1和SW2提供的測(cè)試信號(hào)TEST傳輸給第一選擇器SEL1。當(dāng)測(cè)試方式信號(hào)TMD處于高電平(第二測(cè)試方式)時(shí)，第三選擇器SEL3把第一測(cè)試模式信號(hào)PAT1傳輸給第一選擇器SEL1。
當(dāng)測(cè)試方式信號(hào)TMD處于低電平(第一測(cè)試方式)時(shí)，第四選擇器SEL4把通過第一和第二轉(zhuǎn)換電路SW1和SW2提供的測(cè)試信號(hào)TEST傳輸給第二選擇器SEL2。當(dāng)測(cè)試方式信號(hào)TMD處于高電平(第二測(cè)試方式)時(shí)，第四選擇器SEL4把第二測(cè)試模式信號(hào)PAT2傳輸給第二選擇器SEL2。
第一和第二測(cè)試模式發(fā)生器9A和9B互相獨(dú)立運(yùn)行。換句話說，這些發(fā)生器9A和9B可以分離或者同時(shí)運(yùn)行。
圖27顯示了圖26所示的第三和第四選擇器SEL3和SEL4的細(xì)節(jié)。第三和第四選擇器SEL3和SEL4每一個(gè)都包括兩個(gè)CMOS傳輸門和一個(gè)控制這些CMOS傳輸門的反相器。
在本實(shí)施方案中，在正常運(yùn)行方式下，當(dāng)系統(tǒng)存取快閃存儲(chǔ)器3時(shí)，測(cè)試開始信號(hào)TST被導(dǎo)致顯示低電平，而存儲(chǔ)器選擇信號(hào)MSEL被導(dǎo)致顯示高電平。測(cè)試方式信號(hào)TMD可以顯示任一電平。提供來存取快閃存儲(chǔ)器3的外部信號(hào)EXT通過第一和第三轉(zhuǎn)換電路SW1和SW3提供給存取信號(hào)發(fā)生器6。然后，由存取信號(hào)發(fā)生器6提供的存儲(chǔ)存取信號(hào)MAC1提供給快閃存儲(chǔ)器3，以便于快閃存儲(chǔ)器3運(yùn)行。
在測(cè)試方式中，當(dāng)系統(tǒng)直接應(yīng)用外部信號(hào)EXT于快閃存儲(chǔ)器3以便于測(cè)試快閃存儲(chǔ)器3時(shí)，測(cè)試開始信號(hào)TST和存儲(chǔ)器選擇信號(hào)MSEL被導(dǎo)致顯示它們各自的高電平，而測(cè)試方式信號(hào)TMD被導(dǎo)致顯示低電平。從外部提供來存取快閃存儲(chǔ)器3的測(cè)試信號(hào)TEST(外部信號(hào)EXT)通過第一和第二轉(zhuǎn)換電路SW1和SW2以及第三和第一選擇器SEL3和SEL1提供給快閃存儲(chǔ)器3。然后，快閃存儲(chǔ)器3得到測(cè)試。
在測(cè)試方式中，當(dāng)在邏輯電路5B中產(chǎn)生的測(cè)試模式被提供到快閃存儲(chǔ)器3以測(cè)試快閃存儲(chǔ)器3時(shí)，測(cè)試開始信號(hào)TST和測(cè)試方式信號(hào)TMD被導(dǎo)致顯示高電平。存儲(chǔ)器選擇信號(hào)MSEL可顯示任一電平。于是，系統(tǒng)向邏輯芯片2B施加測(cè)試命令等，第一測(cè)試模式發(fā)生器9A運(yùn)行以產(chǎn)生第一測(cè)試模式信號(hào)PAT1，第一測(cè)試模式信號(hào)PAT1通過第三和第一選擇器SEL3和SEL1提供給快閃存儲(chǔ)器3。于是，快閃存儲(chǔ)器3得到測(cè)試。
另一方面，在正常運(yùn)行方式下，當(dāng)系統(tǒng)存取偽SRAM 4時(shí)，測(cè)試開始信號(hào)TST和存儲(chǔ)器選擇信號(hào)MSEL被導(dǎo)致顯示它們各自的低電平。測(cè)試方式信號(hào)TMD可以顯示任一電平。提供來存取偽SRAM 4的外部信號(hào)EXT通過第一和第三轉(zhuǎn)換電路SW1和SW3提供給緩沖電路7。然后，緩沖電路7在時(shí)間上調(diào)整接收到的信號(hào)并把它們作為存儲(chǔ)器存取信號(hào)MAC2輸出，它提供給偽SRAM 4，以便于偽SRAM4運(yùn)行。
在測(cè)試方式中，當(dāng)系統(tǒng)直接應(yīng)用外部信號(hào)EXT于偽SRAM 4以便于測(cè)試偽SRAM 4時(shí)，測(cè)試開始信號(hào)TST被導(dǎo)致顯示高電平，而存儲(chǔ)器選擇信號(hào)MSEL和測(cè)試方式信號(hào)TMD被導(dǎo)致顯示它們各自的低電平。從外部提供來存取偽SRAM 4的測(cè)試信號(hào)TEST(外部信號(hào)EXT)通過第一和第二轉(zhuǎn)換電路SW1和SW2以及第四和第二選擇器SEL4和SEL2提供給偽SRAM 4。然后，偽SRAM 4得到測(cè)試。
在測(cè)試方式中，當(dāng)邏輯電路5B中產(chǎn)生的測(cè)試模式應(yīng)用于偽SRAM4以便測(cè)試偽SRAM 4時(shí)，測(cè)試開始信號(hào)TST和測(cè)試方式信號(hào)TMD被導(dǎo)致顯示它們各自的高電平。存儲(chǔ)器選擇信號(hào)MSEL可以顯示任一電平。然后，系統(tǒng)應(yīng)用測(cè)試命令和其它命令于邏輯芯片2B，由此第二測(cè)試模式發(fā)生器9B運(yùn)行以產(chǎn)生第二測(cè)試模式信號(hào)PAT2。第二測(cè)試模式信號(hào)PAT2通過第四和第二選擇器SEL4和SEL2提供給偽SRAM4。然后，偽SRAM 4得到測(cè)試。
應(yīng)該注意到第一和第二測(cè)試模式發(fā)生器9A和9B可以同時(shí)被激活以便同時(shí)測(cè)試快閃存儲(chǔ)器3和偽SRAM 4。
本實(shí)施方案能夠獲得和前述第七實(shí)施方案類似的效果。此外，在本實(shí)施方案中，第一和第二測(cè)試模式發(fā)生器9A和9B允許在不從外部接收測(cè)試信號(hào)TEST的情況下測(cè)試快閃存儲(chǔ)器3和偽SRAM 4。也就是說，能夠?qū)嵭蠸IP中的存儲(chǔ)芯片的內(nèi)置自測(cè)試(BIST)。
既然第一和第二測(cè)試模式發(fā)生器9A和9B能夠互相獨(dú)立運(yùn)行，那么就可能分開或同時(shí)測(cè)試快閃存儲(chǔ)器3和偽SRAM 4。同時(shí)執(zhí)行測(cè)試能夠縮短測(cè)試時(shí)間并減少測(cè)試費(fèi)用。
圖28顯示了根據(jù)本發(fā)明半導(dǎo)體器件的第十實(shí)施方案。在此實(shí)施方案中，相應(yīng)于前述第一和第九實(shí)施方案的電路和信號(hào)以同樣的參考標(biāo)志來標(biāo)記，它們的詳細(xì)描述省略了。
在第十實(shí)施方案中，通過在系統(tǒng)接線板1C上安裝快閃存儲(chǔ)器3和偽SRAM 4C，形成了SIP。偽SRAM 4C具有與第九實(shí)施方案中相同的邏輯電路5B和與第八實(shí)施方案中相同的偽SRAM磁心4B。也就是，控制快閃存儲(chǔ)器3和偽SRAM磁心4B的邏輯電路5B形成在偽SRAM 4C中。第十實(shí)施方案的其他結(jié)構(gòu)與第九實(shí)施方案中相同。
本實(shí)施方案能夠獲得與前述第七實(shí)施方案類似的效果。
圖29顯示了根據(jù)本發(fā)明半導(dǎo)體器件的第十一實(shí)施方案。在此實(shí)施方案中，相應(yīng)于前述第一和第九實(shí)施方案的電路和信號(hào)以同樣的參考標(biāo)志來標(biāo)記，它們的詳細(xì)描述省略了。
在第十一實(shí)施方案中，具有邏輯電路5D的邏輯芯片2D代替了第九實(shí)施方案中的邏輯芯片2B。通過在第九實(shí)施方案的邏輯電路5B中刪除第一和第二轉(zhuǎn)換電路SW1和SW2，構(gòu)成了邏輯電路5D。第十一實(shí)施方案的其他結(jié)構(gòu)與第九實(shí)施方案中相同。
本實(shí)施方案能夠獲得與前述第一和第九實(shí)施方案類似的效果。
圖30顯示了根據(jù)本發(fā)明半導(dǎo)體器件的第十二實(shí)施方案。在此實(shí)施方案中，相應(yīng)于前述第一，第二，第三和第七實(shí)施方案的電路和信號(hào)以同樣的參考標(biāo)志來標(biāo)記，它們的詳細(xì)描述省略了。
在此第十二實(shí)施方案中，通過在系統(tǒng)接線板1E上安裝快閃存儲(chǔ)器3和偽SRAM 4E，形成了SIP。偽SRAM 4E具有與第十一實(shí)施方案中相同的邏輯電路5D和與第八實(shí)施方案中相同的偽SRAM磁心4B。也就是，控制快閃存儲(chǔ)器3和偽SRAM磁心4B的邏輯電路5D形成在偽SRAM 4E中。第十二實(shí)施方案的其他結(jié)構(gòu)與第十一實(shí)施方案中相同。
本實(shí)施方案能夠獲得與前述第一和第九實(shí)施方案類似的效果。
圖31顯示了根據(jù)本發(fā)明半導(dǎo)體器件的第十三實(shí)施方案。在此實(shí)施方案中，相應(yīng)于前述第一和第九實(shí)施方案的電路和信號(hào)以同樣的參考標(biāo)志來標(biāo)記，它們的詳細(xì)描述省略了。
在此第十三實(shí)施方案中，通過在系統(tǒng)接線板1F上安裝邏輯芯片2F，快閃存儲(chǔ)器3和偽SRAM 4，形成了SIP。邏輯芯片2F具有邏輯電路5F，其中形成了產(chǎn)生內(nèi)部時(shí)鐘信號(hào)ICLK的振蕩器11(時(shí)鐘發(fā)生器)，代替了第九實(shí)施方案的邏輯電路5B中的分頻器8。也就是，邏輯芯片2F和邏輯電路5F沒有時(shí)鐘終端。第十三實(shí)施方案的其它結(jié)構(gòu)與第九實(shí)施方案相同。由振蕩器11產(chǎn)生的內(nèi)部時(shí)鐘信號(hào)ICLK應(yīng)用于邏輯芯片2F的內(nèi)部電路和邏輯電路5F中。
本實(shí)施方案能夠獲得與前述第一和第九實(shí)施方案類似的效果。此外，既然振蕩器11能夠在邏輯電路5F中產(chǎn)生內(nèi)部時(shí)鐘信號(hào)ICLK，那么不需要提供任何時(shí)鐘終端來從外部接收時(shí)鐘信號(hào)。
圖32顯示了根據(jù)本發(fā)明半導(dǎo)體器件的第十四實(shí)施方案。在此實(shí)施方案中，相應(yīng)于前述第一，第三和第十三實(shí)施方案的電路和信號(hào)以同樣的參考標(biāo)志來標(biāo)記，它們的詳細(xì)描述省略了。
在此第十四實(shí)施方案中，通過在系統(tǒng)接線板1G上安裝快閃存儲(chǔ)器3和偽SRAM 4F，形成了SIP。偽SRAM 4F具有與第十三實(shí)施方案中相同的邏輯電路5F和與第八實(shí)施方案中相同的偽SRAM磁心4B。也就是，控制快閃存儲(chǔ)器3和偽SRAM磁心4B的邏輯電路5F形成在偽SRAM 4F中。第十四實(shí)施方案的其他結(jié)構(gòu)與第十一實(shí)施方案中相同。
本實(shí)施方案能夠獲得與前述第一和第九實(shí)施方案類似的效果。
前述第七實(shí)施方案描述為通過在系統(tǒng)接線板10上安裝邏輯芯片2，快閃存儲(chǔ)器3和偽SRAM 4形成SIP的例子。本發(fā)明并不限于這樣的實(shí)施方案。例如，可以通過在邏輯芯片上堆疊快閃存儲(chǔ)器和偽SRAM而形成SIP。作為代替，本發(fā)明能夠應(yīng)用于MCP，其中安裝了邏輯芯片2，快閃存儲(chǔ)器3和偽SRAM 4。
本發(fā)明不局限于以上實(shí)施方案，不離開本發(fā)明的精神和范圍，能夠獲得多種修改。在部分或者全部組件上能夠獲得任何的改進(jìn)。
權(quán)利要求
1.一種半導(dǎo)體器件，包括安裝在單一的封裝中的邏輯芯片和被所述邏輯芯片存取的存儲(chǔ)芯片，所述邏輯芯片包括方式選擇終端，用來接收由半導(dǎo)體器件的外部供應(yīng)的方式選擇信號(hào)，它選擇第一和第二測(cè)試方式中的一個(gè)用于測(cè)試所述存儲(chǔ)芯片；模式發(fā)生器，用來在所述第一測(cè)試方式期間操作從而為所述存儲(chǔ)芯片產(chǎn)生內(nèi)部測(cè)試模式；測(cè)試結(jié)果終端，用來向半導(dǎo)體器件的外部輸出根據(jù)所述內(nèi)部測(cè)試模式執(zhí)行的測(cè)試的結(jié)果；第一多功能終端，在所述第二測(cè)試方式期間起測(cè)試終端的作用而在正常操作期間起正常終端的作用；所述第一多功能終端連接到半導(dǎo)體器件的外部；以及模式選擇器，用來在所述第一測(cè)試方式期間選擇從所述模式發(fā)生器輸出的所述內(nèi)部測(cè)試模式，在所述第二測(cè)試方式期間選擇通過所述測(cè)試終端提供的外部測(cè)試模式，并把所選擇的測(cè)試模式輸出到所述存儲(chǔ)芯片中。
2.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述邏輯芯片具有接收由半導(dǎo)體器件的外部供應(yīng)的模式選擇信號(hào)的模式選擇終端；和所述模式發(fā)生器具有響應(yīng)所述模式選擇信號(hào)產(chǎn)生多個(gè)所述內(nèi)部測(cè)試模式并輸出內(nèi)部測(cè)試模式中的一個(gè)的功能。
3.根據(jù)權(quán)利要求2的半導(dǎo)體器件，其中所述內(nèi)部測(cè)試模式中的兩個(gè)是第一測(cè)試模式和由在所述第一測(cè)試模式上加上一個(gè)不同的測(cè)試模式而組成的第二測(cè)試模式。
4.根據(jù)權(quán)利要求2的半導(dǎo)體器件，其中所述內(nèi)部測(cè)試模式中的兩個(gè)是不包含向與存儲(chǔ)芯片中的監(jiān)視存儲(chǔ)單元相鄰的存儲(chǔ)單元寫入數(shù)據(jù)的虛擬寫模式的第一測(cè)試模式，和包含所述虛擬寫模式的第二測(cè)試模式。
5.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述邏輯芯片具有接收由半導(dǎo)體器件的外部供應(yīng)的定時(shí)選擇信號(hào)的定時(shí)選擇終端；所述存儲(chǔ)芯片包括存儲(chǔ)單元，和用來向所述存儲(chǔ)單元輸入數(shù)據(jù)和從所述存儲(chǔ)單元輸出數(shù)據(jù)的位線；以及所述模式發(fā)生器包括預(yù)充電控制電路，它根據(jù)所述定時(shí)選擇信號(hào)，改變從向所述存儲(chǔ)單元寫入數(shù)據(jù)的末期到向位線預(yù)充電的開始的時(shí)間間隔。
6.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述邏輯芯片具有接收由半導(dǎo)體器件的外部供應(yīng)的定時(shí)選擇信號(hào)的時(shí)間選擇終端；所述存儲(chǔ)芯片包括易失性存儲(chǔ)單元，它們每一個(gè)都具有保持?jǐn)?shù)據(jù)的電容器；以及所述模式發(fā)生器包括更新控制電路，用來根據(jù)所述定時(shí)選擇信號(hào)改變執(zhí)行用于所述存儲(chǔ)單元的更新操作的間隔。
7.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述邏輯芯片具有失效方式終端，用于接收由半導(dǎo)體器件的外部供應(yīng)的失效方式信號(hào)；以及失效方式選擇器，用來在所述第一測(cè)試方式期間根據(jù)所述失效方式信號(hào)而選擇。
8.根據(jù)權(quán)利要求7的半導(dǎo)體器件，其中所述邏輯芯片具有第二多功能終端，它在所述第一測(cè)試方式期間起測(cè)試項(xiàng)目終端的作用而在所述正常操作期間起所述正常終端的作用，所述第二多功能終端連接于半導(dǎo)體器件的外部，所述測(cè)試項(xiàng)目終端根據(jù)所述內(nèi)部測(cè)試模式輸出將連續(xù)執(zhí)行的測(cè)試項(xiàng)目。
9.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述邏輯芯片具有模式改變終端，用來接收由半導(dǎo)體器件的外部供應(yīng)的模式改變信號(hào)；模式改變電路，用來根據(jù)所述模式改變信號(hào)改變期望數(shù)據(jù)；以及數(shù)據(jù)比較器，用來根據(jù)所述模式改變信號(hào)接收從所述模式改變電路輸出的正確或不正確的期望數(shù)據(jù)，把接收到的數(shù)據(jù)和從所述存儲(chǔ)芯片中讀取的數(shù)據(jù)比較，并把比較結(jié)果作為所述測(cè)試結(jié)果輸出。
10.一種半導(dǎo)體器件，包括存儲(chǔ)連接終端，連接于安裝在與半導(dǎo)體器件相同的封裝中的存儲(chǔ)芯片的終端上；方式選擇終端，用來接收由半導(dǎo)體器件的外部供應(yīng)的方式選擇信號(hào)，以選擇第一和第二測(cè)試方式中的一個(gè)來測(cè)試所述存儲(chǔ)芯片；模式發(fā)生器，在所述第一測(cè)試方式期間操作以便為所述存儲(chǔ)芯片產(chǎn)生內(nèi)部測(cè)試模式；測(cè)試結(jié)果終端，用來向半導(dǎo)體器件的外部輸出根據(jù)所述內(nèi)部測(cè)試模式執(zhí)行的測(cè)試的結(jié)果；多功能終端，在所述第二測(cè)試方式期間起測(cè)試終端的作用而在正常操作期間起正常終端的作用，所述多功能終端連接到半導(dǎo)體器件的外部；以及模式選擇器，用來在所述第一測(cè)試方式期間選擇從所述模式發(fā)生器輸出的所述內(nèi)部測(cè)試模式，在所述第二測(cè)試方式期間選擇通過所述測(cè)試終端提供的外部測(cè)試模式，并把所選擇的測(cè)試模式輸出到所述存儲(chǔ)芯片。
全文摘要
邏輯芯片和被此邏輯芯片存取的存儲(chǔ)芯片安裝在同一封裝中。在第一測(cè)試方式下邏輯芯片的模式發(fā)生器運(yùn)行以便為存儲(chǔ)芯片產(chǎn)生內(nèi)部測(cè)試模式。模式選擇器在第一測(cè)試方式下選擇從模式發(fā)生器輸出的內(nèi)部測(cè)試模式，在第二測(cè)試方式下選擇通過測(cè)試終端提供的外部測(cè)試模式，并把所選擇的測(cè)試模式輸出到存儲(chǔ)芯片。根據(jù)方式選擇信號(hào)，使用在邏輯芯片中產(chǎn)生的內(nèi)部測(cè)試模式(第一測(cè)試模式)或者從外部提供的外部測(cè)試模式(第二測(cè)試模式)，安裝在封裝中的存儲(chǔ)芯片得到測(cè)試。
文檔編號(hào)G01R31/3183GK1929033SQ20061014209
公開日2007年3月14日 申請(qǐng)日期2002年5月22日 優(yōu)先權(quán)日2001年9月14日
發(fā)明者山崎雅文, 鈴木孝章, 中村俊和, 江渡聰, 三代俊哉, 佐藤綾子, 米田隆之, 川村典子 申請(qǐng)人:富士通株式會(huì)社