專利名稱：采樣速率可調(diào)的高速高精度數(shù)據(jù)采集卡的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是一種用于數(shù)據(jù)采集系統(tǒng)的數(shù)據(jù)采集卡，尤其是一種以極高信噪比、 極高采樣速率采集微弱信號(hào)的專用設(shè)備。
背景技術(shù)：
高速高精度數(shù)據(jù)采集卡是一種以極高信噪比、極高采樣速率將模擬信號(hào)采集 并量化為數(shù)據(jù)的專用設(shè)備。可以精確恢復(fù)、檢測(cè)和測(cè)量被噪聲背景淹沒的微弱信 號(hào)，特別適合用于強(qiáng)噪聲信號(hào)檢測(cè)應(yīng)用、醫(yī)學(xué)生物參數(shù)測(cè)量、雷達(dá)、聲納信號(hào)接 收、光纖傳感數(shù)據(jù)處理等領(lǐng)域。
現(xiàn)有的數(shù)據(jù)采集卡主要有以下幾種不足-
首先，速度指標(biāo)和精度指標(biāo)很少同時(shí)實(shí)現(xiàn)。根據(jù)我們的調(diào)査，采樣速率達(dá)到 100MSPS的數(shù)據(jù)采集卡，基本上量化精度都在10位以下。而14位以上量化精度的 數(shù)據(jù)采集卡，其釆樣速率很少能夠做到10MSPS以上。截止2006年，亞太地區(qū)商 用化的高速高精度數(shù)據(jù)采集卡的最好指標(biāo)是14位量化精度、50MSPS。這對(duì)于許多 高端應(yīng)用來講，性能任稍顯不足。
其次，現(xiàn)有各種商用數(shù)據(jù)采集卡往往只注重量化精度，而沒有考慮實(shí)際采集 結(jié)果的精度。由于忽視了高速高精度數(shù)據(jù)采集所特有的性質(zhì)，系統(tǒng)設(shè)計(jì)存在諸多 不合理之處，造成性能的退化，實(shí)際精度遠(yuǎn)低于量化精度。

發(fā)明內(nèi)容
技術(shù)問題本發(fā)明的目的是針對(duì)采樣速率大于等于100MHz，量化精度大于等 于16位的高性能數(shù)據(jù)采集系統(tǒng)，為其提供一種采樣速率可調(diào)的高速高精度數(shù)據(jù)采 集卡。
技術(shù)方案本發(fā)明給出了采樣速率大于等于100MHz，量化精度大于等于16 位的高性能數(shù)據(jù)采集卡的實(shí)現(xiàn)方法。
該數(shù)據(jù)采集卡包括阻抗匹配網(wǎng)絡(luò)、差分變換器、高速高精度模數(shù)轉(zhuǎn)換器、低 相位噪聲時(shí)鐘源、高速FIF0、時(shí)鐘緩沖驅(qū)動(dòng)器、CPLD控制電路、接口電路；被采 集的模擬信號(hào)進(jìn)入阻抗匹配網(wǎng)絡(luò)的輸入端，阻抗匹配網(wǎng)絡(luò)的輸出端接差分變換器 的輸入端，差分變換器的輸出端接高速高精度模數(shù)轉(zhuǎn)換器的模擬輸入端，低相位 噪聲時(shí)鐘源產(chǎn)生高精度的時(shí)鐘信號(hào)輸出分別接高速高精度模數(shù)轉(zhuǎn)換器的時(shí)鐘輸入 端和時(shí)鐘緩沖驅(qū)動(dòng)器的輸入端，高速高精度模數(shù)轉(zhuǎn)換器產(chǎn)生的數(shù)據(jù)與同步時(shí)鐘接 高速FIFO的輸入端，高速FIFO中的數(shù)據(jù)輸端出接CPLD控制電路的數(shù)據(jù)輸入端， 時(shí)鐘緩沖驅(qū)動(dòng)器輸出經(jīng)過隔離的同頻率時(shí)鐘信號(hào)接CPLD控制電路和接口電路， CPU)控制電路接收來自接口電路的指令，對(duì)來自時(shí)鐘緩沖驅(qū)動(dòng)器的時(shí)鐘做分頻后 輸出接接口電路的輸入端。
差分變換器的外圍接口由信號(hào)輸入端口、差分信號(hào)正輸出端口、差分信號(hào)負(fù) 輸出端口組成，該變換器包括交流耦合模式和直流耦合模式；其中在交流耦合模 式下，信號(hào)輸出端口通過射頻線圈接差分信號(hào)正輸出端口和差分信號(hào)負(fù)輸出端口； 在直流耦合模式下，信號(hào)輸出端口接差分運(yùn)算放大器接正輸入端，差分信號(hào)正輸 出端口接差分運(yùn)算放大器正輸出端，差分信號(hào)負(fù)輸出端口接差分運(yùn)算放大器負(fù)輸 出端。
高速高精度模數(shù)轉(zhuǎn)換器的外圍接口由差分信號(hào)正輸入端、差分信號(hào)負(fù)輸出端、 采樣時(shí)鐘輸入端、同步數(shù)據(jù)輸出端、同步時(shí)鐘輸出端組成，高速高精度模數(shù)轉(zhuǎn)換 器在采樣時(shí)鐘輸入端輸入時(shí)鐘的控制下，對(duì)差分信號(hào)正輸入端、差分信號(hào)負(fù)輸出 端上輸入的模擬信號(hào)進(jìn)行釆集，采集的結(jié)果，在同步時(shí)鐘輸出端輸出時(shí)鐘的控制 下，由同步數(shù)據(jù)輸出端輸出。
低相位噪聲時(shí)鐘源的性能參數(shù)必須滿足以下兩式的約束，
SNR = —201og(2;r ;L tog
相位噪聲在寬帶上的積分=101og(2;r2/^^^)
其中，SNR為數(shù)據(jù)采集系統(tǒng)的輸出信噪比，f,^是模擬輸入信號(hào)的頻率；tjttCT 是時(shí)鐘在時(shí)域的抖動(dòng)，fw為采樣時(shí)鐘的頻率。
高速FIFO的外圍接口由第一輸入端、第二輸入端、控制信號(hào)輸入端、數(shù)據(jù)輸 出端組成，高速FIFO在第二輸入端輸入時(shí)鐘的控制下緩存來自第一輸入端的數(shù)據(jù)， 在控制信號(hào)輸入端輸入的時(shí)鐘控制下將緩存的數(shù)據(jù)從數(shù)據(jù)輸出端輸出。
時(shí)鐘緩沖驅(qū)動(dòng)器由高速的門電路組成，其工作頻率高于100MHz，其扇出能力可獨(dú) 立驅(qū)動(dòng)CPLD控制電路。
CPLD控制電路由數(shù)據(jù)輸入模塊、時(shí)鐘輸入模塊、計(jì)數(shù)器、數(shù)據(jù)緩存模塊、時(shí) 鐘分配模塊、分頻器、控制信號(hào)生成模塊組成，數(shù)據(jù)輸入模塊的輸出端接數(shù)據(jù)緩 存器，時(shí)鐘輸入模塊的輸出端接時(shí)鐘分配模塊，計(jì)數(shù)器的輸出端接數(shù)據(jù)緩存器， 時(shí)鐘分配模塊的輸出端分別接分頻器和控制信號(hào)生成模塊。
接口電路的外圍接口由指令輸出端、時(shí)鐘輸入端、數(shù)據(jù)輸入端組成，控制信 號(hào)輸出端為指令輸出端，控制CPLD控制電路的工作方式，接口電路在時(shí)鐘輸入端 輸入時(shí)鐘的控制下讀取數(shù)據(jù)輸入端上的數(shù)據(jù)。
所述的數(shù)據(jù)緩存器，對(duì)輸入的數(shù)據(jù)做選擇性地丟棄，丟棄的方法包括取平均 值輸出、取擬合值輸出，間接地降低了數(shù)據(jù)采集卡的采樣頻率并且提升了采集結(jié) 果的精度。
有益效果本發(fā)明使用精心設(shè)計(jì)的低相位噪聲時(shí)鐘4作為采樣時(shí)鐘，控制一片 高速高精度模數(shù)轉(zhuǎn)換器3對(duì)模擬信號(hào)進(jìn)行采集。模數(shù)轉(zhuǎn)換的結(jié)果通過高速FIF05做 緩存。CPLD控制電路7對(duì)來自高速FIF05的數(shù)據(jù)做處理，根據(jù)設(shè)定采樣率的不同， 不丟棄或選擇性丟棄數(shù)據(jù)。CPLD控制電路7對(duì)來自高速FIF05的數(shù)據(jù)處理后，輸出 至接口電路8，將數(shù)據(jù)釆集的結(jié)果傳遞到外界的設(shè)備。
本發(fā)明給出了最高采樣速率大于等于100MHz，量化精度大于等于16位的高性 能數(shù)據(jù)采集卡的實(shí)現(xiàn)方案。在保證量化精度的同時(shí)，提出了調(diào)節(jié)釆樣速率的新方 法。與傳統(tǒng)設(shè)計(jì)中使用數(shù)字電路直接調(diào)節(jié)采樣時(shí)鐘不同，本發(fā)明通過選擇性丟棄 模數(shù)轉(zhuǎn)換器輸出的數(shù)據(jù)，實(shí)現(xiàn)了對(duì)采樣速率的調(diào)節(jié)。


圖1是本發(fā)明的電路原理框圖。
圖2是差分變換電路2的交流耦合模式。
圖3是差分變換電路2的直流耦合模式。
圖4是高速高精度模數(shù)轉(zhuǎn)換器3的外圍連接圖。
圖5是高速FIF05的外圍連接圖。
圖6是CPLD控制電路7的內(nèi)部框圖。
圖7是接口電路8的外圍連接圖。
具體實(shí)施例方式
本發(fā)明由阻抗匹配網(wǎng)絡(luò)l，差分變換器2，高速高精度模數(shù)轉(zhuǎn)換器3，低相位 噪聲時(shí)鐘源4，高速FIF05，時(shí)鐘緩沖驅(qū)動(dòng)器6， CPLD控制電路7，接口電路8。
被采集的模擬信號(hào)進(jìn)入阻抗匹配網(wǎng)絡(luò)1的輸入端，阻抗匹配網(wǎng)絡(luò)1的輸出接 差分變換器2的輸入。差分變換器2將輸入信號(hào)變換為差分的信號(hào)對(duì)輸出以提高 對(duì)共模干擾的抑制能力。差分變換器2的輸出接高速高精度模數(shù)轉(zhuǎn)換器3的模擬 輸入端。低相位噪聲時(shí)鐘源4產(chǎn)生高精度的時(shí)鐘信號(hào)輸出，分別接高速高精度模 數(shù)轉(zhuǎn)換器3的時(shí)鐘輸入端和時(shí)鐘緩沖驅(qū)動(dòng)器6的輸入端。高速高精度模數(shù)轉(zhuǎn)換器3 在低相位噪聲時(shí)鐘源4產(chǎn)生的高精度時(shí)鐘信號(hào)的控制下對(duì)差分變換器2的輸出差 分對(duì)信號(hào)做采集。高速高精度模數(shù)轉(zhuǎn)換器3將采集得到的結(jié)果量化為數(shù)字量輸出。 高速高精度模數(shù)轉(zhuǎn)換器3產(chǎn)生的數(shù)據(jù)與同歩時(shí)鐘接高速FIF05的輸入端。高速 FIF05在高速高精度模數(shù)轉(zhuǎn)換器3同步時(shí)鐘的控制下讀取高速高精度模數(shù)轉(zhuǎn)換器3 輸出的數(shù)據(jù)。時(shí)鐘緩沖驅(qū)動(dòng)器6緩沖低相位噪聲時(shí)鐘源4產(chǎn)生的高精度時(shí)鐘信號(hào)， 輸出經(jīng)過隔離的同頻率時(shí)鐘，這一時(shí)鐘信號(hào)接CPLD控制電路7和接口電路8。CPLD 控制電路7接收來自接口電路8的指令，設(shè)定采樣速率，對(duì)來自時(shí)鐘緩沖驅(qū)動(dòng)器6 的時(shí)鐘做分頻后輸出，分頻后的時(shí)鐘接接口電路8的輸入端。CPLD控制電路7以 與高速高精度模數(shù)轉(zhuǎn)換器3采集速度相同的速率讀取高速FIF05中的數(shù)據(jù)。高速 FIF05中的數(shù)據(jù)輸端出接CPLD控制電路7的數(shù)據(jù)輸入端。CPLD控制電路7根據(jù)采 樣速率對(duì)來自高速FIF05的數(shù)據(jù)選擇性的緩存輸出。CPLD控制電路7輸出控制信 號(hào)至接口電路8的輸入端，控制接口電路8取走CPLD控制電路緩存輸出的數(shù)據(jù)。
高速高精度數(shù)據(jù)采集系統(tǒng)對(duì)采樣時(shí)鐘的質(zhì)量極其敏感。數(shù)據(jù)采集從本質(zhì)上看 是一個(gè)混頻過程，采樣時(shí)鐘的任何噪聲、失真和抖動(dòng)都會(huì)和被釆集信號(hào)混合在一 起。傳統(tǒng)的設(shè)計(jì)沒有對(duì)時(shí)鐘性能的要求做深入的研究，往往只注重時(shí)鐘的頻率穩(wěn) 定性，使用數(shù)字電路產(chǎn)生采樣時(shí)鐘。而由分頻器、DDS等數(shù)字電路產(chǎn)生的時(shí)鐘，其 抖動(dòng)十分嚴(yán)重。數(shù)據(jù)采集系統(tǒng)量化精度的有效性可以由輸出信噪比來衡量。數(shù)據(jù) 采集系統(tǒng)的輸出信噪比與采樣時(shí)鐘抖動(dòng)的關(guān)系由式1給出。<formula>formula see original document page 7</formula>
其中，SNR為數(shù)據(jù)采集系統(tǒng)的輸出信噪比，匸一是模擬輸入信號(hào)的頻率；tjttCT 是時(shí)鐘在時(shí)域的抖動(dòng)，其與時(shí)鐘的相位噪聲的關(guān)系由式2給出。
相位噪聲在寬帶上的積分=101og(2 /"^旨2) (2)
其中f。,k為采樣時(shí)鐘的頻率。顯然為了保證數(shù)據(jù)采集系統(tǒng)的性能，采樣時(shí)鐘的 相位噪聲必須可能低。對(duì)于采樣速率大于等于lOOMHz，量化精度大于等于16位的 高性能數(shù)據(jù)采集卡來說，采樣時(shí)鐘的相位噪聲應(yīng)低于一165dBc/Hz。這可以通過精 心設(shè)計(jì)的低相位噪聲采樣時(shí)鐘源4得到。
由于低相位噪聲采樣時(shí)鐘源4的頻率通常無法調(diào)節(jié)，我們提出一種全新的實(shí) 現(xiàn)采樣速率可調(diào)的方案。通過CPLD控制電路按一定周期，選擇性地丟棄一部分?jǐn)?shù) 據(jù)，間接達(dá)到調(diào)節(jié)采樣速率的目的。由于丟棄的數(shù)據(jù)個(gè)數(shù)只能是整數(shù)。低相位噪 聲采樣時(shí)鐘源4的頻率總是調(diào)節(jié)后采樣頻率的整數(shù)倍。特別的，若精心設(shè)計(jì)數(shù)據(jù) 的丟棄方法，可以進(jìn)一步提高輸出信號(hào)的信噪比。例如，若采樣頻率為低相位噪 聲采樣時(shí)鐘源4頻率的1/N，則取相鄰的N個(gè)數(shù)據(jù)為一組，每組的數(shù)據(jù)取平均之后 輸出。理論顯示，若噪聲呈高斯分布，則相鄰兩個(gè)數(shù)據(jù)的平均，就可以帶來6dB 的信噪比提升。
本實(shí)施例中包括阻抗匹配網(wǎng)絡(luò)l，差分變換器2，高速高精度模數(shù)轉(zhuǎn)換器3，低 相位噪聲時(shí)鐘源4，高速FIF05，時(shí)鐘緩沖驅(qū)動(dòng)器6， CPLD控制電路7，接口電路8。 其中，差分變換器2按交流、直流耦合不同，使用的射頻線圈為ADT1-1WT，使用差 分運(yùn)算放大器為AD8138，高速高精度模數(shù)轉(zhuǎn)換器3為AD9460，低相位噪聲時(shí)鐘源4 為恒溫晶振，高速FIF05為IDT72V2103，時(shí)鐘緩沖驅(qū)動(dòng)6為EPF10K10A， CPLD控制電 路7為EPF10K30A，接口電路8為USB芯片CY7C68013。
阻抗匹配網(wǎng)絡(luò)1對(duì)被釆集的模擬信號(hào)做50Q阻抗匹配，防止信號(hào)失真。阻抗 匹配網(wǎng)絡(luò)1的輸出接差分變換器2的輸入端，其中按交流、直流耦合，分別有圖2、 圖3兩種接法。圖2中使用射頻線圈接成交流差分變換器。圖3中使用差分運(yùn)算 放大器構(gòu)成直流差分變換器。差分變換器2中有差分變換器輸入端2—1，輸出差 分信號(hào)對(duì)2 — 2、 2—3。兩路差分信號(hào)對(duì)輸入高速高精度模數(shù)轉(zhuǎn)換器3的高速高精 度模數(shù)轉(zhuǎn)換器輸入端3—1、 3 — 2。高速高精度模數(shù)轉(zhuǎn)換器3還包括采樣時(shí)鐘輸入 端3—3，接低相位噪聲時(shí)鐘源4的輸出端。高速高精度模數(shù)轉(zhuǎn)換器3的同步時(shí)鐘 與輸出數(shù)據(jù)通過同步數(shù)據(jù)輸出端3—4、同步時(shí)鐘輸出端3 — 5輸出，接高速FIF05 的第一輸入端5 — 1、第二輸入端5—2。時(shí)鐘緩沖驅(qū)動(dòng)器6使用一個(gè)高速的門電路 來實(shí)現(xiàn)。高速FIF05的數(shù)據(jù)輸出端5—4接CPLD控制電路7的輸入端，接CPLD控 制電路7內(nèi)部的數(shù)據(jù)輸入模塊7 — 1，數(shù)據(jù)輸入模塊7 — 1接數(shù)據(jù)緩存器7—4。時(shí)鐘緩沖驅(qū)動(dòng)器6的輸出端接CPLD控制電路7內(nèi)部的時(shí)鐘輸入模塊7—2。時(shí)鐘輸入 模塊7 — 2接時(shí)鐘分配模塊7_5。計(jì)數(shù)器7—3接收來自接口電路8的數(shù)據(jù)8—1， 設(shè)定與采樣速率相關(guān)的數(shù)據(jù)丟棄間隔，做本地計(jì)數(shù)，計(jì)數(shù)結(jié)果接數(shù)據(jù)緩存器7—4， 控制數(shù)據(jù)緩存器7—4按一定間隔對(duì)數(shù)據(jù)進(jìn)行平均后，將平均的結(jié)果輸出。數(shù)據(jù)緩 存器7—4將經(jīng)過選擇性丟棄后的數(shù)據(jù)輸出至接口電路8的數(shù)據(jù)輸入端8—3。時(shí)鐘 分配模塊7—5將來自時(shí)鐘輸入模塊7—2的時(shí)鐘分為兩路，其中一路接分頻器7 一6，分頻器7—6將分頻后的信號(hào)作為控制接口電路8的時(shí)鐘輸出至接口電路的 時(shí)鐘輸入端8—2。時(shí)鐘分配模塊7—5的另一路輸出至控制信號(hào)生成模塊7—8。 控制信號(hào)生成模塊7—8生成控制高速FIFO的控制信號(hào)與讀取時(shí)鐘，接高速FIF05 的控制信號(hào)輸入端5—3。
權(quán)利要求
1.一種采樣速率可調(diào)的高速高精度數(shù)據(jù)采集卡，其特征在于該數(shù)據(jù)采集卡包括阻抗匹配網(wǎng)絡(luò)(1)、差分變換器(2)、高速高精度模數(shù)轉(zhuǎn)換器(3)、低相位噪聲時(shí)鐘源(4)、高速FIFO(5)、時(shí)鐘緩沖驅(qū)動(dòng)器(6)、CPLD控制電路(7)、接口電路(8)；被采集的模擬信號(hào)進(jìn)入阻抗匹配網(wǎng)絡(luò)(1)的輸入端，阻抗匹配網(wǎng)絡(luò)(1)的輸出端接差分變換器(2)的輸入端，差分變換器(2)的輸出端接高速高精度模數(shù)轉(zhuǎn)換器(3)的模擬輸入端，低相位噪聲時(shí)鐘源(4)產(chǎn)生高精度的時(shí)鐘信號(hào)輸出分別接高速高精度模數(shù)轉(zhuǎn)換器(3)的時(shí)鐘輸入端和時(shí)鐘緩沖驅(qū)動(dòng)器(6)的輸入端，高速高精度模數(shù)轉(zhuǎn)換器(3)產(chǎn)生的數(shù)據(jù)與同步時(shí)鐘接高速FIFO(5)的輸入端，高速FIFO(5)中的數(shù)據(jù)輸端出接CPLD控制電路(7)的數(shù)據(jù)輸入端，時(shí)鐘緩沖驅(qū)動(dòng)器(6)輸出經(jīng)過隔離的同頻率時(shí)鐘信號(hào)接CPLD控制電路(7)和接口電路(8)，CPLD控制電路(7)接收來自接口電路(8)的指令，對(duì)來自時(shí)鐘緩沖驅(qū)動(dòng)器(6)的時(shí)鐘做分頻后輸出接接口電路(8)的輸入端。
2. 根據(jù)權(quán)利要求1所述的采樣速率可調(diào)的高速高精度數(shù)據(jù)采集卡，其特征在 于差分變換器(2)的外圍接口由信號(hào)輸入端口 (2—1)、差分信號(hào)正輸出端口 (2 一2)、差分信號(hào)負(fù)輸出端口 (2—3)組成，該變換器包括交流耦合模式和直流耦 合模式；其中在交流耦合模式下，信號(hào)輸出端口 (2 — 1)通過射頻線圈接差分信 號(hào)正輸出端口 (2—2)和差分信號(hào)負(fù)輸出端口 (2—3);在直流耦合模式下，信號(hào) 輸出端口 (2 — 1)接差分運(yùn)算放大器接正輸入端，差分信號(hào)正輸出端口 (2—2) 接差分運(yùn)算放大器正輸出端，差分信號(hào)負(fù)輸出端口 (2—3)接差分運(yùn)算放大器負(fù) 輸出端。
3. 根據(jù)權(quán)利要求1所述的采樣速率可調(diào)的高速高精度數(shù)據(jù)采集卡，其特征在 于高速高精度模數(shù)轉(zhuǎn)換器(3)的外圍接口由差分信號(hào)正輸入端(3—1)、差分信 號(hào)負(fù)輸出端(3—2)、采樣時(shí)鐘輸入端(3—3)、同步數(shù)據(jù)輸出端(3—4)、同步時(shí) 鐘輸出端(3—5)組成，高速高精度模數(shù)轉(zhuǎn)換器(3)在采樣時(shí)鐘輸入端(3—3) 輸入時(shí)鐘的控制下，對(duì)差分信號(hào)正輸入端(3—1)、差分信號(hào)負(fù)輸出端(3—2)上 輸入的模擬信號(hào)進(jìn)行采集，采集的結(jié)果，在同步時(shí)鐘輸出端(3 — 5)輸出時(shí)鐘的 控制下，由同步數(shù)據(jù)輸出端(3-4)輸出。
4. 根據(jù)權(quán)利要求1所述的采樣速率可調(diào)的高速高精度數(shù)據(jù)采集卡，其特征在 于低相位噪聲時(shí)鐘源(4)的性能參數(shù)必須滿足以下兩式的約束，SNR = —201og(2丌/咖!og",敏)fi^相位噪聲在寬帶上的積分=101og(2;r2,/*%^2)其中，SNR為數(shù)據(jù)采集系統(tǒng)的輸出信噪比，f,^是模擬輸入信號(hào)的頻率；tjtter 是時(shí)鐘在時(shí)域的抖動(dòng)，fdk為采樣時(shí)鐘的頻率。
5. 根據(jù)權(quán)利要求1所述的采樣速率可調(diào)的高速高精度數(shù)據(jù)采集卡，其特征在 于高速FIF0 (5)的外圍接口由第一輸入端(5—1)、第二輸入端(5—2)、控制信 號(hào)輸入端(5 — 3)、數(shù)據(jù)輸出端(5—4)組成，高速FIFO (5)在第二輸入端(5 一2)輸入時(shí)鐘的控制下緩存來自第一輸入端(5—1)的數(shù)據(jù)，在控制信號(hào)輸入端(5—3)輸入的時(shí)鐘控制下將緩存的數(shù)據(jù)從數(shù)據(jù)輸出端(5—4)輸出。
6. 根據(jù)權(quán)利要求1所述的采樣速率可調(diào)的高速高精度數(shù)據(jù)采集卡，其特征在 于時(shí)鐘緩沖驅(qū)動(dòng)器(6)由高速的門電路組成，其工作頻率高于100MHz，其扇出能 力可獨(dú)立驅(qū)動(dòng)CPLD控制電路(7)。
7. 根據(jù)權(quán)利要求1所述的采樣速率可調(diào)的高速高精度數(shù)據(jù)采集卡，其特征在 于CPLD控制電路(7)由數(shù)據(jù)輸入模塊(7 — 1)、時(shí)鐘輸入模塊(7—2)、計(jì)數(shù)器(7—3)、數(shù)據(jù)緩存模塊(7—4)、時(shí)鐘分配模塊(7 — 5)、分頻器(7—6)、控制 信號(hào)生成模塊(7—7)組成，數(shù)據(jù)輸入模塊(7 — 1)的輸出端接數(shù)據(jù)緩存模塊(7 一4)，時(shí)鐘輸入模塊(7—2)的輸出端接時(shí)鐘分配模塊(7—5)，計(jì)數(shù)器(7—3) 的輸出端接數(shù)據(jù)緩存模塊(7—4)，時(shí)鐘分配模塊(7—5)的輸出端分別接分頻器(7—6)和控制信號(hào)生成模塊(7—8)。
8. 根據(jù)權(quán)利要求1所述的采樣速率可調(diào)的高速高精度數(shù)據(jù)采集卡，其特征在 于接口電路(8)的外圍接口由指令輸出端(8—1)、時(shí)鐘輸入端(8—2)、數(shù)據(jù)輸 入端(8—3)組成，控制信號(hào)輸出端為指令輸出端(8 — 1)，控制CPLD控制電路(7)的工作方式，接口電路(8)在時(shí)鐘輸入端(8—2)輸入時(shí)鐘的控制下讀取 數(shù)據(jù)輸入端(8—3)上的數(shù)據(jù)。
9. 根據(jù)權(quán)利要求7所述的采樣速率可調(diào)的高速高精度數(shù)據(jù)采集卡，其特征在 于所述的數(shù)據(jù)緩存器(7—4)，對(duì)輸入的數(shù)據(jù)做選擇性地丟棄，丟棄的方法包括取 平均值輸出、取擬合值輸出，間接地降低了數(shù)據(jù)采集卡的采樣頻率并且提升了采 集結(jié)果的精度。
全文摘要
采樣速率可調(diào)的高速高精度數(shù)據(jù)采集卡是一種以極高信噪比、極高采樣速率采集微弱信號(hào)的專用設(shè)備，阻抗匹配網(wǎng)絡(luò)(1)的輸出端接差分變換器(2)的輸入端，差分變換器(2)的輸出端接高速高精度模數(shù)轉(zhuǎn)換器(3)的模擬輸入端，低相位噪聲時(shí)鐘源(4)輸出分別接高速高精度模數(shù)轉(zhuǎn)換器(3)的時(shí)鐘輸入端和時(shí)鐘緩沖驅(qū)動(dòng)器(6)的輸入端，高速高精度模數(shù)轉(zhuǎn)換器(3)接高速FIFO(5)的輸入端，高速FIFO(5)中的數(shù)據(jù)輸端出接CPLD控制電路(7)的數(shù)據(jù)輸入端，時(shí)鐘緩沖驅(qū)動(dòng)器(6)輸出經(jīng)過隔離的同頻率時(shí)鐘信號(hào)接CPLD控制電路(7)和接口電路(8)，CPLD控制電路(7)對(duì)來自時(shí)鐘緩沖驅(qū)動(dòng)器(6)的時(shí)鐘做分頻后輸出接接口電路(8)的輸入端。
文檔編號(hào)G01D3/028GK101178317SQ20071019103
公開日2008年5月14日 申請(qǐng)日期2007年12月4日 優(yōu)先權(quán)日2007年12月4日
發(fā)明者張益昕, 亮 汪, 順 王 申請(qǐng)人:南京大學(xué)