專利名稱：一種基于fpga的機(jī)抖激光陀螺抖動(dòng)解調(diào)裝置及解調(diào)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及激光陀螺的控制裝置及控制方法，具體地說是一種機(jī)抖激光陀螺 的抖動(dòng)解調(diào)裝置及解調(diào)方法。(二) 背景技術(shù)激光陀螺是迄今為止在慣性技術(shù)領(lǐng)域唯一真正獲得卓有成效的實(shí)際應(yīng)用的 非機(jī)電式中高精度慣性敏感儀表。激光陀螺是利用環(huán)形光路的Sagnac效應(yīng)，即 在任意幾何形狀的環(huán)形光路中，沿順、逆時(shí)針方向相對(duì)運(yùn)行著的兩束光的相位差 (或光程差)的大小與該環(huán)形光路相對(duì)于慣性空間的轉(zhuǎn)動(dòng)速率成線性關(guān)系。進(jìn)人實(shí) 用的激光陀螺主要采用機(jī)械抖動(dòng)偏頻方案來解決閉鎖效應(yīng)問題。對(duì)于二頻機(jī)抖激光陀螺，由于機(jī)械抖動(dòng)的存在，必須對(duì)激光陀螺輸出的原始 數(shù)據(jù)中抖動(dòng)引起的高頻振動(dòng)進(jìn)行補(bǔ)償，激光陀螺抖動(dòng)解調(diào)一般使用的方法是整周 期采樣法，通過采樣周期為整數(shù)倍偏頻周期進(jìn)行計(jì)數(shù)，可以消掉偏頻轉(zhuǎn)速所致的 頻差的積分值。但是整周期采樣^有以下缺點(diǎn)1、 采樣周期很難做到與激光陀螺的實(shí)際偏頻換向周期嚴(yán)格一致，從而導(dǎo)致 采樣計(jì)數(shù)誤差；2、 在捷聯(lián)慣導(dǎo)系統(tǒng)中，需要定時(shí)采樣和導(dǎo)航計(jì)算，但是定時(shí)采樣周期與激 光陀螺的實(shí)際抖動(dòng)換向周期不可能完全同步，即使采用遞推差值算法，也同樣存 在計(jì)數(shù)誤差；3、 不能有效的消除抖動(dòng)偏頻激光陀螺中引人的隨機(jī)抖動(dòng)信號(hào)和其它因素引 起的噪聲。(三) 發(fā)明內(nèi)容本發(fā)明的目的在于提供一種定時(shí)采樣非常方便，可以有效消除機(jī)抖陀螺隨機(jī) 抖動(dòng)及其他因素引起的高頻測(cè)量噪聲，也為數(shù)字信號(hào)處理提供了一種新的實(shí)現(xiàn)方案的一種基于FPGA的機(jī)抖激光陀螺抖動(dòng)解調(diào)裝置。本發(fā)明的目的還在于提供一種基于FPGA的機(jī)抖激光陀螺抖動(dòng)解調(diào)裝置的解調(diào)方法。本發(fā)明的目的是這樣實(shí)現(xiàn)的本發(fā)明的基于FPGA的機(jī)抖激光陀螺抖動(dòng)解調(diào)裝置是由FPGA，分別與 FPGA連接的PC/104和施密特觸發(fā)器以及FPGA的配置組成的；在FPGA中由 可逆計(jì)數(shù)和數(shù)字濾波兩部分構(gòu)成數(shù)據(jù)采集電路，激光陀螺輸出的兩束信號(hào)SIN、 COS輸入可逆計(jì)數(shù)單元進(jìn)行可逆計(jì)數(shù)后，送寄存器存儲(chǔ)，然后以lkHz采樣，送 FIR低通濾波器'，濾波后的信號(hào)再送抗混疊濾波器進(jìn)行降采樣。本發(fā)明的基于FPGA的機(jī)抖激光陀螺抖動(dòng)解調(diào)裝置還可以包括1、 所述的施密特觸發(fā)器是74HCT系列施密特觸發(fā)器芯片。2、 FPGA的配置包括兩種配置方式，即被動(dòng)串行模式配置和邊界掃描模式， 通過跳線來選擇配置方式。本發(fā)明的基于FPGA的機(jī)抖激光陀螺抖動(dòng)解調(diào)方法為采用數(shù)字濾波方法來 進(jìn)行激光陀螺的抖動(dòng)解調(diào)，并將整個(gè)解調(diào)方案在FPGA內(nèi)實(shí)現(xiàn)，所述的解調(diào)方案 主要包括兩個(gè)模塊，即可逆計(jì)數(shù)模塊和FIR濾波模塊。本發(fā)明的方法還可以包括所述的可逆計(jì)數(shù)模塊包括定時(shí)計(jì)數(shù)寄存和減法 器，定時(shí)計(jì)數(shù)器包括采樣頻率的lkHz時(shí)鐘、導(dǎo)航解算要求的77Hz、采集系統(tǒng)的 4MHz頻率外加時(shí)鐘；完成l/lk秒的計(jì)數(shù)后，將計(jì)數(shù)結(jié)果存儲(chǔ)后轉(zhuǎn)送減法器；數(shù) 據(jù)從減法器出來后繼續(xù)送寄存器存儲(chǔ)。圖1為本抖動(dòng)解調(diào)裝置的結(jié)構(gòu)框圖，它主要由FPGA、 PC/104、施密特觸發(fā) 器和FPGA的配置方式等組成。具體的原理圖見圖2—圖6，主要包括5個(gè)部分， 其中圖2為陀螺等的信號(hào)輸入模塊，12路慣導(dǎo)系統(tǒng)的輸出信號(hào)首先經(jīng)過施密特 觸發(fā)器進(jìn)行整形，本發(fā)明采用74HCT系列施密特觸發(fā)器芯片；圖3為FPGA的 配置模塊，在本設(shè)計(jì)中，對(duì)FPGA進(jìn)行了兩種配置方式，PS (被動(dòng)串行模式) 配置和JTAG (邊界掃描模式)，通過跳線來選擇配置方式，EPC2是20個(gè)管腳 PLCC封裝，是E2PR0M，可以用電信號(hào)多次擦除和寫入的可編程只讀存儲(chǔ)器； 圖4是電源與時(shí)鐘模塊；圖5是FPGA與其它芯片的連接關(guān)系，本原理圖的連接 關(guān)系一般都是采用網(wǎng)絡(luò)標(biāo)號(hào)來完成的；圖6是PC104總線與FPGA的接口關(guān)系 圖，在PC104總線的104個(gè)引腳中，本系統(tǒng)只用到了20位的地址總線，8位的 數(shù)據(jù)總線，讀寫、復(fù)位和中斷信號(hào)，接口比較簡(jiǎn)單。本發(fā)明采用數(shù)字濾波方法來進(jìn)行激光陀螺的抖動(dòng)解調(diào)，并將整個(gè)解調(diào)方案在 FPGA內(nèi)實(shí)現(xiàn)，本解調(diào)方案主要包括兩個(gè)模塊，即可逆計(jì)數(shù)模塊和FIR濾波模塊。首先對(duì)可逆計(jì)數(shù)模塊進(jìn)行詳細(xì)描述，本模塊包括兩大部分，即定時(shí)計(jì)數(shù)寄存 和減法器。其組成框圖見圖8所示首先說一下定時(shí)計(jì)數(shù)器，由于本采集程序涉及到不止一個(gè)時(shí)鐘，包括采樣頻率的lkHz時(shí)鐘，還有導(dǎo)航解算要求的77Hz，本采集系統(tǒng)的外加時(shí)鐘頻率是4MHz。我們采用了時(shí)鐘使能的方法來進(jìn)行上述時(shí)鐘的設(shè)計(jì)，通過使用時(shí)鐘使能，可以避免時(shí)鐘"滿天飛"的情況，進(jìn)而避免了不必要的亞穩(wěn)態(tài)發(fā)生，在降低設(shè)計(jì)復(fù)雜度的同時(shí)也提高了設(shè)計(jì)的可靠性。完成1/lk秒的計(jì)數(shù)后，將計(jì)數(shù)結(jié)果存儲(chǔ)后轉(zhuǎn)送減法器。數(shù)據(jù)從減法器出來后繼續(xù)送寄存器存儲(chǔ)，至此可逆計(jì)數(shù)模塊就全部實(shí)現(xiàn)了，整個(gè)系統(tǒng)中共有6個(gè)可逆計(jì)數(shù)模塊，每個(gè)模塊中含有兩個(gè)計(jì)數(shù)器和一個(gè)減法器。可以由固定的一個(gè)計(jì)數(shù)器的值減去另一個(gè)計(jì)數(shù)器的值，結(jié)果可正可負(fù)，可由數(shù)據(jù)的符號(hào)來判別陀螺的旋轉(zhuǎn)方向。FIR濾波模塊是本發(fā)明的關(guān)鍵，只有濾波的效果好，才能消除機(jī)械抖動(dòng)對(duì)激光陀螺輸出的影響，并還可以抑制一些隨機(jī)噪聲的干擾。本系統(tǒng)中設(shè)計(jì)的FIR濾波器是一個(gè)28階的線性濾波器，它主要是通過狀態(tài)機(jī)以分布式(DA)算法實(shí)現(xiàn)的，圖9是濾波模塊的組成框圖。FIR濾波器的實(shí)現(xiàn)是本模塊的核心，為了兼顧硬件資源與速度，我們采用優(yōu)化的分布式算法，分割査找表的方式來完成。

圖l解調(diào)裝置的結(jié)構(gòu)框圖。圖2解調(diào)裝置的原理圖——信號(hào)輸入模塊。圖3解調(diào)裝置的原理圖——FPGA的配置模塊。圖4解調(diào)裝置的原理圖——時(shí)鐘與電源模塊。圖5解調(diào)裝置的原理圖——FPGA模塊。圖6解調(diào)裝置的原理圖——PC/104模塊。圖7整體方案結(jié)構(gòu)框圖。圖8可逆計(jì)數(shù)模塊組成框圖。圖9FIR濾波模塊組成框圖。圖IO改進(jìn)的分布式算法結(jié)構(gòu)圖。圖11狀態(tài)機(jī)的VHDL程序?qū)崿F(xiàn)流程圖。圖12FIR濾波器仿真圖。圖13濾波前后陀螺計(jì)數(shù)值與功率譜密度；其中(a)和(b)分別為濾波前 的某路陀螺計(jì)數(shù)值和功率譜密度，(c)和(d)濾波后的該陀螺的計(jì)數(shù)值和功率i曰/又。圖14輸出頻率為77Hz的3路陀螺計(jì)數(shù)值與頻譜；其中(a)和(b)分別為第一路陀螺的計(jì)數(shù)值和功率譜密度圖，(C)和(d)分別為第二路陀螺的計(jì)數(shù)值 和功率譜密度圖，(e)和(f)分別為第三路陀螺的計(jì)數(shù)值和功率譜密度圖。 具體實(shí)施方式
下面結(jié)合附圖舉例對(duì)本發(fā)明做更詳細(xì)地描述本發(fā)明是基于FPGA的數(shù)字濾波方法，并將這種解調(diào)方法應(yīng)用到具體的解調(diào) 裝置中，在本發(fā)明中濾波器的實(shí)現(xiàn)是整個(gè)解調(diào)方案的關(guān)鍵，最后進(jìn)行了具體的靜 態(tài)實(shí)驗(yàn)，并對(duì)實(shí)驗(yàn)數(shù)據(jù)進(jìn)行分析，下面將結(jié)合附圖分三部分對(duì)其做進(jìn)一步的詳細(xì) 說明。一、解調(diào)方法的FPGA實(shí)現(xiàn)整個(gè)激光陀螺的數(shù)據(jù)采集電路包括可逆計(jì)數(shù)和數(shù)字濾波兩部分，如圖7所 示。激光陀螺輸出的兩束信號(hào)SIN、 COS經(jīng)過可逆計(jì)數(shù)單元進(jìn)行可逆計(jì)數(shù)后，送 寄存器存儲(chǔ)，然后以lkHz采樣，送FIR低通濾波器，成功濾波后再送抗混疊濾 波器進(jìn)行降采樣，使其采樣頻率滿足導(dǎo)航解算的要求。下面對(duì)各模塊單元進(jìn)行詳 細(xì)描述。1、 可逆計(jì)數(shù)模塊首先對(duì)可逆計(jì)數(shù)模塊進(jìn)行詳細(xì)描述，本模塊包括兩大部分，即定時(shí)計(jì)數(shù)寄存 和減法器。其組成框圖見圖8所示首先說一下定時(shí)計(jì)數(shù)器，由于本采集程序涉 及到不止一個(gè)時(shí)鐘，包括采樣頻率的lkHz時(shí)鐘，還有導(dǎo)航解算要求的77Hz，本 采集系統(tǒng)的外加時(shí)鐘頻率是4MHz。在數(shù)字電路中，常常是通過對(duì)高頻的時(shí)鐘信 號(hào)進(jìn)行分頻來獲得低頻的信號(hào)，用做需要低頻時(shí)鐘的模塊，但這種方法會(huì)引入新 的時(shí)鐘域，處理上需要采取多時(shí)鐘域處理方式，因而在設(shè)計(jì)復(fù)雜度提高的同時(shí)系 統(tǒng)的可靠性也將降低，為了避免上述問題，我們采用了時(shí)鐘使能以減小設(shè)計(jì)的復(fù) 雜度。通過使用時(shí)鐘使能，我們可以避免時(shí)鐘"滿天飛"的情況，進(jìn)而避免了不 必要的亞穩(wěn)態(tài)發(fā)生，在降低設(shè)計(jì)復(fù)雜度的同時(shí)也提高了設(shè)計(jì)的可靠性。完成1/lk秒的計(jì)數(shù)后，將計(jì)數(shù)結(jié)果存儲(chǔ)后轉(zhuǎn)送減法器。數(shù)據(jù)從減法器出來 后繼續(xù)送寄存器存儲(chǔ)，至此可逆計(jì)數(shù)模塊就全部實(shí)現(xiàn)了，整個(gè)系統(tǒng)中共有6個(gè)可 逆計(jì)數(shù)模塊，每個(gè)慣性器件各一個(gè)，每個(gè)模塊中含有兩個(gè)計(jì)數(shù)器和一個(gè)減法器。 可以由固定的一個(gè)計(jì)數(shù)器的值減去另一個(gè)計(jì)數(shù)器的值，結(jié)果可正可負(fù)，可由數(shù)據(jù) 的符號(hào)來判別陀螺的旋轉(zhuǎn)方向。2、 FIR濾波模塊FIR濾波模塊是本發(fā)明的關(guān)鍵，只有濾波的效果好，才能消除機(jī)械抖動(dòng)對(duì)激 光陀螺輸出的影響，并還可以抑制一些隨機(jī)噪聲的干擾。由于機(jī)抖陀螺的抖動(dòng)頻 率為154Hz，高速采樣頻率選為lKHz，可以滿足采樣定理的要求，lKHz的定 時(shí)采樣信號(hào)在FPGA內(nèi)對(duì)時(shí)鐘使能得到。數(shù)字低通濾波器采用FIR中的等波紋逼近法進(jìn)行設(shè)計(jì)，采樣頻率為lKHz,通帶下限截止頻率為100Hz，阻帶上限截止 頻率為150Hz。采用MATLAB的濾波器設(shè)計(jì)與分析工具箱(Filter Design & AnalysisTool)可以很方便地設(shè)計(jì)出符合上述要求的濾波器。本系統(tǒng)中設(shè)計(jì)的FIR 濾波器是一個(gè)28階的線性濾波器，它主要是通過狀態(tài)機(jī)以分布式(DA)算法實(shí) 現(xiàn)的。圖9是濾波模塊的組成框圖。FIR頂層實(shí)體主要是對(duì)所包含的子模塊器件的例化。其中串行輸入模塊的功 能是串行輸入28個(gè)周期(lms)的數(shù)據(jù)，此模塊依舊采用時(shí)鐘使能的方法來產(chǎn)生 lkHz的時(shí)鐘，并通過循環(huán)的方式來對(duì)28個(gè)數(shù)串行輸出?，F(xiàn)在說本模塊的核心，F(xiàn)IR濾波器的實(shí)現(xiàn)，為了兼顧硬件資源與速度，我們 采用優(yōu)化的分布式算法，分割查找表的方式來完成。由于一般FPGA元器件的 LC是2、1位的DA表，可以實(shí)現(xiàn)4個(gè)系數(shù)，需要的LC數(shù)量隨著階數(shù)呈指數(shù)增 加，通常，LC的數(shù)量要比EAB多，如果要實(shí)現(xiàn)的設(shè)計(jì)采用了更大的表和2bxb的 CASE聲明，可能導(dǎo)致無效的設(shè)計(jì)。即使選擇了面積優(yōu)化，還是會(huì)生成一個(gè)比期 望大得多的設(shè)計(jì)。典型的合成器都會(huì)盡量?jī)?yōu)化邏輯方程，但是不能識(shí)別結(jié)構(gòu)，通 常利用CASE聲明實(shí)現(xiàn)附帶一個(gè)(總線)多路復(fù)用器的4輸入表是更為有效的。 為了獲得最大速度，必須在每個(gè)2選1多路復(fù)用器后引入一個(gè)寄存器，當(dāng)然與用 2個(gè)LC實(shí)現(xiàn)一個(gè)4選1多路復(fù)用器相比還是需要更多LC的。所以我們就選用4 輸入査找表，這樣共需4個(gè)LUT表，本設(shè)計(jì)的具體DA結(jié)構(gòu)圖見圖10。輸入數(shù) 據(jù)是16位，因?yàn)楸驹O(shè)計(jì)的濾波器是28階，所以第四個(gè)査找表只要有兩個(gè)系數(shù)即 可，將分割的査完表的數(shù)據(jù)累加后，在通過寄存器緩存后輸出。為了方便和縮短開發(fā)周期，定義成CASE組件的LC表可由實(shí)用程序 dagen.exe生成，其中dagen.exe是由開發(fā)商集成的軟件，dagen.exe程序?qū)懭胍粋€(gè) 名為caseX.vhd的VHDL文件。我們選用了moore型狀態(tài)機(jī)，它的輸出信號(hào)只與當(dāng)前狀態(tài)有關(guān)，而與輸入信 號(hào)無關(guān)。編碼方式選擇最簡(jiǎn)單常用的枚舉類型的狀態(tài)編碼方式，根據(jù)所需要的狀 態(tài)，定義新的枚舉類型，并使用枚舉類型定義狀態(tài)變量，在本系統(tǒng)中，狀態(tài)變量 只有兩個(gè)S0和S1，其中SO是初始狀態(tài)，Sl實(shí)現(xiàn)算法并輸出結(jié)果。本濾波器 是有符號(hào)的DA FIR濾波器，狀態(tài)機(jī)的VHDL程序?qū)崿F(xiàn)流程圖如圖11所示，對(duì) 以上的程序算法進(jìn)行仿真，本FIR濾波器是基于4輸入査找表的，濾波器的4 個(gè)系數(shù)就是本系統(tǒng)的第一個(gè)子濾波器的系數(shù)，即-4、 -9、 17、 37，如圖12，當(dāng)輸 入端口分別為l， 2， 1， 3時(shí)，輸出端口為106，通過乘累加計(jì)算也正是此結(jié)果， 且通過以上算法自行演算也可得出此結(jié)果，通過仿真也進(jìn)一步驗(yàn)證了本濾波器設(shè) 計(jì)的正確性。3、頂層實(shí)體接口模塊本發(fā)明的具體實(shí)現(xiàn)采用PC/104作為控制模塊，F(xiàn)PGA與PC/104之間的數(shù)據(jù) 傳輸是通過數(shù)據(jù)總線、地址總線和控制總線來進(jìn)行的。因此，F(xiàn)PGA中關(guān)于PC/104 接口設(shè)計(jì)部分的邏輯不是很復(fù)雜，僅占用FPGA中的很小一部分邏輯單元。實(shí)現(xiàn) 的功能為16位數(shù)據(jù)信號(hào)的輸出；20位地址信號(hào)的輸入；定時(shí)中斷申請(qǐng)信號(hào)的 輸出和讀寫信號(hào)的控制等。中斷信號(hào)通過時(shí)鐘使能的方式設(shè)置的77Hz的邊沿觸 發(fā)信號(hào)，接到PC/104系統(tǒng)的IRQn號(hào)中斷。由于輸出數(shù)據(jù)是16位的，而采集卡 采用8位數(shù)據(jù)總線，所以這就要求將數(shù)據(jù)分成高位跟低位分別傳送，使用的地址 為(00300H 0030BH)，其中每?jī)蓚€(gè)地址對(duì)應(yīng)一個(gè)數(shù)據(jù)。通過添加約束和靜態(tài)時(shí)序分析可知，本系統(tǒng)的實(shí)際工作頻率是50.76Hz。且 根據(jù)建立時(shí)間、保持時(shí)間等的詳細(xì)分析，可知本系統(tǒng)設(shè)計(jì)良好，并沒有亞穩(wěn)態(tài)等 現(xiàn)象發(fā)生。二、 解調(diào)裝置的設(shè)計(jì)利用QuartusII軟件對(duì)以上設(shè)計(jì)的VHDL程序進(jìn)行編譯，可知本系統(tǒng)共需要 的邏輯門數(shù)是4萬多，所以選用EPF10k50SQC208，它能提供5萬門，共有208 個(gè)引腳，是Altera公司的FLEX10k系列芯片的一。具體的原理圖見圖2—圖6， 主要包括5個(gè)部分，其中圖2為陀螺等的信號(hào)輸入模塊，12路慣導(dǎo)系統(tǒng)的輸出 信號(hào)首先經(jīng)過施密特觸發(fā)器進(jìn)行整形，本發(fā)明采用74HCT系列施密特觸發(fā)器芯 片；圖3為FPGA的配置模塊，在本設(shè)計(jì)中，對(duì)FPGA進(jìn)行了兩種配置方式， PS (被動(dòng)串行模式)配置和JTAG (邊界掃描模式)，通過跳線來選擇配置方式， EPC2是20個(gè)管腳PLCC封裝，是E2PROM，可以用電信號(hào)多次擦除和寫入的 可編程只讀存儲(chǔ)i;圖4是電源與時(shí)鐘模塊；圖5是FPGA與其它芯片的連接關(guān) 系，本原理圖的連接關(guān)系一般都是采用網(wǎng)絡(luò)標(biāo)號(hào)來完成的；圖6是PC104總線 與FPGA的接口關(guān)系圖，在PC104總線的104個(gè)引腳中，本系統(tǒng)只用到了20位 的地址總線，8位的數(shù)據(jù)總線，讀寫、復(fù)位和中斷信號(hào)，接口比較簡(jiǎn)單。三、 實(shí)驗(yàn)與結(jié)果分析為了驗(yàn)證本數(shù)據(jù)采集系統(tǒng)的性能，我們對(duì)其進(jìn)行了靜態(tài)實(shí)驗(yàn)。將激光陀螺捷 聯(lián)慣導(dǎo)系統(tǒng)置于平臺(tái)上，X、 Y、 Z三軸按照東一天一南方位放置，并將采集卡 連接到PC/104系統(tǒng)，進(jìn)行了多次靜態(tài)測(cè)試，得到數(shù)據(jù)采集電路輸出的原始數(shù)據(jù)。圖13中，(a)和(b)分別為濾波前的某路陀螺計(jì)數(shù)值和功率譜密度，圖(c) 和(d)濾波后的該陀螺的計(jì)數(shù)值和功率譜密度，兩圖所采的數(shù)據(jù)范圍相同，采 樣頻率為lkHz，由(b)可以看出本激光陀螺的抖動(dòng)頻率正好為154Hz，將其與 (d)圖對(duì)比可知，機(jī)抖信號(hào)被有效的濾除掉了。由于導(dǎo)航解算的時(shí)鐘頻率要求為77Hz，所以濾波結(jié)果還需進(jìn)行降采樣，圖14為輸出頻率為77Hz的3路陀螺 的計(jì)數(shù)值和功率譜密度圖，激光陀螺測(cè)量數(shù)據(jù)的頻帶成分比較單一，也即在0Hz 附近，與實(shí)驗(yàn)條件相符，可見高頻噪聲干擾也被有效地濾出?？傊瑥谋景l(fā)明的實(shí)驗(yàn)結(jié)果看，通過數(shù)字濾波方法對(duì)激光陀螺進(jìn)行抖動(dòng)解調(diào)， 可以有效地彌補(bǔ)整周期采樣的不足，經(jīng)過降采樣后可以使定時(shí)采樣周期與導(dǎo)航解 算周期完全一致，又有效地消除了抖動(dòng)偏頻激光陀螺中引入的隨機(jī)抖動(dòng)信號(hào)和其 它因素引起的噪聲。而且本發(fā)明完全通過FPGA來實(shí)現(xiàn)，這樣的設(shè)計(jì)便于調(diào)試和 更改，可以大大節(jié)約硬件的體積和成本，也為設(shè)計(jì)人員節(jié)省了許多寶貴的設(shè)計(jì)時(shí) 間。
權(quán)利要求
1. 一種基于FPGA的機(jī)抖激光陀螺抖動(dòng)解調(diào)裝置，其特征是是由FPGA，分別與FPGA連接的PC/104和施密特觸發(fā)器以及FPGA的配置組成的；在FPGA中由可逆計(jì)數(shù)和數(shù)字濾波兩部分構(gòu)成數(shù)據(jù)采集電路，激光陀螺輸出的兩束信號(hào)SIN、COS輸入可逆計(jì)數(shù)單元進(jìn)行可逆計(jì)數(shù)后，送寄存器存儲(chǔ)，然后以1kHz采樣，送FIR低通濾波器，濾波后的信號(hào)再送抗混疊濾波器進(jìn)行降采樣。
2、 根據(jù)權(quán)利要求1所述的基于FPGA的機(jī)抖激光陀螺抖動(dòng)解調(diào)裝置，其特 征是所述的施密特觸發(fā)器是74HCT系列施密特觸發(fā)器芯片。
3、 根據(jù)權(quán)利要求2所述的基于FPGA的機(jī)抖激光陀螺抖動(dòng)解調(diào)裝置，其特 征是FPGA的配置包括兩種配置方式，即被動(dòng)串行模式配置和邊界掃描模式， 通過跳線來選擇配置方式。
4、 一種基于FPGA的機(jī)抖激光陀螺抖動(dòng)解調(diào)方法，其特征是采用數(shù)字濾 波方法來進(jìn)行激光陀螺的抖動(dòng)解調(diào)，并將整個(gè)解調(diào)方案在FPGA內(nèi)實(shí)現(xiàn)，所述 的解調(diào)方案主要包括兩個(gè)模塊，即可逆計(jì)數(shù)模塊和FIR濾波模塊。
5、 根據(jù)權(quán)利要求4所述的基于FPGA的機(jī)抖激光陀螺抖動(dòng)解調(diào)方法，其特 征是所述的可逆計(jì)數(shù)模塊包括定時(shí)計(jì)數(shù)寄存和減法器，定時(shí)計(jì)數(shù)器包括采樣 頻率的lkHz時(shí)鐘、導(dǎo)航解算要求的77Hz、采集系統(tǒng)的4MHz頻率外加時(shí)鐘；完成l/lk秒的計(jì)數(shù)后，將計(jì)數(shù)結(jié)果存儲(chǔ)后轉(zhuǎn)送減法器；數(shù)據(jù)從減法器出來后繼續(xù)送寄存器存儲(chǔ)。
全文摘要
本發(fā)明提供的是一種基于FPGA的機(jī)抖激光陀螺抖動(dòng)解調(diào)裝置。是由FPGA，分別與FPGA連接的PC/104和施密特觸發(fā)器以及FPGA的配置組成的；在FPGA中由可逆計(jì)數(shù)和數(shù)字濾波兩部分構(gòu)成數(shù)據(jù)采集電路，激光陀螺輸出的兩束信號(hào)SIN、COS輸入可逆計(jì)數(shù)單元進(jìn)行可逆計(jì)數(shù)后，送寄存器存儲(chǔ)，然后以1kHz采樣，送FIR低通濾波器，濾波后的信號(hào)再送抗混疊濾波器進(jìn)行降采樣。本發(fā)明通過數(shù)字濾波方法對(duì)激光陀螺進(jìn)行抖動(dòng)解調(diào)，可以有效地彌補(bǔ)整周期采樣的不足，經(jīng)過降采樣后可以使定時(shí)采樣周期與導(dǎo)航解算周期完全一致，又有效地消除了抖動(dòng)偏頻激光陀螺中引入的隨機(jī)抖動(dòng)信號(hào)和其它因素引起的噪聲。完全通過FPGA來實(shí)現(xiàn)，便于調(diào)試和更改，可以大大節(jié)約硬件的體積和成本，也節(jié)省了許多寶貴的設(shè)計(jì)時(shí)間。
文檔編號(hào)G01C19/70GK101281036SQ20081006450
公開日2008年10月8日 申請(qǐng)日期2008年5月15日 優(yōu)先權(quán)日2008年5月15日
發(fā)明者強(qiáng) 于, 磊 吳, 周廣濤, 奔粵陽, 楓 孫, 博 徐, 程建華, 陳世同, 偉 高, 高洪濤 申請(qǐng)人:哈爾濱工程大學(xué)