專利名稱：用于測(cè)試層間介質(zhì)是否產(chǎn)生侵蝕的銅引線電路版圖結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件電路版圖結(jié)構(gòu)，特別涉及一種用于測(cè)試層 間介質(zhì)是否產(chǎn)生侵蝕的銅引線電路版圖結(jié)構(gòu)。
背景技術(shù)：
隨著制造工藝的提高，器件尺寸的不斷減小，互連線延遲成為了影響 整個(gè)電路性能的瓶頸。為了減小互連線延遲，釆用電阻率更小的銅做為金 屬引線。而在多層布線立體結(jié)構(gòu)中，保證每層都能達(dá)到全局平面化是實(shí)現(xiàn)
多層布線的關(guān)鍵，而采用CMP (化學(xué)機(jī)械拋光工藝)技術(shù)是全世界公認(rèn) 的最佳方案之一。采用大馬士革工藝形成的銅引線，也需要通過CMP將 淀積的多余銅拋光，只留下溝道中的銅引線。這些都使得銅互連CMP成 為ULSI (ultra-large scale integration超大規(guī)才莫集成電路)制造過程中備受 世界各國(guó)關(guān)注的核心技術(shù)之一，但因其涉及的學(xué)科多、技術(shù)難度大，相關(guān) 機(jī)理還待進(jìn)一步研究。
在Cu布線的CMP過程中，由于對(duì)具有不同拋光速率的材料同時(shí)拋 光，導(dǎo)致了芯片表面的不平整。Cu布線CMP后出現(xiàn)兩種缺陷，其中一種 缺陷稱為凹坑現(xiàn)象，即銅線內(nèi)出現(xiàn)凹陷，用介質(zhì)層與Cu線內(nèi)的最低點(diǎn)之 間的高度差表示大??；另一類缺陷就是侵蝕現(xiàn)象，指在高圖形密度區(qū)拋光 后層間介質(zhì)層被拋掉一部分，可用設(shè)計(jì)的介質(zhì)層高度與實(shí)際高度的差值來(lái) 表示。
在ULSI多層布線CMP中，拋光后的凹形問題對(duì)器件的電學(xué)特性、 成品率有很大的影響。銅引線凹形坑的出現(xiàn)降低了金屬連線的厚度，增大 了引線電阻，從而降低了器件的可靠性，使器件有可能產(chǎn)生斷線從而造成 電路失效，產(chǎn)生災(zāi)難性的后果。凹形問題已經(jīng)成為銅布線CMP中最難解 決的技術(shù)，直接影響到平整化的實(shí)現(xiàn)，降低凹形坑的形成對(duì)實(shí)現(xiàn)平面化意 義重大。對(duì)于CMP后銅引線形成的凹型坑和介質(zhì)層的侵蝕現(xiàn)象， 一般是可以 用原子力顯微鏡(AFM)來(lái)進(jìn)行測(cè)量，但是隨著線條寬度的不斷減小，原 子力顯微鏡的探測(cè)范圍相當(dāng)有限，而且測(cè)量過程復(fù)雜。

發(fā)明內(nèi)容
本發(fā)明需要解決的技術(shù)問題就在于克服現(xiàn)有技術(shù)中對(duì)于CMP后銅引 線形成的層間介質(zhì)的侵蝕現(xiàn)象等缺陷測(cè)試過程復(fù)雜的缺陷，提供一種用于 測(cè)試層間介質(zhì)是否產(chǎn)生侵蝕的銅引線電路版圖結(jié)構(gòu)，它通過對(duì)所述電路版 圖的銅引線圖形進(jìn)行簡(jiǎn)單的電學(xué)測(cè)量，就可以知道在化學(xué)機(jī)械拋光過程結(jié) 束后形成的銅引線的性能。使得在CMP形成銅引線后，可以通過電學(xué)方 法測(cè)量形成的銅可1線層間介質(zhì)是否產(chǎn)生侵蝕現(xiàn)象。
為解決上述技術(shù)問題，本發(fā)明采用如下技術(shù)方案
本發(fā)明一種用于測(cè)試層間介質(zhì)是否產(chǎn)生侵蝕的銅引線電路版圖結(jié)構(gòu)， 所述銅引線電路版圖包括一個(gè)由多根寬度相等的、等間隔排列的銅引線構(gòu) 成的銅電阻陣列，銅引線的根數(shù)大于3，所述銅電阻陣列中銅引線首尾相 串聯(lián)，所述銅電阻陣列首尾端分別設(shè)置有一個(gè)電流引出端口，銅電阻陣列 中至少有三條長(zhǎng)度相等的銅引線，每個(gè)長(zhǎng)度相等的銅引線兩端分別設(shè)置有 一個(gè)電壓引出端口。
每根有電壓引出端口的銅引線上的兩個(gè)電壓引出端口間的距離相等。
本發(fā)明的一個(gè)優(yōu)選方案是所述銅電阻陣列由13根銅引線構(gòu)成。所 述銅電阻陣列中有5根長(zhǎng)度相等的銅引線。
本發(fā)明可以用于電學(xué)測(cè)量銅引線在CMP過程后銅引線層間介質(zhì)是否 產(chǎn)生侵蝕現(xiàn)象。此方法結(jié)構(gòu)簡(jiǎn)單，占用版圖面積小，便于嵌入版圖中，實(shí) 驗(yàn)測(cè)量方便。采用這種電學(xué)方法來(lái)測(cè)量，不受線條尺寸的影響，可以方便 地對(duì)整個(gè)芯片進(jìn)行測(cè)量，很好地驗(yàn)證芯片CMP的均勻性。


圖l是本發(fā)明 結(jié)構(gòu)示意圖。
具體實(shí)施例方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本
4發(fā)明實(shí)施方式作進(jìn)一步地詳細(xì)描述。
如圖1所示，本發(fā)明一種用于測(cè)試層間介質(zhì)是否產(chǎn)生侵蝕的銅引線電
路版圖結(jié)構(gòu)，所述銅引線電路版圖包括一個(gè)由13根寬度相等、等間隔排 列的銅引線1構(gòu)成的銅電阻陣列10，銅引線間距為h,寬度都為W,所述 銅電阻陣列中銅引線首尾相串聯(lián)，所述銅電阻陣列首尾端分別設(shè)置有一個(gè) 電流引出端口2，銅電阻陣列中有5條長(zhǎng)度相等的銅引線，每個(gè)長(zhǎng)度相等 的銅引線兩端分別設(shè)置有一個(gè)電壓引出端口 3。每根有電壓引出端口的銅 引線上的兩個(gè)電壓引出端口間的距離相等。每條銅引線(即銅電阻)上的 電壓引出線的距離是一樣的，而五條銅電阻是在同一條電路上，從而流經(jīng) 五個(gè)電阻的電流大小是一樣的。通過測(cè)量流過五個(gè)電阻的電壓大小進(jìn)行比 較，如果測(cè)得中間銅電阻的電壓比兩邊銅電阻的電壓大，也就是中間銅電 阻的阻值比兩邊銅電阻的阻值大，由于五根銅電阻的長(zhǎng)度和寬度以及刻蝕 深度完全一樣，銅電阻之間并列等間距排列，排除了凹型現(xiàn)象的影響，從 而推斷出中間銅電阻的橫截面積更小，在CMP過程中出現(xiàn)了層間介質(zhì)的 侵蝕現(xiàn)象。
本發(fā)明可以用于電學(xué)測(cè)量銅引線在CMP過程后銅引線層間介質(zhì)是否 產(chǎn)生侵蝕現(xiàn)象。此方法結(jié)構(gòu)簡(jiǎn)單，占用版圖面積小，便于嵌入版圖中，實(shí) 驗(yàn)測(cè)量方便。采用這種電學(xué)方法來(lái)測(cè)量，不受線條尺寸的影響，可以方便 地對(duì)整個(gè)芯片進(jìn)行測(cè)量，很好地驗(yàn)證芯片CMP的均勻性。
以上所述僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā) 明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在 本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1、一種用于測(cè)試層間介質(zhì)是否產(chǎn)生侵蝕的銅引線電路版圖結(jié)構(gòu)，其特征在于所述銅引線電路版圖包括一個(gè)由多根寬度相等的、等間隔排列的銅引線構(gòu)成的銅電阻陣列，銅引線的根數(shù)大于3，所述銅電阻陣列中銅引線首尾相串聯(lián)，所述銅電阻陣列首尾端分別設(shè)置有一個(gè)電流引出端口，銅電阻陣列中至少有三條長(zhǎng)度相等的銅引線，每個(gè)長(zhǎng)度相等的銅引線兩端分別設(shè)置有一個(gè)電壓引出端口。
2、 如權(quán)利要求1所述的用于測(cè)試層間介質(zhì)是否產(chǎn)生侵蝕的銅引線電 路版圖結(jié)構(gòu)，其特征在于每根有電壓引出端口的銅引線上的兩個(gè)電壓引 出端口間的距離相等。
3、 如權(quán)利要求2所述的用于測(cè)試層間介質(zhì)是否產(chǎn)生侵蝕的銅引線電 路版圖結(jié)構(gòu)，其特征在于所述銅電阻陣列由13才艮銅引線構(gòu)成。
4、 如權(quán)利要求3所述的用于測(cè)試層間介質(zhì)是否產(chǎn)生侵蝕的銅引線電 路版圖結(jié)構(gòu)，其特征在于所述銅電阻陣列中有5根長(zhǎng)度相等的銅引線。
全文摘要
本發(fā)明公開了一種用于測(cè)試層間介質(zhì)是否產(chǎn)生侵蝕的銅引線電路版圖結(jié)構(gòu)，所述銅引線電路版圖包括一個(gè)由多根寬度相等的、等間隔排列的銅引線構(gòu)成的銅電阻陣列，銅引線的根數(shù)大于3，所述銅電阻陣列中銅引線首尾相串聯(lián)，所述銅電阻陣列首尾端分別設(shè)置有一個(gè)電流引出端口，銅電阻陣列中至少有三條長(zhǎng)度相等的銅引線，每個(gè)長(zhǎng)度相等的銅引線兩端分別設(shè)置有一個(gè)電壓引出端口。本發(fā)明可以用于電學(xué)測(cè)量銅引線在CMP過程后銅引線層間介質(zhì)是否產(chǎn)生侵蝕現(xiàn)象。此方法結(jié)構(gòu)簡(jiǎn)單，占用版圖面積小，便于嵌入版圖中，實(shí)驗(yàn)測(cè)量方便。采用這種電學(xué)方法來(lái)測(cè)量，不受線條尺寸的影響，可以方便地對(duì)整個(gè)芯片進(jìn)行測(cè)量，很好地驗(yàn)證芯片CMP的均勻性。
文檔編號(hào)G01N27/20GK101424654SQ20081023881
公開日2009年5月6日 申請(qǐng)日期2008年12月2日 優(yōu)先權(quán)日2008年12月2日
發(fā)明者寰 杜, 胡云中, 范雪梅, 趙超榮, 雒建斌 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所