專利名稱：一種雷達硬件信號處理器及雷達的制作方法
技術(shù)領域：
本實用新型涉及雷達技術(shù)領域，尤其涉及一種雷達硬件信號處理器及雷達。
背景技術(shù)：
雷達是利用微波波段電磁波探測目標的電子設備。由于其無論白天黑夜均 能探測遠距離的目標，且不受霧、云和雨的阻擋，具有全天候、全天時的特點， 并有一定的穿透能力，其不僅成為軍事上必不可少的電子裝備，而且廣泛應用 于社會經(jīng)濟發(fā)展(如氣象預報、資源探測、環(huán)境監(jiān)測等)和科學研究(天體研 究、大氣物理、電離層結(jié)構(gòu)研究等)。根據(jù)用途，目前雷達可分為天氣雷達、 導航雷達、目標探測雷達、偵察雷達、武器控制雷達、飛行保障雷達等。其中， 天氣雷達是通過間歇性地向空中發(fā)射電磁波(脈沖)，然后接收被氣象目標散
射回來的電磁波(回波)，探測400多千米半徑范圍內(nèi)氣象目標的空間位置和 特性。其主要由天線、饋線、伺服、發(fā)射機、接收機、信號處理器、產(chǎn)品生成、 顯示終端等組成。信號處理器一般由PSP (軟件可編程信號處理器)，如DSP (Digital Signal Processing,數(shù)字信號處理器)和硬件信號處理器組成。
硬件信號處理器是天氣雷達系統(tǒng)的核心部件，它為雷達整機提供所需的各 種定時信號、IQ (同相正交)數(shù)據(jù)采集及天線控制等。硬件信號處理器的性能 對整機雷達的相參性和穩(wěn)定性有著重要影響，直接決定了雷達性能指標。因此， 一個穩(wěn)定可靠的硬件信號處理器對雷達整機就特別重要。
最初的設計中，硬件信號處理器大多采用純硬件的實現(xiàn)方法，用分立元件 搭建邏輯電路。電路復雜，工作量大，可讀性差，可靠性低，維護成本高，根 據(jù)特定的需求設計特定的電路，基本不具備通用性。
為了解決上述問題，現(xiàn)有技術(shù)提供了一種如圖1所示的雷達信號處理器 10，其采用EPLD (Electrically Programmable Logic Device,電可編程邏輯器 件)系統(tǒng)定時器11來提供定時信號和同步信號。采用EPLD技術(shù)，上述問題有所改善，邏輯圖的復雜度相對簡化，可靠性得到提高，邏輯電路的軟件化使 得在設計、調(diào)試過程中對已經(jīng)成型的邏輯電路進行修改變得可行。但由于受到
集成度低的限制，EPLD容量小，單片EPLD實現(xiàn)的功能有限，輸人/輸出口數(shù) 量少，與外圍器件交換的數(shù)據(jù)量低，從而單片內(nèi)的邏輯時序不能太復雜，使設 計電路相對還是比較復雜，調(diào)試工作量大。而且大容量的EPLD功耗大，發(fā)熱 量高，導致穩(wěn)定性不好，故障率高。
FPGA (Field—Programmable Gate Array,現(xiàn)場可編程門陣列)是在PAL (Programmable Array Logic,可編禾呈陣歹U邏車葺)、GAL (Generic Array Logic， 通用陣列邏輯)、EPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。其采用了 LCA (Logic Cell Array,邏輯單元陣列)，內(nèi)部包括CLB (Configurable Logic Block,可配置邏輯模塊)、IOB (Input Output Block,輸出輸入模塊)和 Interconnect (內(nèi)部連線)三個部分。FPGA的基本特點主要有
1) 采用FPGA設計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的 心片。
2) FPGA可做其它全定制或半定制ASIC電路的中試樣片。
3) FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。
4) FPGA是ASIC電路中設計周期最短、開發(fā)費用最低、風險最小的器 件之一。
5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、 TTL電平兼容。
由此，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 其具有靈活性和及時面市的優(yōu)勢，越來越多地被設計者用來作為消費類、工業(yè) 和汽車、有線和無線通信以及醫(yī)療市場等系統(tǒng)中ASIC (Application Specific Integrated Circuit,專用集成電路)的替代方案。但目前，尚未有采用FPGA 芯片的雷達硬件信號處理器。
綜上可知，現(xiàn)有雷達硬件信號處理器在實際使用上，顯然存在不便與缺陷， 所以有必要加以改進。

實用新型內(nèi)容
針對上述的缺陷，本實用新型的目的在于提供一種雷達硬件信號處理器及雷達，其采用FPGA芯片從而通過較少的硬件來實現(xiàn)比現(xiàn)有技術(shù)復雜得多的邏 輯時序關系，并且具有小型化、模塊化、通用性、可編程性和可修改性。
為了實現(xiàn)上述目的，本實用新型提供一種雷達硬件信號處理器，應用于包 括有接收機、發(fā)射機、天線和可編程信號處理器的雷達，所述硬件信號處理器 包括
數(shù)據(jù)預處理器，基于現(xiàn)場可編程門陣列板，用于產(chǎn)生與所述接收機相關的 第一控制時序和產(chǎn)生與所述發(fā)射機相關的第二控制時序，并對所述接收機發(fā)送 的數(shù)據(jù)進行數(shù)據(jù)采集工作和將所述采集的數(shù)據(jù)發(fā)送至所述可編程信號處理器 進行數(shù)據(jù)處理。
根據(jù)本實用新型的天氣雷達硬件信號處理器，所述現(xiàn)場可編程門陣列板為
CYCLONE EP1C6。
根據(jù)本實用新型的天氣雷達硬件信號處理器，所述現(xiàn)場可編程門陣列板包
括第一現(xiàn)場可編程門陣列板和第一現(xiàn)場可編程門陣列板； 所述數(shù)據(jù)預處理器包括
第一數(shù)據(jù)預處理器，基于第一現(xiàn)場可編程門陣列板，用于產(chǎn)生與所述接收 機相關的第一控制時序，并對所述接收機發(fā)送的數(shù)據(jù)進行數(shù)據(jù)采集工作和將所
述采集的數(shù)據(jù)發(fā)送至所述可編程信號處理器進行數(shù)據(jù)處理；
第二數(shù)據(jù)預處理器，基于第一現(xiàn)場可編程門陣列板，用于產(chǎn)生與所述發(fā)射 機相關的第二控制時序。
根據(jù)本實用新型的天氣雷達硬件信號處理器，第一數(shù)據(jù)預處理器包括 第一指令譯碼和時序產(chǎn)生模塊，為所述第一預處理器的核心，用于對所述
可編程信號處理器發(fā)送的第一控制指令進行譯碼，并產(chǎn)生與所述接收機相關的
第一控制時序；
第一定時驅(qū)動模塊，用于對外發(fā)送所述第一控制時序。
數(shù)據(jù)采集模塊，用于將所述接收機發(fā)送的串行數(shù)據(jù)進行串并轉(zhuǎn)換以生成并
行數(shù)據(jù)，并發(fā)送至數(shù)據(jù)存儲模塊；
數(shù)據(jù)存儲模塊，用于存儲所述并行數(shù)據(jù)，并在所述可編程信號處理器的控 制下通過所述第一指令譯碼和時序產(chǎn)生模塊將所述并行數(shù)據(jù)發(fā)送至所述可編 程信號處理器進行數(shù)據(jù)處理；和/或，
所述第二數(shù)據(jù)預處理器包括
8第二指令譯碼和時序產(chǎn)生模塊，為所述第二預處理器的核心，用于對所述 可編程信號處理器發(fā)送的第二控制指令進行譯碼，并產(chǎn)生與所述發(fā)射機相關的 第二控制時序；
第二定時驅(qū)動模塊，用于對外發(fā)送所述第二控制時序。
根據(jù)本實用新型的天氣雷達硬件信號處理器，所述第一和第二數(shù)據(jù)預處理 器均包括有
第一接口模塊，用于提供第一外部接口以連接所述第一和第二數(shù)據(jù)預處理器。
根據(jù)本實用新型的天氣雷達硬件信號處理器，所述第一數(shù)據(jù)預處理器的第
一接口模塊通過一 9.6MHz工作頻率輸出線、一TimeO輸入線、 一上次脈沖重 復時間輸入線、 一下次上次脈沖重復時間輸入線、一 TimeO-27輸入線、 一測 試RB輸入線、 一上次RB輸入線和一復位輸入線與所述第二數(shù)據(jù)預處理器的 第一接口模塊相連。
根據(jù)本實用新型的天氣雷達硬件信號處理器，所述第二數(shù)據(jù)預處理器進一 步包括
天線控制模塊，用于負責接收所述天線的狀態(tài)和控制指令；
第二接口模塊，用于提供第二外部接口以所述第二定時驅(qū)動模塊通過該第 二外部接口對外發(fā)送所述第二控制時序。
根據(jù)本實用新型的天氣雷達硬件信號處理器，所述天線控制模塊進一步包 括天線控制子模塊和天線控制驅(qū)動子模塊；
所述天線控制子模塊通過所述天線控制驅(qū)動子模塊接收所述天線的狀態(tài) 和控制指令。
根據(jù)本實用新型的天氣雷達硬件信號處理器，所述第二外部接口對外連接 有一RxProPSP輸入線、一RxPro CMD輸出線、一 RF Pis Start輸出線、一 MOD Discharg輸出線、一 MOD Charge輸出線、一 Fil sync Trg輸出線、一 RF Driver輸出線、一SHBMPIs輸出線、一RFGate輸出線、一？1^[1..3]輸 出線、一SHRFPls輸出線、一 Trig Charge輸出線、一 Post Chrg trig輸出線、 一下次上次脈沖重復時間輸出線、 一上次脈沖重復時間輸出線、一 RXctr data[0,.7]輸出線、一 RX clk[0…5]輸出線、一COMTX輸出線、一 COM RX 輸入線；和/或所述天線控制子模塊通過一數(shù)據(jù)0[7..0]輸入輸出線、 一地址A[2.,0]輸出 線、一 MR輸出線、一 CS/輸出線、 一讀控制輸出線、 一寫控制輸出線、一 INTO 輸入線與所述第二指令譯碼和時序產(chǎn)生模塊相連，并且通過一 Sin輸出線和一 Sout輸入線與所述天線控制驅(qū)動子模塊相連；和/或
所述天線控制驅(qū)動子模塊通過一發(fā)送TX輸出線和一 RX輸入線與所述第 二外部接口相連。
根據(jù)本實用新型的天氣雷達硬件信號處理器，所述第一數(shù)據(jù)預處理器進一 步包括
第三接口模塊，用于提供第三外部接口以所述第一定時驅(qū)動模塊通過該第 三外部接口對外發(fā)送所述第一控制時序。
根據(jù)本實用新型的天氣雷達硬件信號處理器，所述第三外部接口對外連接 有一Q Video輸入線、一I Video輸入線、一 Log Video輸入線、一 AGC[0..5] 輸入線、一 Lin ser clk輸入線、一 interf flag out輸入線、一 Log ser elk輸入線、 一 9.6MHz工作頻率輸出線、一LogA/Dclk輸出線、一 Test AGC sit輸出線、 一LinA/Dclk輸出線、一 AGC test[1..6]輸出線、一 Lin A/D AGC cp輸出線、 一 Log ser elk輸出線、一 Lin ser elk輸出線、一 Lin A/D T/H輸出線、一 Log A/D T/H輸出線、 一測試偏差數(shù)據(jù)輸出線、 一測試偏差時鐘輸出線、一Ser elk輸 出線、一 SerRxstadat輸出線、一 Status dat elk輸出線、一 Test A/D elk輸出 線、一 Peak detect Clr輸出線、一 Peak det out EN輸出線、一TestCMD輸出 線、 一負載線、一 Delay Line線。
根據(jù)本實用新型的天氣雷達硬件信號處理器，所述第一和第二數(shù)據(jù)預處理 器還進一步均包括
第四接口模塊，用于提供第四外部接口以連接所述第一數(shù)據(jù)預處理器和所 述可編程信號處理器；和連接所述第二數(shù)據(jù)預處理器和所述可編程信號處理 器。
根據(jù)本實用新型的天氣雷達硬件信號處理器，所述可編程信號處理器通過 一地址A[7.,0]輸出線、 一數(shù)據(jù)0[31..0]輸入輸出線、一INT/輸出線、一W/輸 出線、一 IOE輸出線與所述第一和第二數(shù)據(jù)預處理器的第四接口模塊相通訊。
根據(jù)本實用新型的天氣雷達硬件信號處理器，所述第一指令譯碼和時序產(chǎn) 生模塊通過一使能輸出線、一復位輸出線、一復位時鐘輸出線和一數(shù)據(jù)D[0..31]
10輸入線與所述數(shù)據(jù)存儲模塊相通訊，并且通過一 DIQLOG[O..ll]輸出線、一 Lin/Log輸出線、 一使能輸出線與所述數(shù)據(jù)采集模塊相通訊；禾口/或
所述數(shù)據(jù)采集模塊通過一數(shù)據(jù)Dout[0..31]輸出線與所述數(shù)據(jù)存儲模塊相 通訊。
本實用新型還提供一種雷達，所述雷達還包括有接收機、發(fā)射機、天線和
可編程信號處理器的雷達，所述硬件信號處理器包括
數(shù)據(jù)預處理器，基于現(xiàn)場可編程門陣列板，用于產(chǎn)生與所述接收機相關的 第一控制時序和產(chǎn)生與所述發(fā)射機相關的第二控制時序，并對將所述接收機發(fā) 送的數(shù)據(jù)進行數(shù)據(jù)采集工作和將所述采集的數(shù)據(jù)發(fā)送至所述可編程信號處理 器進行數(shù)據(jù)處理。
本實用新型硬件信號處理器包括數(shù)據(jù)預處理器，基于FPGA芯片板，用 于產(chǎn)生與接收機相關的第一控制時序和產(chǎn)生與發(fā)射機相關的第二控制時序，并 對接收機發(fā)送的數(shù)據(jù)進行數(shù)據(jù)采集工作和將所采集的數(shù)據(jù)發(fā)送至所述數(shù)字信 號處理器進行數(shù)據(jù)處理。借此，本實用新型通過較少的硬件來實現(xiàn)比現(xiàn)有技術(shù) 復雜得多的邏輯時序關系，并且具有小型化、模塊化、通用性、可編程性和可 修改性。


圖1是現(xiàn)有技術(shù)提供的雷達硬件信號處理器；
圖2是本實用新型優(yōu)選實施例提供的雷達硬件信號處理器模塊示意圖； 圖3是本實用新型優(yōu)選實施例提供的雷達硬件信號處理器電路連接示意
圖4是本實用新型優(yōu)選實施例提供的第一數(shù)據(jù)預處理器電路連接示意圖； 圖5是本實用新型優(yōu)選實施例提供的第二數(shù)據(jù)預處理器電路連接示意圖。
具體實施方式
為了使本實用新型的目的、技術(shù)方案及優(yōu)點更加清楚明白，
以下結(jié)合附圖 及實施例，對本實用新型進行進一步詳細說明。應當理解，此處所描述的具體 實施例僅僅用以解釋本實用新型，并不用于限定本實用新型。
本實用新型的基本思想是在雷達硬件信號處理器采用FPGA芯片來代
ii替EPLD芯片，并盡可能在FPGA內(nèi)部實現(xiàn)所有功能，減少外圍器件，從而實 現(xiàn)統(tǒng)一板級設計、提高定時精度及可靠性、降低成本、實現(xiàn)硬件的靈活配置。
本實用新型優(yōu)選實施例提供的雷達硬件信號處理器200如圖2所示，該雷 達硬件信號處理器200應用于包括有如饋線、伺服、產(chǎn)品生成、顯示終端、接 收機300、發(fā)射機400、天線500、 PSP (主要核心為DSP) 600等的雷達20 中。從本質(zhì)上而言，PSP600是屬于雷達信號處理器的軟件信號處理部分，雷 達硬件信號處理器200是屬于雷達信號處理器的硬件信號處理部分。
該雷達硬件信號處理器200主要用于產(chǎn)生與接收機300相關的第一控制時 序和產(chǎn)生與發(fā)射機400相關的第二控制時序，并對接收機300發(fā)送的數(shù)據(jù)進行 數(shù)據(jù)采集工作和將所述采集的數(shù)據(jù)發(fā)送至DSP 600進行數(shù)據(jù)處理。
參見圖2，該雷達硬件信號處理器200包括有第一數(shù)據(jù)預處理器210、第 二數(shù)據(jù)預處理器220，其中
第一數(shù)據(jù)預處理器210，基于第一FPGA芯片板，用SA-HSPII-A表示， 用于產(chǎn)生與接收機300相關的第一控制時序，并對接收機300發(fā)送的數(shù)據(jù)進行 數(shù)據(jù)采集工作和將所述采集的數(shù)據(jù)發(fā)送至DSP 600進行數(shù)據(jù)處理。
本優(yōu)選實施例中，基于成本控制及實際功能的需要，所述第一FPGA芯片 板為CYCLONE EP1C6。 CYCLONE EP1C6是Altera推出的一款高性價比 FPGA，工作電壓3.3V，內(nèi)核電壓1.5V。采用0.13 u m工藝技術(shù)，全銅SRAM 工藝，其密度為5980個邏輯單元，包含20個128X36位的RAM塊(M4K 模塊)，總的RAM空間達到92160位。內(nèi)嵌2個鎖相環(huán)電路和一個用于連接 SDRAM的特定雙數(shù)據(jù)率接口 ，工作頻率高達200MHz[3]。
須聲明，其它FPGA芯片板同樣適用于本實用新型，其同樣在本實用新型 保護的范圍。
該第一數(shù)據(jù)預處理器210具體包括第一指令譯碼和時序產(chǎn)生模塊211、第 一定時驅(qū)動模塊212、數(shù)據(jù)采集模塊213、數(shù)據(jù)存儲模塊214、第一接口模塊 215、第三接口模塊216和第四接口模塊217。
第一指令譯碼和時序產(chǎn)生模塊211，為所述第一預處理器210的核心即 EP1C6的核心芯片部分，用于對所述PSP600發(fā)送的第一控制指令進行譯碼， 并產(chǎn)生與所述接收機300相關的第一控制時序。該第一指令譯碼和時序產(chǎn)生模 塊211具體可分為第一指令譯碼子模塊和第一時序產(chǎn)生子模塊。
12軟件控制指令通過DSP 600送往硬件信號處理器200，然后再通過第一指 令譯碼和時序產(chǎn)生模塊211或第二指令譯碼和時序產(chǎn)生模塊221進行譯碼，可 方便地對定時時序進行修改調(diào)試，產(chǎn)生各路定時信號，送往第一定時驅(qū)動模塊 212或第二定時驅(qū)動模塊222。
第一定時驅(qū)動(DRIVER)模塊212，與第一指令譯碼和時序產(chǎn)生模塊211 相連，用于對外發(fā)送所述第一指令譯碼和時序產(chǎn)生模塊211生成的第一控制時 序。
該模塊212根據(jù)雷達各部分的要求，將各路定時信號即第一控制時序以 RS-422送往雷達各部分。
數(shù)據(jù)采集模塊213，與第一指令譯碼和時序產(chǎn)生模塊211和數(shù)據(jù)存儲模塊 214相連，用于將接收機300發(fā)送的串行IQ數(shù)據(jù)進行串并轉(zhuǎn)換以生成并行IQ 數(shù)據(jù)，并發(fā)送至數(shù)據(jù)存儲模塊214。
具體而言，數(shù)據(jù)采集模塊213將接收機300發(fā)送的FIX/F10AT數(shù)據(jù)和 LOG/LIN數(shù)據(jù)進行CONV (轉(zhuǎn)換)，然后將轉(zhuǎn)換后的數(shù)據(jù)發(fā)送至數(shù)據(jù)存儲模 塊214進行存儲。
數(shù)據(jù)存儲模塊214，用于存儲所述并行IQ數(shù)據(jù)，并在PSP 600控制下通 過所述第一指令譯碼和時序產(chǎn)生模塊211和第四接口模塊217將所述并行IQ 數(shù)據(jù)發(fā)送至PSP 600進行數(shù)據(jù)處理，如完成FFT/IFFT，以實現(xiàn)信號的時-頻域 轉(zhuǎn)換、回波頻譜分析、頻域數(shù)字脈沖壓縮等。
本優(yōu)選實施例中，采用FIFO (先入先出)存儲器作為數(shù)據(jù)存儲模塊214。 但其它存儲器，如SDRAM存儲器(Signal Port Random Access Memory,單端 口隨機存儲器)、DPRAM存儲器(Dual Port Random Access Memory,雙端口 隨機存儲器)等同樣適用于本實用新型。
第一接口模塊215，用于提供第一外部接口以連接所述第一和第二數(shù)據(jù)預 處理器210、 220。本優(yōu)選實施例中，第一接口模塊215采用CON26器件。
第三接口模塊216，用于提供第三外部接口以所述第一定時驅(qū)動模塊212 通過該第三外部接口對外發(fā)送所述第一控制時序。本優(yōu)選實施例中，第三接口 模塊216采用CON 100器件。
第四接口模塊217，用于提供第四外部接口以連接所述第一指令譯碼和時 序產(chǎn)生模塊211和PSP 600。 PSP 600通過第四接口模塊217傳送軟件控制指令和接收并行IQ數(shù)據(jù)。本優(yōu)選實施例中，第四接口模塊217采用Dsplink2器件。
第二數(shù)據(jù)預處理器210，基于第二FPGA芯片板，用SA-HSPII-B表示， 用于產(chǎn)生與發(fā)射機400相關的第二控制時序。
本優(yōu)選實施例中，基于成本控制及實際功能的需要，所述第二FPGA芯片 板同樣為CYCLONE EP1C6。
第二數(shù)據(jù)預處理器220具體包括第二指令譯碼和時序產(chǎn)生模塊221、第 二定時驅(qū)動模塊222、天線控制模塊223、第二接口模塊224、第一接口模塊 215和第四接口模塊217。
第二指令譯碼和時序產(chǎn)生模塊221，為所述第二預處理器220的核心，用 于對PSP 600發(fā)送的第二控制指令進行譯碼，并產(chǎn)生與所述發(fā)射機400相關的 第二控制時序。其可具體分為第二指令譯碼子模塊和第二時序產(chǎn)生子模塊。
第二定時驅(qū)動模塊222，用于通過第二接口模塊224對外發(fā)送所述第二指 令譯碼和時序產(chǎn)生模塊221產(chǎn)生的第二控制時序。
天線控制模塊223，用于負責接收天線500的狀態(tài)和控制指令。天線控制 模塊223進一步包括天線控制子模塊2231和天線控制驅(qū)動子模塊2232。其 中，天線控制子模塊2231采用TL16c550器件，天線控制驅(qū)動子模塊2232采 用COM DRIVE器件。天線控制子模塊2231通過天線控制驅(qū)動子模塊2232 接收所述天線500的狀態(tài)和控制指令。
第二接口模塊224，用于提供第二外部接口以所述第二定時驅(qū)動模塊222 通過該第二外部接口對外發(fā)送所述第二控制時序。本優(yōu)選實施例中，第二接口 模塊224采用CON 68器件。
第一接口模塊215，用于提供第一外部接口以連接所述第一和第二數(shù)據(jù)預 處理器210、 220。本優(yōu)選實施例中，第一接口模塊215采用CON26器件。
第四接口模塊217，用于提供第四外部接口以連接所述第二指令譯碼和時 序產(chǎn)生模塊221和PSP 600。 PSP 600通過第四接口模塊217傳送軟件控制指 令。本優(yōu)選實施例中，第四接口模塊217采用Dsplink2器件。
圖3是本實用新型優(yōu)選實施例提供的雷達硬件信號處理器電路連接示意 圖。其中，SA-HSPII-B220通過9.6MHz工作頻率輸入線、一Time0輸出線、 一LastPRT (上次脈沖重復時間)輸出線、一 Next to Last PRT (下次上次脈
14沖重復時間)輸出線、一 Time 0-27輸出線、一TestRB (測試RB)輸出線、 一LastRB (上次RB)輸出線和一 Reset 0 (零復位)輸出線與SA-HSPII-A210 相通訊。PSP 600通過一地址八[7..0]輸出線、 一數(shù)據(jù)0[31..0]輸入輸出線、一 INT/輸出線、一 W/輸出線、一 IOE輸出線與SA-HSPII-B 220和SA-HSPII-A 210 相通訊，并且PSP 600還通過一 Reset 0 (零復位)輸出線控制SA-HSPII-B 220 的復位。SA-HSPII-B 220還通過外部的CON 68對外通訊，SA-HSPII-A 210 還通過外部的CON 100對外通訊。
圖4是SA-HSPII-A 210也就是第一數(shù)據(jù)預處理器210的內(nèi)部電路設計或 配置圖。參見圖4， SA-HSPII-A210具體連接如下，第一指令譯碼和時序產(chǎn)生 模塊211為CYCLONE EP1C6的核心，其連接有第一定時驅(qū)動模塊212 (即 DRIVER)、數(shù)據(jù)采集模塊213、數(shù)據(jù)存儲模塊214 (即FIFO存儲器)、第一 接口模塊215 (艮口Con26)和第四接口模塊217 (即Dsplink2)，其中
第一指令譯碼和時序產(chǎn)生模塊211通過一 FIFO—OE/ (使能)輸出線、一 FIFO—RST/(復位)輸出線、一 FIFO—RCLK(復位時鐘)輸出線和一數(shù)據(jù)D[0..31] 輸入線與FIFO存儲器214相通訊，并且通過一 DIQLOG[O..ll]輸出線、一 Lin/Log輸出線、一 En Out (使能)輸出線與數(shù)據(jù)采集模塊213相通訊。所述 數(shù)據(jù)采集模塊213通過一數(shù)據(jù)Dout[0..31]輸出線與所述FIFO存儲器214相通 訊。
Con 26連接有一 9.6MHz工作頻率輸出線、一 Time 0輸入線、一 Last PRT 輸入線、一 Next to Last PRT輸入線、一 Time 0-27輸入線、一 Test RB輸入線、 一 Last RB輸入線和一 Reset 0輸入線。
DRIVER 212連接有一第三接口模塊216 (即CON100)，該CON100連 接有一 Q Video輸入線、一 I Video輸入線、一 Log Video輸入線、一 AGC[0..5] 輸入線、一 Lin ser elk輸入線、一 interf flag out輸入線、一 Log ser elk輸入線、 一 9.6MHz工作頻率輸出線、一LogA/Dclk輸出線、一 Test AGC sit輸出線、 一Lin A/Dclk輸出線、一 AGC test[1..6]輸出線、一 Lin A/D AGC cp輸出線、 一 Log ser elk輸出線、一 Lin ser elk輸出線、一 Lin A/D T/H輸出線、一 Log A/D T/H輸出線、一 Test Bias data (測試偏差數(shù)據(jù))輸出線、一 Test Bias elk (測 試偏差時鐘)輸出線、一Serclk輸出線、一 Ser Rx sta dat輸出線、一 Status dat elk輸出線、一 Test A/D elk輸出線、一 Peak detect Clr輸出線、一 Peak det outEN輸出線、一TestCMD輸出線、 一負載線、一 Delay Line線。
Dsplink 2連接有一地址A[7.,0]輸出線、 一數(shù)據(jù)0[31..0]輸入輸出線、一 INT/輸出線、一W/輸出線、一IOE輸出線。
參見圖5的SA-HSPII-B 220也就是第二數(shù)據(jù)預處理器220的內(nèi)部電路設 計或配置圖，第二指令譯碼和時序產(chǎn)生模塊221為CYCLONE EP1C6的核心， 其連接有第二定時驅(qū)動模塊222(即DRIVER)、第一接口模塊215(即Con 26)、 第四接口模塊217 (即Dsplink2)和天線控制子模塊2231 (即TL16c550)， 其中
丁1^160550通過一數(shù)據(jù)0[7..0]輸入輸出線、 一地址八[2..0]輸出線、一 MR 輸出線、一CS/輸出線、一CR/ (讀控制)輸出線、一CW/ (寫控制)輸出線、 一 INTO輸入線與所述第二指令譯碼和時序產(chǎn)生模塊221相通訊，并且通過一 Sin輸出線和一 Sout輸入線與所述天線控制驅(qū)動子模塊2232 (即COM DRIVER)相通訊。COM DRIVER 2232通過一 TX (發(fā)送)輸出線和一 RX (接 收)輸入線與第二接口模塊224(即CON68)相連，CON68 —端與DRIVER222 相連，另一端還連接有RxProPSP輸入線、一RxProCMD輸出線、一 RF Pis Start輸出線、一 MOD Discharg輸出線、一 MOD Charge輸出線、一 Fil sync Trg 輸出線、一RF Driver輸出線、一SHBMPIs輸出線、一RFGate輸出線、一 PRI[l..3]輸出線、一 SH RF Pis輸出線、一 Trig Charge輸出線、一 Post Chrg trig 輸出線、一 Next to Last PRT輸出線、一LastPRT輸出線、一 RXctr data[0..7] 輸出線、一RXclk[0…5]輸出線、一COMTX輸出線、一COMRX輸入線。
須聲明，所述"輸入線"、"輸出線"是相對而言的，當信號通過連接線 流進一模塊時，其視為輸入線，當信號通過連接線流出一模塊時，其視為輸出 線。
由此，通過采用FPGA替代EPLD作為定時器的主要硬件，運用HDL語 言來編寫實現(xiàn)定時控制功能的源程序，在縮短定時器的設計周期、提高設計效 率、便于調(diào)試的同時，還增強了整個系統(tǒng)的可靠性，能夠滿足當前系統(tǒng)越來越 復雜的需要。
本本實用新型所提供的雷達硬件信號處理器不僅僅適用于天氣雷達系統(tǒng)、 大氣雷達系統(tǒng)，還可以適用于其它未提及類型的雷達系統(tǒng)。
當然，本實用新型還可有其它多種實施例，在不背離本實用新型精神及其
16實質(zhì)的情況下，熟悉本領域的技術(shù)人員當可根據(jù)本實用新型作出各種相應的改 變和變形，但這些相應的改變和變形都應屬于本實用新型所附的權(quán)利要求的保 護范圍。
權(quán)利要求1、一種雷達硬件信號處理器，應用于包括有接收機、發(fā)射機、天線和可編程信號處理器的雷達，其特征在于，所述硬件信號處理器包括數(shù)據(jù)預處理器，基于現(xiàn)場可編程門陣列板，用于產(chǎn)生與所述接收機相關的第一控制時序和產(chǎn)生與所述發(fā)射機相關的第二控制時序，并對所述接收機發(fā)送的數(shù)據(jù)進行數(shù)據(jù)采集工作和將所述采集的數(shù)據(jù)發(fā)送至所述可編程信號處理器進行數(shù)據(jù)處理。
2、 根據(jù)權(quán)利要求1所述的天氣雷達硬件信號處理器，其特征在于，所述現(xiàn)場可編程門陣列板為CYCLONE EP1C6。
3、 根據(jù)權(quán)利要求1或2所述的天氣雷達硬件信號處理器，其特征在于， 所述現(xiàn)場可編程門陣列板包括第一現(xiàn)場可編程門陣列板和第一現(xiàn)場可編程門 陣列板；所述數(shù)據(jù)預處理器包括第一數(shù)據(jù)預處理器，基于第一現(xiàn)場可編程門陣列板，用于產(chǎn)生與所述接收 機相關的第一控制時序，并對所述接收機發(fā)送的數(shù)據(jù)進行數(shù)據(jù)采集工作和將所 述采集的數(shù)據(jù)發(fā)送至所述可編程信號處理器進行數(shù)據(jù)處理； 第二數(shù)據(jù)預處理器，基于第一現(xiàn)場可編程門陣列板，用于產(chǎn)生與所述發(fā)射 機相關的第二控制時序。
4、 根據(jù)權(quán)利要求3所述的天氣雷達硬件信號處理器，其特征在于，第一 數(shù)據(jù)預處理器包括第一指令譯碼和時序產(chǎn)生模塊，為所述第一預處理器的核心，用于對所述可編程信號處理器發(fā)送的第一控制指令進行譯碼，并產(chǎn)生與所述接收機相關的第一控制時序；第一定時驅(qū)動模塊，用于對外發(fā)送所述第一控制時序； 數(shù)據(jù)采集模塊，用于將所述接收機發(fā)送的串行數(shù)據(jù)進行串并轉(zhuǎn)換以生成并行數(shù)據(jù)，并發(fā)送至數(shù)據(jù)存儲模塊；數(shù)據(jù)存儲模塊，用于存儲所述并行數(shù)據(jù)，并在所述可編程信號處理器的控 制下通過所述第一指令譯碼和時序產(chǎn)生模塊將所述并行數(shù)據(jù)發(fā)送至所述可編 程信號處理器進行數(shù)據(jù)處理；和/或，所述第二數(shù)據(jù)預處理器包括.-第二指令譯碼和時序產(chǎn)生模塊，為所述第二預處理器的核心，用于對所述 可編程信號處理器發(fā)送的第二控制指令進行譯碼，并產(chǎn)生與所述發(fā)射機相關的 第二控制時序；第二定時驅(qū)動模塊，用于對外發(fā)送所述第二控制時序。
5、 根據(jù)權(quán)利要求4所述的天氣雷達硬件信號處理器，其特征在于，所述第一和第二數(shù)據(jù)預處理器均包括有第一接口模塊，用于提供第一外部接口以連接所述第一和第二數(shù)據(jù)預處理器。
6、 根據(jù)權(quán)利要求5所述的天氣雷達硬件信號處理器，其特征在于，所述 第一數(shù)據(jù)預處理器的第一接口模塊通過一 9.6MHz工作頻率輸出線、一 Time0 輸入線、 一上次脈沖重復時間輸入線、 一下次上次脈沖重復時間輸入線、一 Time0-27輸入線、 一測試RB輸入線、 一上次RB輸入線和一復位輸入線與所述第二數(shù)據(jù)預處理器的第一接口模塊相連。
7、 根據(jù)權(quán)利要求5所述的天氣雷達硬件信號處理器，其特征在于，所述 第二數(shù)據(jù)預處理器進一步包括天線控制模塊，用于負責接收所述天線的狀態(tài)和控制指令； 第二接口模塊，用于提供第二外部接口以所述第二定時驅(qū)動模塊通過該第 二外部接口對外發(fā)送所述第二控制時序。
8、 根據(jù)權(quán)利要求7所述的天氣雷達硬件信號處理器，其特征在于，所述 天線控制模塊進一步包括天線控制子模塊和天線控制驅(qū)動子模塊；所述天線控制子模塊通過所述天線控制驅(qū)動子模塊接收所述天線的狀態(tài) 和控制指令。
9、 根據(jù)權(quán)利要求8所述的天氣雷達硬件信號處理器，其特征在于，所述 第二外部接口對外連接有一Rx Pro PSP輸入線、一Rx Pro CMD輸出線、一 RF Pis Start輸出線、一 MOD Discharg輸出線、一 MOD Charge輸出線、一 Fil syncTrg輸出線、一 RF Driver輸出線、一SHBMPIs輸出線、一 RF Gate輸 出線、一PRI[1.,3]輸出線、一SHRFPls輸出線、一Trig Charge輸出線、一 Post Chrg trig輸出線、 一下次上次脈沖重復時間輸出線、 一上次脈沖重復時間 輸出線、一10<:加(1313[0..7]輸出線、一RXclk[0…5]輸出線、一COMTX輸出線、一COMRX輸入線；和/或所述天線控制子模塊通過一數(shù)據(jù)0[7..0]輸入輸出線、 一地址A[2.,0]輸出 線、一 MR輸出線、一 CS/輸出線、 一讀控制輸出線、 一寫控制輸出線、一 INTO 輸入線與所述第二指令譯碼和時序產(chǎn)生模塊相連，并且通過一 Sin輸出線和一 Sout輸入線與所述天線控制驅(qū)動子模塊相連；和/或所述天線控制驅(qū)動子模塊通過一發(fā)送TX輸出線和一 RX輸入線與所述第 二外部接口相連。
10、 根據(jù)權(quán)利要求5所述的天氣雷達硬件信號處理器，其特征在于，所述 第一數(shù)據(jù)預處理器進一步包括第三接口模塊，用于提供第三外部接口以所述第一定時驅(qū)動模塊通過該第 三外部接口對外發(fā)送所述第一控制時序。
11、 根據(jù)權(quán)利要求10所述的天氣雷達硬件信號處理器，其特征在于，所 述第三外部接口對外連接有一 Q Video輸入線、一 I Video輸入線、一 Log Video 輸入線、一AGC[0..5]輸入線、一Linserclk輸入線、一 interf flag out輸入線、 一Logserclk輸入線、一 9.6MHz工作頻率輸出線、一 Log A/D elk輸出線、 —Test AGC sit輸出線、一 Lin A/D elk輸出線、一 AGC test[1..6]輸出線、一 Lin A/D AGC cp輸出線、一 Log ser elk輸出線、一 Lin ser elk輸出線、一 Lin A/D T/H輸出線、一LogA/DT/H輸出線、 一測試偏差數(shù)據(jù)輸出線、 一測試偏差時 鐘輸出線、一Serclk輸出線、一 Ser Rx sta dat輸出線、一 Status dat elk輸出 線、一 Test A/D elk輸出線、一 Peak detect Clr輸出線、一 Peak det out EN輸 出線、一TestCMD輸出線、 一負載線、一 Delay Line線。
12、 根據(jù)權(quán)利要求5所述的天氣雷達硬件信號處理器，其特征在于，所述 第一和第二數(shù)據(jù)預處理器還進一步均包括第四接口模塊，用于提供第四外部接口以連接所述第一數(shù)據(jù)預處理器和所 述可編程信號處理器；和連接所述第二數(shù)據(jù)預處理器和所述可編程信號處理 器。
13、 根據(jù)權(quán)利要求12所述的天氣雷達硬件信號處理器，其特征在于，所 述可編程信號處理器通過一地址A[7,.0]輸出線、 一數(shù)據(jù)0[31..0]輸入輸出線、 一INT/輸出線、一W/輸出線、一IOE輸出線與所述第一和第二數(shù)據(jù)預處理器 的第四接口模塊相通訊。
14、 根據(jù)權(quán)利要求4所述的天氣雷達硬件信號處理器，其特征在于，所述 第一指令譯碼和時序產(chǎn)生模塊通過一使能輸出線、 一復位輸出線、 一復位時鐘 輸出線和一數(shù)據(jù)0[0..31]輸入線與所述數(shù)據(jù)存儲模塊相通訊，并且通過一 DIQLOG[O..ll]輸出線、一Lin/Log輸出線、 一使能輸出線與所述數(shù)據(jù)采集模 塊相通訊；和/或所述數(shù)據(jù)采集模塊通過一數(shù)據(jù)Dout[0..31]輸出線與所述數(shù)據(jù)存儲模塊相 通訊。
15、 一種包括如權(quán)利要求1 14任一項所述天氣雷達硬件信號處理器的雷 達，所述雷達還包括有接收機、發(fā)射機、天線和可編程信號處理器的雷達，其 特征在于，所述硬件信號處理器包括數(shù)據(jù)預處理器，基于現(xiàn)場可編程門陣列板，用于產(chǎn)生與所述接收機相關的 第一控制時序和產(chǎn)生與所述發(fā)射機相關的第二控制時序，并對將所述接收機發(fā) 送的數(shù)據(jù)進行數(shù)據(jù)采集工作和將所述采集的數(shù)據(jù)發(fā)送至所述可編程信號處理 器進行數(shù)據(jù)處理。
專利摘要本實用新型公開了一種雷達硬件信號處理器，應用于包括有接收機、發(fā)射機、天線和可編程信號處理器的雷達，所述硬件信號處理器包括數(shù)據(jù)預處理器，基于現(xiàn)場可編程門陣列板，用于產(chǎn)生與所述接收機相關的第一控制時序和產(chǎn)生與所述發(fā)射機相關的第二控制時序，并對所述接收機發(fā)送的數(shù)據(jù)進行數(shù)據(jù)采集工作和將所述采集的數(shù)據(jù)發(fā)送至所述可編程信號處理器進行數(shù)據(jù)處理。本實用新型還提供一種包括所述硬件信號處理器的雷達。借此，本實用新型具有小型化、模塊化、通用性、可編程性和可修改性等優(yōu)點。
文檔編號G01S7/35GK201247315SQ20082009469
公開日2009年5月27日 申請日期2008年6月18日 優(yōu)先權(quán)日2008年6月18日
發(fā)明者何建新 申請人:成都遠望科技有限責任公司;何建新