專利名稱：：一種減輕集成電路老化和降低泄漏功耗的門替換方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種減輕集成電路老化和降低泄漏功耗的門替換方法，屬于集成電路設(shè)計
技術(shù)領(lǐng)域：
。
背景技術(shù)：
：隨著CMOS工藝特征尺寸的不斷降低，一種稱為負偏置溫度不穩(wěn)定性(NegativeBiasTemperatureInstability,簡稱NBTI)的老化機制逐漸成為影響數(shù)字集成電路可靠性的主要因素之一。NBTI是PMOS晶體管特有的一種效應(yīng)，當(dāng)PMOS晶體管處于反向偏置條件時會發(fā)生NBTI效應(yīng)。在集成電路的制造過程中，當(dāng)對硅進行氧化時，由于工藝的原因必須引入氫原子，因此除了會在氧化物中形成通常的硅-氧(Si-O)化合鍵，也會形成一部分硅-氫(Si-H)化合鍵，這些Si-H鍵相對于Si-O鍵屬于弱化合鍵。當(dāng)PMOS管處于負偏置時，由于柵極電場的作用，在溝道反型層中的空穴會發(fā)生隧穿進入柵氧化層，并被界面處的Si-H鍵捕獲，這樣Si-H鍵會發(fā)生斷裂，并形成相當(dāng)于正電荷的界面陷阱和氫原子；氫原子向柵極方向擴散，從而使得前面的化學(xué)反應(yīng)可以不斷進行。界面陷阱會提高PMOS管的閾值電壓的絕對值，使PMOS管的工作電流下降，延時增加，造成電路的性能下降，甚至造成電路邏輯功能上的錯誤。相關(guān)的研究和實際測量數(shù)據(jù)都表明，由NBTI導(dǎo)致的PMOS管的閾值電壓的增加量(AVth)和電路工作時間(t)滿足一個指數(shù)關(guān)系式A^()4""(1)其中，K是一個和工藝特征尺寸、溫度、電源電壓、器件摻雜濃度等有關(guān)的常數(shù)，n是時間依賴指數(shù)(對H2擴散模型^1/6，對H擴散模型『1/4)。NBTI機制在MOS管發(fā)展的初期就被人們發(fā)現(xiàn)。近年來，隨著MOS管柵氧層厚度的不斷降低，NBTI效應(yīng)變得越來越嚴(yán)重。最近兩三年，不斷有學(xué)者研究并提出減輕NBTI老化的技術(shù)。Kumar等人在文獻ImpactofNBTIonSRAMReadStabilityandDesignforReliability巾，考察了NBTI對SRAM單元的讀操作的穩(wěn)定性的影響，提出了一種比特翻轉(zhuǎn)的方法，有效地恢復(fù)了SRAM單元的靜態(tài)噪聲容限；Paul等人在文獻TemporalPerformanceDegradationunderNBTI:EstimationandDesignforImprovedReliabilityofNano-scaleCircuits中，提出了晶體管尺寸調(diào)整法，在設(shè)計初期留出余量，保證一定時間之后電路的性能依然能滿足要求；此外還有NBTI綜合法、輸入向量控制等技術(shù)。另一方面，隨著工藝的進步，電路的工作頻率越來越高，單位面積上邏輯門的個數(shù)也在快速增長，因此，功耗問題成為電路設(shè)計中的一個非常重耍的問題。電路總功耗分為動態(tài)功耗和靜態(tài)功耗兩部分。當(dāng)電路運行時，電路功耗主要為動態(tài)功耗；電路處于閑置狀態(tài)時，電路功耗主要為靜態(tài)功耗，即各個晶體管的泄漏功耗。但是電路運行的時候也一樣存在泄漏功耗。泄漏功耗主要包括亞閾值泄漏、柵極泄漏、柵泄漏引起的漏極泄漏等。在納米器件時代，晶體管的泄漏功耗越來越人，由此造成的靜態(tài)功耗所占電路總功耗的比重也逐漸提高，泄漏功耗己經(jīng)成為CMOS電路功耗的一個主要部分。目前工業(yè)界用來降低泄漏功耗的最常用的技術(shù)有雙閾值分配和電源電壓屏蔽等。雙閾值分配，主要思想是在保證電路性能的基礎(chǔ)上，在需要高性能的地方采用低閾值的晶體管，在其他地方采用高閾值的晶體管來降低泄漏功耗；電源電壓屏蔽法是在電源線和邏輯模塊屮插入睡眠晶體管，當(dāng)電路閑置時，使用控制信號關(guān)斷睡眠晶體管，使邏輯電路的電源電壓接近于O,從而降低泄漏功耗。除此之外，還有輸入向量控制、動態(tài)電壓調(diào)整和動態(tài)閾值調(diào)整等。
發(fā)明內(nèi)容本發(fā)明的目的是提供一種能在集成電路閑置時同時減輕由負偏置溫度不穩(wěn)定性引起的電路老化和降低泄漏功耗的門替換方法，在不影響電路性能的前提下，通過門替換技術(shù)，在電路閑置時同時減輕電路的老化和降低泄漏功耗。為了實現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案一種同時減輕集成電路老化和降低泄漏功耗的門替換方法，該方法是一種在基準(zhǔn)測試電路上用計算機進行仿真設(shè)計的方法，其步驟依次為歩驟1,向所述計算機輸入對所述基準(zhǔn)測試電路進行測試時用的測試信號拓撲序列；步驟2，按所述拓撲信號序列訪問所述基準(zhǔn)測試電路中關(guān)鍵路徑上的每一個與非門邏輯，簡稱關(guān)鍵邏輯門，找出直接影響該基準(zhǔn)測試電路延時的那些所述關(guān)鍵邏輯門；步驟3，判斷在所述關(guān)鍵路徑上，該關(guān)鍵邏輯門的前一個門Gi的輸出若所述前一個門GJ勺輸出為"0"，貝U:同一個在輸入端增加了睡眠信號^的替換門G'替換該前一個門G,，以便在所述基準(zhǔn)測試電路閑置時能使該替換門Gr的輸出變?yōu)?i"，使負偏置溫度不穩(wěn)定性NBTI引起的老化降低，并記錄下所有用于替換的門。若:所述前一個門Gi的輸出是"1"，貝lj:放棄替換所述的前一個門G,，再訪問下一個所述關(guān)鍵邏輯門；步驟4，考慮非關(guān)鍵邏輯門的替換按所述拓撲信號序列重新訪問所述集成測試電路中的每一個門，找出那些即使被替換后也不影響所述關(guān)鍵路徑上的邏輯值的那些非關(guān)鍵邏輯門G，用--個在輸入端增加了睡眠信號^的替換門0'替換所述的非關(guān)鍵邏輯門0，以降低泄漏功耗。其中，在步驟3中，對于不是與非門的替換，如果替換后在電路閑置的時候所述前一個門(GO的輸出仍為"0"的，則嘗試替換G,的所有扇入門以使G,的輸出變?yōu)?1"，如果仍不能使Gi的輸出變?yōu)?1"，則不替換G,。其中，在步驟4中，如果用G'替換G后反而使泄漏功耗增大的，則不替換G。利用本發(fā)明提出的同時減輕集成電路老化和降低泄漏功耗的門替換方法，具有以下有益效果1)替換門方法結(jié)構(gòu)簡單，并且不影響電路本身的性能，用這一種方法，在集成電路閑置的時候，同時減輕負偏置溫度不穩(wěn)定性引起的老化和降低電路泄漏功耗；2)計算機仿真所需的時間很短。圖1為本發(fā)明在關(guān)鍵路徑上針對NBTI的門替換方法。圖2為本發(fā)明在非關(guān)鍵路徑上針對泄漏功耗的門替換方法。圖3為本發(fā)明的實施流程圖。具體實施例方式本發(fā)明提出的同時減輕集成電路老化和降低泄漏功耗的門替換方法，結(jié)合如下。雖然很多學(xué)者分別提出了減輕NBTI老化效應(yīng)和降低泄漏功耗的方法，但是到目前為止，還沒有學(xué)者提出一種能同時達到這兩個目的有效方法，而本發(fā)明提出的方法，是在電路設(shè)計時利用少量的時間進行計算機仿真，計算出電路中邏輯門的最優(yōu)替換分配方案，按計算出的替換分配方案制造電路，在不影響電路性能的前提下，在電路閑置的時候用睡眠信號控制這些替換后的門的邏輯值，達到同時減輕NBTI老化和降低泄漏功耗的雙重目的。特別地，我們首次把門替換的技術(shù)用于降低NBTI引起的電路老化。門替換的基本思想是，把原來的門G(5)，換成同樣功能、但多一個睡眠控制信號輸入的門G("leep)，其中；是這個門的輸入向量，sleep是電路的睡眠控制信號。門替換技術(shù)要滿足如下條件-(1)當(dāng)電路工作的時候(sleep=0)，G(^))=G(5)，即替換前后門的功能要完全--致；(2)當(dāng)電路閑置的吋候(sleep=l)，G(x，l)比起G(x)來有更小的泄漏功耗或者可以作為一個內(nèi)部控制節(jié)點來減輕NBTI引起的電路老化。需要說明的是，電路的睡眠信號可以用正邏輯sleep實現(xiàn)，也可以用反邏輯考慮到NBTI和泄漏功耗兩種不同的情況，圖1和圖2分別顯示了在電路閑置時門替換技術(shù)是如何減輕NBTI老化和降低泄漏功耗的(這里僅對一個NAND2的邏輯門舉例說明，而并非對本發(fā)明的限制，門替換方法可以對任何一種類型的邏輯門實施)。在圖1中，電路閑置時，由于NAND2門G2的前驅(qū)門G,的輸出是"0"，使G2處于負偏置狀態(tài)，所以它受到NBTI老化機制的影響很大(按65nm工藝的參數(shù)，10年后G2的閾值電壓將增加約74mV，延時增加約14%)。如果用一個NAND3門G!'來替換G,，那么在電路閑置時，依靠睡眠信號，Gr的輸出會變?yōu)?1"，使G2處于正偏置狀態(tài)，因此G2的NBTI老化效應(yīng)就被減輕了。這一思想是我們首次提出。在圖2中，當(dāng)NAND2門G的輸入是"11"的時候，由于堆疊效應(yīng)，它的泄漏功耗是所有輸入組合中最大的，達到454.71nW(65nm工藝的參數(shù))；而用一個NAND3門G'替換它后，在電路閑置時，它的輸入是"011"，這時泄漏功耗是249.1nW(65nm工藝的參數(shù))，比替換前減小45.2°/。，達到減小泄漏功耗的目的。(門替換用于降低泄漏功耗的思想借鑒于學(xué)者LinYuan和GangQu的ACombinedGateReplacementandInputVectorControlApproachforLeakageCurrentReduction—文)本發(fā)明提出的同時減輕集成電路老化和降低泄漏功耗的門替換技術(shù)，主要按以下兩個步驟實施1.考察所有關(guān)鍵路徑上的邏輯門的輸入，并對驅(qū)動這些輸入的邏輯門進行替換，使得關(guān)鍵路徑上的門的老化盡量?。?.考慮非關(guān)鍵邏輯門的替換，以降低泄漏功耗。以下是這兩個步驟的具體說明第一步，考察所有關(guān)鍵路徑上的邏輯門的輸入，并對驅(qū)動這些輸入的邏輯門進行替換，使得關(guān)鍵路徑上的門的老化盡量小。按拓撲序列訪問電路中的每一個門。如果一個門(記為G)是關(guān)鍵邏輯門(直接影響電路延時的邏輯門)，并且它的關(guān)鍵路徑上的前-個門(記為G。的輸出為"0"，那么替換G!為GA如果替換后依靠電路的睡眠信號在電路閑置時能使Gr的輸出變?yōu)?i"的，那么記錄這一替換(即，在電路制造在時候，G,這個門應(yīng)該以替換后的Gi'來制造)；如果該替換后Gr在電路閑置時的輸出仍為"0"，則根據(jù)^的類型嘗試替換G,的所有扇入門以使Gt的輸出變?yōu)?1"，如果可以達到要求，那么記錄所有替換的門，否則放棄對G的所有嘗試而考慮拓撲序列中G的下一個邏輯門。門替換用于降低NBTI老化的總體思想是，在電路閑置時，把電路中所有關(guān)鍵邏輯門的輸入都盡量多地變成"1"，這樣使PMOS管處T正偏置狀態(tài)而減輕NBTI的老化。第二步，考慮非關(guān)鍵邏輯門的替換，以降低泄漏功耗。重新按拓撲序列訪問電路中的每個門。如果一個門(記為G)不是關(guān)鍵邏輯門，并且替換后也不會影響關(guān)鍵路徑的邏輯值，那么嘗試門替換G為G'，如果替換后G的泄漏功耗會減小，那么記錄這一替換，否則不替換。在電路設(shè)計吋按照以上步驟進行計算機仿真后，按計算出的門替換方案制造電路。在電路工作時，置睡眠信號為關(guān)閉，不影響電路正常工作；電路閑置時，開啟睡眠信號，利用睡眠信號和替換后的門的控制作用，可以控制電路內(nèi)部的一部分邏輯值，有效地減小NBTI引起的電路老化和降低泄漏功耗。由于門替換是把原來的門替換成同功能、多一個輸入的門，所以門替換技術(shù)會增加電路的面積和功耗；此外，額外引入的睡眠控制信號也有帶來少量的功耗增加。但是，這些代價相比于門替換帶來的效益，幾乎可以忽略不計。上述過程中的第一步，門替換用于減輕NBTI的老化以及如何進行替換的算法，是我們首次提出。本項發(fā)明的另一大特點是，我們充分利用了電路中所有可優(yōu)化的余地。因為之前所有相關(guān)的研究，或者是把所有的門都盡量減輕NBTI的老化，或者是把所有的門都盡量減小泄漏功耗，這樣做帶來的結(jié)果是一個指標(biāo)優(yōu)化了，而另一個指標(biāo)卻嚴(yán)重惡化了。而我們注意到一個電路所有的邏輯門可以分成兩部分，關(guān)鍵的和非關(guān)鍵的。對于關(guān)鍵邏輯門，它們的延時會直接影響電路工作速度，因此在關(guān)鍵門上進行替換以減輕NBTI引起的老化；而對非關(guān)鍵門，它們的延時不會直接影響電路工作速度，有一定的延時緩沖，我們可以充分地利用這些緩沖量，把這些門的泄漏功耗降低到最小而不影響整個電路的延時。在本發(fā)明中，我們充分利用了所有可優(yōu)化的余地，把門替換這一種技術(shù)成功地用于兩個不同的目的，使對這兩個指標(biāo)的優(yōu)化方法很好地融合在一起。下表顯示了我們的門替換方法在ISCAS85基準(zhǔn)測試電路上的仿真結(jié)果(65nm工藝的參數(shù))，從結(jié)果可以看出，平均而言，在3.52%的面積代價下和不到2秒的計算機仿真運算時間，可以使電路在10年后電路的延時老化減輕23.65%。表l.本發(fā)明在基準(zhǔn)測試電路上的仿真結(jié)果(65nm參數(shù))<table>tableseeoriginaldocumentpage10</column></row><table><table>tableseeoriginaldocumentpage11</column></row><table>注D皿^,是IO年后電路延時的改進率，Runtime是仿真運行時間，A^是替換門所帶來的面積增加量。權(quán)利要求1、一種同時減輕集成電路老化和降低泄漏功耗的門替換方法，其特征在于，所述方法是一種在基準(zhǔn)測試電路上利用計算機進行仿真設(shè)計的方法，其步驟依次為步驟(1)，向所述計算機輸入對所述基準(zhǔn)測試電路進行測試時用的測試信號拓撲序列；步驟(2)，按所述拓撲信號序列訪問所述基準(zhǔn)測試電路中關(guān)鍵路徑上的每一個與非門邏輯，簡稱關(guān)鍵邏輯門，找出直接影響該基準(zhǔn)測試電路延時的那些所述關(guān)鍵邏輯門；步驟(3)，判斷在所述關(guān)鍵路徑上，該關(guān)鍵邏輯門的前一個門(G1)的輸出若所述前一個門(G1)的輸出為“0”，則同一個在輸入端增加了睡眠信號<overscore>sleep</overscore>的替換門(G1’)替換該前一個門(G1)，以便在所述基準(zhǔn)測試電路閑置時能使該替換門(G1’)的輸出變?yōu)椤?”，使負偏置溫度不穩(wěn)定性NBTI引起的老化降低，并記錄下所有用于替換的門。若所述前一個門(G1)的輸出是“1”，則放棄替換所述的前一個門(G1)，再訪問下一個所述關(guān)鍵邏輯門；步驟(4)，考慮非關(guān)鍵邏輯門的替換按所述拓撲信號序列重新訪問所述集成測試電路中的每一個門，找出那些即使被替換后也不影響所述關(guān)鍵路徑上的邏輯值的那些非關(guān)鍵邏輯門(G)，用一個在輸入端增加了睡眠信號<overscore>sleep</overscore>的替換門(G’)替換所述的非關(guān)鍵邏輯門(G)，以降低泄漏功耗。2、如權(quán)利要求書1所述的同時減輕集成電路老化和降低泄漏功耗的門替換方法，其特征在于，在步驟(3)中，對于不是與非門的替換，如果替換后在電路閑置的時候所述前一個門(G,)的輸出仍為"0"的，則嘗試替換Gi的所有扇入門以使Q的輸出變?yōu)?1"，如果仍不能使Q的輸出變?yōu)?1"，則不替換G,。3、如權(quán)利要求書1所述的同時減輕集成電路老化和降低泄漏功耗的門替換方法，其特征在于，在步驟(4)中，如果用G'替換G后反而使泄漏功耗增大的，則不替換G。全文摘要本發(fā)明提出一種同時減輕集成電路老化和降低泄漏功耗的門替換技術(shù)，屬于集成電路設(shè)計
技術(shù)領(lǐng)域：
，其特征在于，在不影響電路性能的前提下，增加很少量的額外功耗和面積，以及電路設(shè)計時候的少量計算機仿真運算時間，通過在電路中替換一部分邏輯門，使得在電路閑置處于睡眠狀態(tài)時，達到同時減輕電路老化和降低泄漏功耗的目的。文檔編號G01R31/28GK101533424SQ200910081900公開日2009年9月16日申請日期2009年4月14日優(yōu)先權(quán)日2009年4月14日發(fā)明者楊華中,玉汪,陳曉明申請人:清華大學(xué)