專(zhuān)利名稱(chēng)：一種傳輸芯片的測(cè)試方法及測(cè)試控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及測(cè)試技術(shù)，尤其涉及一種傳輸芯片的測(cè)試方法及測(cè)試控制方法。
背景技術(shù)：
驗(yàn)證和測(cè)試在芯片開(kāi)發(fā)中發(fā)揮了重要作用，并已經(jīng)成為開(kāi)發(fā)流程中必不可少的環(huán) 節(jié)。當(dāng)前，芯片的設(shè)計(jì)、測(cè)試和制造等方面的困難與問(wèn)題正在逐步增加，有些還變得日益尖 銳。隨著當(dāng)前芯片性能及復(fù)雜程度的不斷提高，各種之前不曾出現(xiàn)的缺陷對(duì)傳統(tǒng)測(cè)試方法 提出了新的挑戰(zhàn)，制造商需要制定新的測(cè)試策略；同時(shí)由于集成電路器件平均價(jià)格的持續(xù) 降低，利潤(rùn)率也在不斷下降，制造商們必須充分考慮測(cè)試成本與經(jīng)濟(jì)性。現(xiàn)有技術(shù)中，測(cè)試信號(hào)由具體的設(shè)備、儀表產(chǎn)生，結(jié)果的驗(yàn)證也往往依賴(lài)于儀表， 或僅僅是通過(guò)可編程器件轉(zhuǎn)換為測(cè)試芯片所需要的信號(hào)，這種測(cè)試裝置通用性較低，一種 測(cè)試裝置對(duì)應(yīng)一種儀表，僅能測(cè)試一種芯片，這樣就造成測(cè)試成本加大，測(cè)試的靈活性較 差。

發(fā)明內(nèi)容
本發(fā)明要解決的主要技術(shù)問(wèn)題是，提供一種通用的傳輸芯片的測(cè)試方法；本發(fā)明還要解決的技術(shù)問(wèn)題是，提供一種自動(dòng)化的測(cè)試控制方法。為解決上述技術(shù)問(wèn)題，本發(fā)明提供一種傳輸芯片的測(cè)試方法，包括由可編程設(shè)備 產(chǎn)生根據(jù)測(cè)試用例構(gòu)造發(fā)送給待測(cè)芯片的測(cè)試數(shù)據(jù)；所述可編程設(shè)備根據(jù)待測(cè)芯片對(duì)所述 測(cè)試數(shù)據(jù)處理并返回的結(jié)果給出測(cè)試報(bào)告。其中所述測(cè)試用例包括可編程設(shè)備的配置項(xiàng)、待測(cè)芯片的工作配置參數(shù)、待測(cè)芯 片的測(cè)試功能項(xiàng)、所述待測(cè)芯片的測(cè)試功能項(xiàng)對(duì)應(yīng)的輸出預(yù)期值。其中所述可編程設(shè)備包括FPGA，所述方法還包括FPGA接收測(cè)試數(shù)據(jù)并根據(jù)測(cè)試 用例對(duì)所述測(cè)試數(shù)據(jù)進(jìn)行轉(zhuǎn)化。其中所述可編程設(shè)備還包括處理器，所述由可編程設(shè)備產(chǎn)生根據(jù)測(cè)試用例構(gòu)造發(fā) 送給待測(cè)芯片的測(cè)試數(shù)據(jù)包括所述處理器根據(jù)測(cè)試用例中的可編程設(shè)備的配置項(xiàng)配置所 述FPGA ；配置后的FPGA根據(jù)所述測(cè)試用例中的待測(cè)芯片的工作配置參數(shù)、測(cè)試功能項(xiàng)構(gòu)造 所述測(cè)試數(shù)據(jù)。其中所述可編程設(shè)備根據(jù)待測(cè)芯片對(duì)所述測(cè)試數(shù)據(jù)處理并返回的結(jié)果給出測(cè)試 報(bào)告包括所述FPGA將返回的結(jié)果與所述測(cè)試用例中的待測(cè)芯片的輸出預(yù)期值進(jìn)行比較。還包括測(cè)試待測(cè)芯片時(shí)鐘拉偏性能的過(guò)程。其中所述測(cè)試待測(cè)芯片時(shí)鐘拉偏性能的過(guò)程包括給待測(cè)芯片輸入拉偏的時(shí)鐘信 號(hào)，通過(guò)所述可編程設(shè)備測(cè)試待測(cè)芯片業(yè)務(wù)運(yùn)行是否正常，如果正常，則繼續(xù)加大時(shí)鐘信號(hào) 的頻偏，直到待測(cè)芯片業(yè)務(wù)運(yùn)行不正常為止。還包括精確測(cè)試待測(cè)芯片的電壓工作范圍和功耗的過(guò)程。其中所述精確測(cè)試待測(cè)芯片的電壓工作范圍和功耗的過(guò)程包括向待測(cè)芯片提供所需的電壓，所述可編程設(shè)備根據(jù)所述電壓對(duì)應(yīng)的測(cè)試到的電流，獲得所述待測(cè)芯片的功
^^ ο還包括測(cè)試待測(cè)芯片與處理器接口能力的過(guò)程。其中所述測(cè)試待測(cè)芯片與處理器接口能力的過(guò)程包括所述處理器的控制接口通 過(guò)所述FPGA與待測(cè)芯片對(duì)接，所述FPGA根據(jù)待測(cè)試芯片的接口時(shí)序，對(duì)處理器的接口時(shí)序 進(jìn)行構(gòu)造/轉(zhuǎn)化，所述處理器對(duì)待測(cè)芯片的寄存器完成反復(fù)讀寫(xiě)，驗(yàn)證待測(cè)芯片與所述處 理器接口的時(shí)序是否正常。為解決上述技術(shù)問(wèn)題，本發(fā)明還進(jìn)一步提供一種傳輸芯片的測(cè)試控制方法，其根 據(jù)測(cè)試用例采用上述傳輸芯片測(cè)試方法自動(dòng)完成測(cè)試，包括讀取測(cè)試用例，所述測(cè)試用例包括可編程設(shè)備的配置項(xiàng)、待測(cè)試芯片的工作配置 參數(shù)、測(cè)試功能項(xiàng)；根據(jù)測(cè)試用例中的可編程設(shè)備的配置項(xiàng)配置所述可編程設(shè)備；下發(fā)待測(cè)試芯片的工作配置參數(shù)、測(cè)試功能項(xiàng)；根據(jù)獲得測(cè)試芯片的工作配置參數(shù)對(duì)待測(cè)芯片進(jìn)行配置；根據(jù)測(cè)試功能項(xiàng)啟動(dòng)測(cè)試；生成測(cè)試用例測(cè)試報(bào)告。所述根據(jù)測(cè)試功能項(xiàng)啟動(dòng)測(cè)試包括控制所述可編程設(shè)備構(gòu)造測(cè)試數(shù)據(jù)流；通過(guò) 芯片告警中斷、誤碼監(jiān)測(cè)來(lái)監(jiān)測(cè)芯片的狀態(tài)；統(tǒng)計(jì)處理所述監(jiān)測(cè)狀態(tài)。本發(fā)明的有益效果是(1)本發(fā)明可以在不依賴(lài)儀表的條件下，由可編程設(shè)備根據(jù)測(cè)試用例構(gòu)造測(cè)試數(shù) 據(jù)，測(cè)試結(jié)果回傳到可編程設(shè)備，由其判斷結(jié)果的正確性，從而實(shí)現(xiàn)對(duì)芯片的通用測(cè)試。(2)本發(fā)明采用FPGA，可進(jìn)一步提高測(cè)試的靈活性。(3)本發(fā)明通過(guò)對(duì)芯片電壓工作范圍、功耗、時(shí)鐘的偏移的測(cè)試，實(shí)現(xiàn)了對(duì)芯片性 能的測(cè)試，從而提高了測(cè)試的全面性。(4)本發(fā)明對(duì)測(cè)試過(guò)程的控制使得測(cè)試執(zhí)行得以全面自動(dòng)化，提高了測(cè)試效率，降 低了測(cè)試成本。(5)本發(fā)明易于實(shí)施，擴(kuò)展方便。


圖1為根據(jù)本發(fā)明測(cè)試裝置一個(gè)實(shí)施例的測(cè)試裝置結(jié)構(gòu)示意圖；圖2為根據(jù)本發(fā)明測(cè)試裝置另一個(gè)實(shí)施例的測(cè)試裝置結(jié)構(gòu)示意圖；圖3為根據(jù)本發(fā)明測(cè)試裝置又一個(gè)實(shí)施例的測(cè)試裝置結(jié)構(gòu)示意圖；圖4為根據(jù)本發(fā)明測(cè)試裝置再一個(gè)實(shí)施例的測(cè)試裝置結(jié)構(gòu)示意圖；圖5為根據(jù)本發(fā)明測(cè)試方法一個(gè)實(shí)施例的性能測(cè)試的流程圖；圖6為根據(jù)本發(fā)明測(cè)試裝置又再一個(gè)實(shí)施例的測(cè)試裝置結(jié)構(gòu)示意圖；圖7為根據(jù)本發(fā)明測(cè)試方法另一個(gè)實(shí)施例的功能測(cè)試的流程圖；圖8為根據(jù)本發(fā)明測(cè)試控制方法的一個(gè)實(shí)施例的流程圖；圖9為根據(jù)本發(fā)明測(cè)試控制裝置的一個(gè)實(shí)施例的結(jié)構(gòu)示意圖；圖10為根據(jù)本發(fā)明測(cè)試控制方法的另一個(gè)實(shí)施例的流程圖。
具體實(shí)施例方式下面通過(guò)具體實(shí)施方式
結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步詳細(xì)說(shuō)明。一種傳輸芯片的測(cè)試裝置，包括可編程設(shè)備，用于產(chǎn)生根據(jù)測(cè)試用例構(gòu)造發(fā)送給 待測(cè)芯片的測(cè)試數(shù)據(jù)，根據(jù)待測(cè)芯片對(duì)所述測(cè)試數(shù)據(jù)處理并返回的結(jié)果給出測(cè)試報(bào)告。其中所述測(cè)試用例包括可編程設(shè)備的配置項(xiàng)、待測(cè)試芯片的工作配置參數(shù)、測(cè)試 功能項(xiàng)、所述待測(cè)試芯片測(cè)試功能項(xiàng)對(duì)應(yīng)的輸出預(yù)期值。其中所述可編程設(shè)備包括FPGA，所述FPGA用于接收測(cè)試數(shù)據(jù)并根據(jù)測(cè)試用例對(duì) 所述測(cè)試數(shù)據(jù)進(jìn)行轉(zhuǎn)化。其中所述可編程設(shè)備還包括處理器，用于根據(jù)所述測(cè)試用例中的可編程設(shè)備的配 置項(xiàng)配置所述FPGA ；所述FPGA還用于接收所述處理器的配置并根據(jù)所述測(cè)試用例中的待 測(cè)芯片的工作配置參數(shù)、測(cè)試功能項(xiàng)構(gòu)造所述測(cè)試數(shù)據(jù)。還包括與待測(cè)芯片連接的拉偏時(shí)鐘信號(hào)單元，用于給待測(cè)芯片輸入拉偏的時(shí)鐘信 號(hào)，所述裝置還用于通過(guò)所述可編程設(shè)備測(cè)試待測(cè)芯片業(yè)務(wù)運(yùn)行是否正常，如果正常，則繼 續(xù)加大時(shí)鐘信號(hào)的頻偏，直到待測(cè)芯片業(yè)務(wù)運(yùn)行不正常為止。還包括與所述待測(cè)芯片連接的可調(diào)壓電源模塊，用于向待測(cè)芯片提供所需的電 壓，所述可編程設(shè)備還用于根據(jù)所述電壓對(duì)應(yīng)的測(cè)試到的電流，獲得所述待測(cè)芯片的功耗。所述處理器的控制接口通過(guò)所述FPGA與待測(cè)芯片對(duì)接，所述FPGA還用于根據(jù)待 測(cè)試芯片的接口時(shí)序，對(duì)處理器的接口時(shí)序進(jìn)行構(gòu)造/轉(zhuǎn)化，所述處理器還用于對(duì)待測(cè)芯 片的寄存器完成反復(fù)讀寫(xiě)，驗(yàn)證待測(cè)芯片與所述處理器接口的時(shí)序是否正常。一種傳輸芯片的測(cè)試控制裝置，用于根據(jù)測(cè)試用例采用上述傳輸芯片測(cè)試裝置自 動(dòng)完成測(cè)試；用于讀取測(cè)試用例，所述測(cè)試用例包括可編程設(shè)備的配置項(xiàng)、待測(cè)試芯片的工作配置 參數(shù)、測(cè)試功能項(xiàng)、所述待測(cè)試芯片測(cè)試功能項(xiàng)對(duì)應(yīng)的輸出預(yù)期值；根據(jù)測(cè)試用例中的可編程設(shè)備的配置項(xiàng)配置所述可編程設(shè)備；下發(fā)待測(cè)試芯片的工作配置參數(shù)、測(cè)試功能項(xiàng)；根據(jù)獲得測(cè)試芯片的工作配置參數(shù)對(duì)待測(cè)芯片進(jìn)行配置；根據(jù)測(cè)試功能項(xiàng)啟動(dòng)測(cè)試；生成測(cè)試用例測(cè)試報(bào)告。本發(fā)明將改進(jìn)傳統(tǒng)的驗(yàn)證測(cè)試流程作為突破口，通過(guò)設(shè)計(jì)一種全方位測(cè)試傳輸芯 片的方法，制定一個(gè)完備、詳盡的測(cè)試方案，設(shè)計(jì)有效的測(cè)試用例，使其成為傳輸類(lèi)芯片的 通用測(cè)試環(huán)境平臺(tái)，用測(cè)試環(huán)境平臺(tái)的通用性來(lái)保證傳輸類(lèi)芯片在各種應(yīng)用環(huán)境下的自動(dòng) 化驗(yàn)證和測(cè)試。本發(fā)明傳輸芯片的測(cè)試方法的一種具體實(shí)施方式
，包括由可編程設(shè)備產(chǎn)生根據(jù) 測(cè)試用例構(gòu)造發(fā)送給待測(cè)芯片的測(cè)試數(shù)據(jù)；可編程設(shè)備根據(jù)待測(cè)芯片對(duì)測(cè)試數(shù)據(jù)處理并返 回的結(jié)果給出測(cè)試報(bào)告。根據(jù)本發(fā)明測(cè)試方法的一個(gè)實(shí)施例，該測(cè)試用例包括可編程設(shè)備的配置項(xiàng)、待測(cè) 芯片的工作配置參數(shù)、待測(cè)芯片的測(cè)試功能項(xiàng)、待測(cè)芯片的測(cè)試功能項(xiàng)對(duì)應(yīng)的輸出預(yù)期值。根據(jù)本發(fā)明測(cè)試方法的一個(gè)實(shí)施例，該可編程設(shè)備包括FPGA，F(xiàn)PGA用于接收測(cè)試數(shù)據(jù)并根據(jù)測(cè)試用例對(duì)測(cè)試數(shù)據(jù)進(jìn)行轉(zhuǎn)化，轉(zhuǎn)化成測(cè)試所需的數(shù)據(jù)。根據(jù)本發(fā)明的一個(gè)備 選實(shí)施例，可編程設(shè)備可包括其他的可編程器件。根據(jù)本發(fā)明測(cè)試方法的一個(gè)實(shí)施例，該可編程設(shè)備還包括處理器，其根據(jù)測(cè)試用 例中的可編程設(shè)備的配置項(xiàng)配置FPGA ；配置后的FPGA根據(jù)測(cè)試用例中的待測(cè)芯片的工作 配置參數(shù)、測(cè)試功能項(xiàng)構(gòu)造測(cè)試數(shù)據(jù)。根據(jù)本發(fā)明測(cè)試方法的一個(gè)實(shí)施例，F(xiàn)PGA將返回的結(jié)果與所述測(cè)試用例中的待測(cè) 芯片的輸出預(yù)期值進(jìn)行比較。根據(jù)本發(fā)明測(cè)試方法的一個(gè)實(shí)施例，其還包括測(cè)試待測(cè)芯片時(shí)鐘拉偏性能的過(guò) 程，該過(guò)程包括給待測(cè)芯片輸入拉偏的時(shí)鐘信號(hào)，通過(guò)可編程設(shè)備測(cè)試待測(cè)芯片業(yè)務(wù)運(yùn)行 是否正常，如果正常，則繼續(xù)加大時(shí)鐘信號(hào)的頻偏，直到待測(cè)芯片業(yè)務(wù)運(yùn)行不正常為止。根據(jù)本發(fā)明測(cè)試方法的一個(gè)實(shí)施例，還包括精確測(cè)試待測(cè)芯片的電壓工作范圍和 功耗的過(guò)程，該過(guò)程包括向待測(cè)芯片提供所需的電壓，可編程設(shè)備根據(jù)電壓對(duì)應(yīng)的測(cè)試到 的電流，獲得待測(cè)芯片的功耗。在本實(shí)施例中，可由可調(diào)電壓源模塊向待測(cè)芯片輸出的多種 可調(diào)電壓，如IV、1. 2V、1. 8V、2. 5V和3. 3V，或其它任何所需的電壓值。根據(jù)本發(fā)明測(cè)試方法的一個(gè)實(shí)施例，還包括測(cè)試待測(cè)芯片與處理器接口能力的過(guò) 程，該過(guò)程包括處理器的控制接口通過(guò)FPGA與待測(cè)芯片對(duì)接，F(xiàn)PGA根據(jù)待測(cè)試芯片的接 口時(shí)序，對(duì)處理器的時(shí)序進(jìn)行構(gòu)造/轉(zhuǎn)化，處理器對(duì)待測(cè)芯片的寄存器完成反復(fù)讀寫(xiě)，驗(yàn)證 待測(cè)芯片與所述處理器接口的時(shí)序是否正常。本發(fā)明傳輸芯片的測(cè)試裝置的一種具體實(shí)施方式
，如圖1所示，包括可編程設(shè)備 101，用于產(chǎn)生根據(jù)測(cè)試用例構(gòu)造發(fā)送給待測(cè)芯片的測(cè)試數(shù)據(jù)，根據(jù)待測(cè)芯片對(duì)所述測(cè)試數(shù) 據(jù)處理并返回的結(jié)果給出測(cè)試報(bào)告。根據(jù)本發(fā)明測(cè)試裝置的一個(gè)實(shí)施例，測(cè)試用例包括可編程設(shè)備的配置項(xiàng)、待測(cè)試 芯片的工作配置參數(shù)、測(cè)試功能項(xiàng)、待測(cè)試芯片測(cè)試功能項(xiàng)對(duì)應(yīng)的輸出預(yù)期值。根據(jù)本發(fā)明測(cè)試裝置的一個(gè)實(shí)施例，如圖2所示，可編程設(shè)備201包括FPGA202和 存儲(chǔ)器203 ；其中，F(xiàn)PGA202用于接收測(cè)試用例并構(gòu)造所述測(cè)試數(shù)據(jù)；存儲(chǔ)器203用于存儲(chǔ) 大容量數(shù)據(jù)。根據(jù)本發(fā)明的一個(gè)備選實(shí)施例，可編程設(shè)備可包括其他的可編程器件。根據(jù)本發(fā)明測(cè)試裝置的一個(gè)實(shí)施例，可編程設(shè)備還包括處理器204，用于根據(jù)測(cè)試 用例中的可編程設(shè)備的配置項(xiàng)配置FPGA202 ；FPGA202還用于接收處理器204的配置并根據(jù) 測(cè)試用例中的待測(cè)芯片207的工作配置參數(shù)、測(cè)試功能項(xiàng)構(gòu)造測(cè)試數(shù)據(jù)。根據(jù)本發(fā)明測(cè)試裝置的一個(gè)實(shí)施例，還包括與待測(cè)芯片207連接的拉偏時(shí)鐘信號(hào) 單元205，用于給待測(cè)芯片輸入拉偏的時(shí)鐘信號(hào)，該裝置200還用于通過(guò)可編程設(shè)備201測(cè) 試待測(cè)芯片207運(yùn)行是否正常，如果正常，則繼續(xù)加大時(shí)鐘信號(hào)的頻偏，直到待測(cè)芯片207 運(yùn)行不正常為止。根據(jù)本發(fā)明測(cè)試裝置的一個(gè)實(shí)施例，還包括與待測(cè)芯片207連接的可調(diào)壓電源模 塊206，用于單獨(dú)向待測(cè)芯片提供所需的電壓，可編程設(shè)備201還用于根據(jù)該電壓對(duì)應(yīng)的測(cè) 試到的電流，獲得待測(cè)芯片的功耗。在本實(shí)施例中，可由可調(diào)電壓源206向待測(cè)芯片輸出的 多種可調(diào)電壓，如IV、1. 2V、1. 8V、2. 5V和3. 3V，或其它任何所需的電壓值。根據(jù)本發(fā)明測(cè)試裝置的一個(gè)實(shí)施例，處理器204的控制接口通過(guò)FPGA202與待測(cè) 芯片207對(duì)接，F(xiàn)PGA202還用于根據(jù)待測(cè)試芯片207的接口時(shí)序，對(duì)處理器的時(shí)序進(jìn)行構(gòu)造/轉(zhuǎn)化，處理器204還用于對(duì)待測(cè)芯片207的寄存器完成反復(fù)讀寫(xiě)，驗(yàn)證待測(cè)芯片207與處 理器接口的時(shí)序是否正常。圖3示出根據(jù)本發(fā)明一個(gè)實(shí)施例的測(cè)試裝置300的模塊示意圖，其中包括待測(cè)芯 片311所需的可拉偏時(shí)鐘模塊302，該模塊可實(shí)現(xiàn)對(duì)芯片時(shí)鐘的拉偏測(cè)試；待測(cè)芯片311所 需的可調(diào)電源模塊301，其可實(shí)現(xiàn)對(duì)芯片電源電壓工作范圍、功耗的測(cè)試；整個(gè)裝置其它芯 片所需的時(shí)鐘/復(fù)位模塊304 ；整個(gè)裝置其它芯片所需的電源303 ；307為可能用到的數(shù)據(jù) 信號(hào)源；對(duì)307進(jìn)行管理和驅(qū)動(dòng)的PC305 ；FPGA(現(xiàn)場(chǎng)可編程邏輯陣列)309 ；FPGA309下掛 的存儲(chǔ)單元310 ；CPU最小系統(tǒng)306，其中的處理器可以是能與待測(cè)試芯片接口適配的多個(gè) 同類(lèi)型或不同類(lèi)型的處理器。FPGA309與待測(cè)芯片300相關(guān)接口連接，對(duì)待測(cè)芯片各接口時(shí) 序進(jìn)行測(cè)試，另外通過(guò)FPGA309完成對(duì)待測(cè)芯片311的功能進(jìn)行測(cè)試。根據(jù)本發(fā)明的一個(gè)實(shí)施例，可利用測(cè)試裝置300對(duì)傳輸芯片進(jìn)行全方位測(cè)試，其 中包括性能測(cè)試。本實(shí)施例中的性能測(cè)試包括精確測(cè)試待側(cè)芯片的電壓工作范圍、功耗；靈 活測(cè)試待測(cè)芯片的時(shí)鐘偏移范圍；準(zhǔn)確測(cè)試芯片的接口時(shí)序。圖4示出根據(jù)本發(fā)明一個(gè)實(shí)施例的測(cè)試裝置400對(duì)性能測(cè)試的模塊示意圖。精 密時(shí)鐘源可選用壓控恒溫晶體振蕩器，標(biāo)稱(chēng)頻率77. 76MHZ，初始頻率偏差士0. Ippm ；時(shí) 鐘倍頻/抖動(dòng)衰減器404選用SI5326，可實(shí)現(xiàn)2k_945M任意頻率輸出；通過(guò)411實(shí)現(xiàn)控 制，411為處理器MPC8321E ；在本實(shí)施例中，時(shí)鐘需要在76. 76M到78. 76M間拉偏，顆粒度 為 IOOHz。本實(shí)施例中 1W406)、1.2W407)、1.8W408)、2. 5W409)DC-DC 電源模塊選用 AXH016A0X3-SRZ//BSM16A-3SXG，輸入電壓 3. 0 5. 5V，輸出電壓 0. 75 3. 3V，輸出電流 16A，3. 3V (410) DC-DC 電源模塊選用 PMM4218TWP//PTH04040WAD，輸入電壓 2. 95 5. 5VDC, 輸出電壓0. 8 2. 5VDC，輸出電流60A，功率電感(413-417)選用DHC-5121-R33R-LF1，額定 電流16A。通過(guò)調(diào)節(jié)DC-DC電源模塊的分壓電阻，可以實(shí)現(xiàn)對(duì)電壓的拉偏，通過(guò)在功率電感 處測(cè)量電流，可以精確地得到芯片各電壓的功耗。圖5示出根據(jù)本發(fā)明一個(gè)實(shí)施例基于測(cè)試裝置400的性能測(cè)試的流程圖，包括步驟502 根據(jù)測(cè)試需求，確定恰當(dāng)?shù)臏y(cè)試用例，測(cè)試用例中需要規(guī)定如下內(nèi)容 待測(cè)芯片418的工作配置參數(shù)及測(cè)試過(guò)程中可能的參數(shù)更新等、配套的數(shù)據(jù)流、待測(cè)芯片 418輸出的參考結(jié)果、待測(cè)芯片418輸出的預(yù)期值在實(shí)施測(cè)試之前準(zhǔn)備好，測(cè)試用例中指定 各項(xiàng)內(nèi)容；步驟504 施加性能試驗(yàn)條件，開(kāi)始性能測(cè)試；步驟506:根據(jù)目前芯片設(shè)計(jì)向低電壓方向發(fā)展的特點(diǎn)，如模塊401所示1V， 1. 2V，1. 8V，2. 5V，3. 3V覆蓋了目前傳輸芯片工作所需的全部工作電壓，為了準(zhǔn)確測(cè)試芯片 的電壓工作范圍、功耗，采用對(duì)待測(cè)芯片單獨(dú)供電的方式；針對(duì)目前傳輸芯片功耗大的特 點(diǎn)，在可調(diào)電壓模塊選型上特別注意輸出電流指標(biāo)，并在電路上做了兼容設(shè)計(jì)，既可選擇可 調(diào)電壓模塊，又可選擇穩(wěn)壓電源，待測(cè)芯片的各供電電壓設(shè)定到典型值；步驟508 為了測(cè)試待測(cè)芯片與多個(gè)同類(lèi)型或不同類(lèi)型處理器的接口能力，板上 處理器的控制接口通過(guò)FPGA402與待測(cè)芯片對(duì)接，F(xiàn)PGA402根據(jù)待測(cè)試芯片給出的接口時(shí) 序，通過(guò)FPGA內(nèi)部模塊412進(jìn)行時(shí)序的構(gòu)造/轉(zhuǎn)化，處理器對(duì)待測(cè)芯片的寄存器完成反復(fù) 讀寫(xiě)，驗(yàn)證待測(cè)芯片與不同類(lèi)型處理器接口的時(shí)序是否正常；步驟510 處理器419配置可編程邏輯陣列FPGA402，F(xiàn)PGA402按測(cè)試用例完全構(gòu)
8造數(shù)據(jù)流給待測(cè)芯片418，待測(cè)芯片418根據(jù)配置參數(shù)和輸入的數(shù)據(jù)流進(jìn)行處理，輸出處理 結(jié)果回傳到FPGA402，F(xiàn)PGA402根據(jù)測(cè)試用例產(chǎn)生預(yù)期的參考結(jié)果，驗(yàn)證模塊比較回傳結(jié)果 與預(yù)期值，判定結(jié)果正確，轉(zhuǎn)步驟506 ；否則芯片不能正常工作，轉(zhuǎn)步驟518 ；步驟512 在測(cè)試功耗節(jié)點(diǎn)分別測(cè)試出各供電電壓的電流，從而精確得到各供電 電壓的功耗；步驟514 針對(duì)傳輸芯片對(duì)時(shí)鐘精度要求高的特點(diǎn)，選用了壓控恒溫晶體振蕩器 403，時(shí)鐘的拉偏通過(guò)多速率時(shí)鐘倍頻/抖動(dòng)衰減器404實(shí)現(xiàn)，通過(guò)時(shí)鐘拉偏控制模塊411， 可實(shí)現(xiàn)^ -945Μ任意頻率輸出，精度在IOOHz ；將時(shí)鐘信號(hào)源拉偏，察看業(yè)務(wù)運(yùn)行是否正常， 運(yùn)行一段時(shí)間后，如果仍正常，則繼續(xù)加大頻偏，按這種方法可以找到芯片時(shí)鐘頻偏的邊界 值；步驟516 時(shí)鐘設(shè)置到典型值，依次調(diào)節(jié)各電源工作在最小值、典型值、最大值。察 看業(yè)務(wù)是否運(yùn)行正常，長(zhǎng)時(shí)間運(yùn)行，察看在測(cè)試時(shí)間內(nèi)業(yè)務(wù)運(yùn)行是否穩(wěn)定；步驟518:結(jié)束。本實(shí)施例可準(zhǔn)確地測(cè)試芯片的工作電壓范圍，各電壓功耗；還可精確地測(cè)試時(shí)鐘 的偏移，以確認(rèn)芯片對(duì)時(shí)鐘偏移量的要求。圖6示出根據(jù)本發(fā)明實(shí)施例的測(cè)試裝置600的模塊圖，其中FPGA601可選用 Xilinx的Virtex-5系列XC5VTX240T，實(shí)現(xiàn)控制信號(hào)的產(chǎn)生，LocalBus接口時(shí)序的轉(zhuǎn)化，SDH 數(shù)據(jù)源的完全構(gòu)造/轉(zhuǎn)化，輸出結(jié)果的自動(dòng)驗(yàn)證；待測(cè)芯片618，該芯片單片實(shí)現(xiàn)20G支路 處理(指針下泄和支路開(kāi)銷(xiāo)處理)和時(shí)分交叉，4片堆疊實(shí)現(xiàn)80G容量，支持2. 5G總線1+1 和AU4級(jí)別2 4保護(hù)，并提供支路1+1自動(dòng)保護(hù)倒換功能；處理器615采用FREESCALE新推 出的一款性?xún)r(jià)比極高的高集成度的通訊用處理器MPC8321E，用以實(shí)現(xiàn)FPGA601、待測(cè)芯片 618工作參數(shù)配置、測(cè)試結(jié)果的自動(dòng)獲取，生成。圖7示出根據(jù)本發(fā)明實(shí)施例基于測(cè)試裝置 600的功能測(cè)試的流程圖，包括步驟702 根據(jù)測(cè)試需求，確定恰當(dāng)?shù)臏y(cè)試用例；步驟704 施加功能試驗(yàn)條件，開(kāi)始功能測(cè)試；步驟706 處理器615配置可編程邏輯陣列FPGA601，由FPGA601完全構(gòu)造數(shù)據(jù)源， 按測(cè)試用例產(chǎn)生數(shù)據(jù)流給待測(cè)芯片618 ；步驟708 處理器615根據(jù)測(cè)試用例指定的工作參數(shù)，正確配置待測(cè)芯片618 ；步驟710 待測(cè)試芯片618根據(jù)配置參數(shù)和輸入的數(shù)據(jù)流進(jìn)行處理，輸出處理結(jié)果 回傳到FPGA601 ；步驟712 待測(cè)試芯片618輸出的處理結(jié)果回傳到FPGA601、由FPGA601內(nèi)部的驗(yàn) 證模塊自動(dòng)進(jìn)行處理，驗(yàn)證模塊比較回傳結(jié)果與預(yù)期值，判定結(jié)果的正確性。FPGA601可以完全構(gòu)造測(cè)試信號(hào)，并由FPGA601對(duì)結(jié)果進(jìn)行驗(yàn)證，而現(xiàn)有的測(cè)試裝 置局限于用儀表產(chǎn)生測(cè)試信號(hào)并進(jìn)行驗(yàn)證。本發(fā)明傳輸芯片的測(cè)試控制方法的一種具體實(shí)施方式
，能自動(dòng)完成測(cè)試流程，如 圖8所示，包括步驟802 讀取測(cè)試用例，所述測(cè)試用例包括可編程設(shè)備的配置項(xiàng)、待測(cè)試芯片的 工作配置參數(shù)、測(cè)試功能項(xiàng)；步驟804 根據(jù)測(cè)試用例中的可編程設(shè)備的配置項(xiàng)配置所述可編程設(shè)備；
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步驟806 下發(fā)待測(cè)試芯片的工作配置參數(shù)、測(cè)試功能項(xiàng)；步驟808 根據(jù)獲得測(cè)試芯片的工作配置參數(shù)對(duì)待測(cè)芯片進(jìn)行配置；步驟810 根據(jù)測(cè)試功能項(xiàng)啟動(dòng)測(cè)試；步驟812 生成測(cè)試用例測(cè)試報(bào)告。根據(jù)本發(fā)明控制方法的一個(gè)實(shí)施例，810進(jìn)一步包括控制所述可編程設(shè)備構(gòu)造 測(cè)試數(shù)據(jù)流；通過(guò)芯片告警中斷、誤碼監(jiān)測(cè)來(lái)監(jiān)測(cè)芯片的狀態(tài)；統(tǒng)計(jì)處理所述監(jiān)測(cè)狀態(tài)。本發(fā)明傳輸芯片的測(cè)試控制裝置的一種具體實(shí)施方式
，用于根據(jù)測(cè)試用例自動(dòng)完 成測(cè)試；讀取測(cè)試用例，所述測(cè)試用例包括可編程設(shè)備的配置項(xiàng)、待測(cè)試芯片的工作配置參 數(shù)、測(cè)試功能項(xiàng)、所述待測(cè)試芯片測(cè)試功能項(xiàng)對(duì)應(yīng)的輸出預(yù)期值；根據(jù)測(cè)試用例中的可編程 設(shè)備的配置項(xiàng)配置所述可編程設(shè)備；下發(fā)待測(cè)試芯片的工作配置參數(shù)、測(cè)試功能項(xiàng)；根據(jù)獲得測(cè)試芯片的工作配置參數(shù)對(duì)待測(cè)芯片進(jìn)行配置；根據(jù)測(cè)試功能項(xiàng)啟動(dòng)測(cè) 試；生成測(cè)試用例測(cè)試報(bào)告。圖9示出根據(jù)本發(fā)明一個(gè)實(shí)施例的測(cè)試控制裝置900的模塊圖，圖10示出根據(jù)本 發(fā)明一個(gè)實(shí)施例基于測(cè)試控制裝置900的流程圖，其包括步驟1002 測(cè)試用例開(kāi)始執(zhí)行，從測(cè)試用例配置文件901中讀取儀表902的配置 項(xiàng)和待測(cè)芯片914測(cè)試功能項(xiàng)和配置參數(shù)，該儀表902可以是現(xiàn)有技術(shù)的測(cè)量?jī)x表也可以 是前述測(cè)試裝置；步驟1004 自動(dòng)化協(xié)同控制部分905根據(jù)儀表配置項(xiàng)調(diào)用儀表驅(qū)動(dòng)903配置儀表
設(shè)置項(xiàng)；步驟1006 自動(dòng)化協(xié)同控制部分905根據(jù)待測(cè)功能項(xiàng)和配置參數(shù)通過(guò)命令下發(fā) 907給測(cè)試單板；步驟1008 ；測(cè)試單板接收到命令后，通過(guò)命令解析項(xiàng)910獲得測(cè)試功能項(xiàng)和參 數(shù)；步驟1010 測(cè)試功能配置部分912根據(jù)獲得的參數(shù)對(duì)待測(cè)芯片914進(jìn)行配置；步驟1012 自動(dòng)化協(xié)同控制部分905啟動(dòng)測(cè)試；步驟1014 測(cè)試過(guò)程中，自動(dòng)化協(xié)同控制部分905可以調(diào)用儀表驅(qū)動(dòng)903構(gòu)造各 種測(cè)試數(shù)據(jù)流；步驟1016 測(cè)試過(guò)程中，測(cè)試板通過(guò)芯片告警中斷、誤碼監(jiān)測(cè)和統(tǒng)計(jì)處理部分913 監(jiān)測(cè)芯片的狀態(tài)；步驟1018 通過(guò)告警和誤碼統(tǒng)計(jì)信息上報(bào)部分911可以將芯片的狀態(tài)上報(bào)給控制 臺(tái)的自動(dòng)化系統(tǒng)控制部分905;步驟1020 測(cè)試完成后，由測(cè)試結(jié)果報(bào)告自動(dòng)生成部分906自動(dòng)生成測(cè)試用例執(zhí) 行結(jié)果報(bào)告。這樣可實(shí)現(xiàn)功能測(cè)試的全面自動(dòng)化構(gòu)造源數(shù)據(jù)的自動(dòng)化，被測(cè)芯片配置的自動(dòng) 化，被測(cè)芯片狀態(tài)信息獲取的自動(dòng)化，測(cè)試結(jié)果的自動(dòng)化獲取，測(cè)試報(bào)告的自動(dòng)化生成，測(cè) 試用例的自動(dòng)切換。以上內(nèi)容是結(jié)合具體的實(shí)施方式對(duì)本發(fā)明所作的進(jìn)一步詳細(xì)說(shuō)明，不能認(rèn)定本發(fā) 明的具體實(shí)施只局限于這些說(shuō)明。對(duì)于本發(fā)明所屬技術(shù)領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在不脫離 本發(fā)明構(gòu)思的前提下，還可以做出若干簡(jiǎn)單推演或替換，都應(yīng)當(dāng)視為屬于本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種傳輸芯片的測(cè)試方法，其特征在于，包括由可編程設(shè)備產(chǎn)生根據(jù)測(cè)試用例構(gòu)造發(fā)送給待測(cè)芯片的測(cè)試數(shù)據(jù)；所述可編程設(shè)備根據(jù)待測(cè)芯片對(duì)所述測(cè)試數(shù)據(jù)處理并返回的結(jié)果給出測(cè)試報(bào)告。
2.如權(quán)利要求1所述的方法，其特征在于，其中所述測(cè)試用例包括可編程設(shè)備的配置 項(xiàng)、待測(cè)芯片的工作配置參數(shù)、待測(cè)芯片的測(cè)試功能項(xiàng)、所述待測(cè)芯片的測(cè)試功能項(xiàng)對(duì)應(yīng)的 輸出預(yù)期值。
3.如權(quán)利要求2所述的方法，其特征在于，其中所述可編程設(shè)備包括FPGA，所述方法還 包括FPGA接收測(cè)試數(shù)據(jù)并根據(jù)測(cè)試用例對(duì)所述測(cè)試數(shù)據(jù)進(jìn)行轉(zhuǎn)化。
4.如權(quán)利要求3所述的方法，其特征在于，其中所述可編程設(shè)備還包括處理器，所述由 可編程設(shè)備產(chǎn)生根據(jù)測(cè)試用例構(gòu)造發(fā)送給待測(cè)芯片的測(cè)試數(shù)據(jù)包括所述處理器根據(jù)測(cè)試用例中的可編程設(shè)備的配置項(xiàng)配置所述FPGA ；配置后的FPGA根據(jù)所述測(cè)試用例中的待測(cè)芯片的工作配置參數(shù)、測(cè)試功能項(xiàng)構(gòu)造所 述測(cè)試數(shù)據(jù)。
5.如權(quán)利要求4所述的方法，其特征在于，其中所述可編程設(shè)備根據(jù)待測(cè)芯片對(duì)所述 測(cè)試數(shù)據(jù)處理并返回的結(jié)果給出測(cè)試報(bào)告包括所述FPGA將返回的結(jié)果與所述測(cè)試用例中的待測(cè)芯片的輸出預(yù)期值進(jìn)行比較。
6.如權(quán)利要求1至5任一所述的方法，其特征在于，還包括測(cè)試待測(cè)芯片時(shí)鐘拉偏性能 的過(guò)程。
7.如權(quán)利要求6所述的方法，其特征在于，其中所述測(cè)試待測(cè)芯片時(shí)鐘拉偏性能的過(guò) 程包括給待測(cè)芯片輸入拉偏的時(shí)鐘信號(hào)，通過(guò)所述可編程設(shè)備測(cè)試待測(cè)芯片業(yè)務(wù)運(yùn)行是 否正常，如果正常，則繼續(xù)加大時(shí)鐘信號(hào)的頻偏，直到待測(cè)芯片業(yè)務(wù)運(yùn)行不正常為止。
8.如權(quán)利要求1至5任一所述的方法，其特征在于，還包括精確測(cè)試待測(cè)芯片的電壓工 作范圍和功耗的過(guò)程。
9.如權(quán)利要求8所述的方法，其特征在于，其中所述精確測(cè)試待測(cè)芯片的電壓工作范 圍和功耗的過(guò)程包括向待測(cè)芯片提供所需的電壓，所述可編程設(shè)備根據(jù)所述電壓對(duì)應(yīng)的 測(cè)試到的電流，獲得所述待測(cè)芯片的功耗。
10.如權(quán)利要求4或5所述的方法，其特征在于，還包括測(cè)試待測(cè)芯片與處理器接口能 力的過(guò)程。
11.如權(quán)利要求10所述的方法，其特征在于，其中所述測(cè)試待測(cè)芯片與處理器接口能 力的過(guò)程包括所述處理器的控制接口通過(guò)所述FPGA與待測(cè)芯片對(duì)接，所述FPGA根據(jù)待測(cè) 試芯片的接口時(shí)序，對(duì)處理器的接口時(shí)序進(jìn)行構(gòu)造/轉(zhuǎn)化，所述處理器對(duì)待測(cè)芯片的寄存 器完成反復(fù)讀寫(xiě)，驗(yàn)證待測(cè)芯片與所述處理器接口的時(shí)序是否正常。
12.一種傳輸芯片的測(cè)試控制方法，其特征在于，根據(jù)測(cè)試用例采用如權(quán)利要求1至11 任一所述的測(cè)試方法自動(dòng)完成測(cè)試，包括讀取測(cè)試用例，所述測(cè)試用例包括可編程設(shè)備的配置項(xiàng)、待測(cè)試芯片的工作配置參數(shù)、 測(cè)試功能項(xiàng)；根據(jù)測(cè)試用例中的可編程設(shè)備的配置項(xiàng)配置所述可編程設(shè)備；下發(fā)待測(cè)試芯片的工作配置參數(shù)、測(cè)試功能項(xiàng)；根據(jù)獲得測(cè)試芯片的工作配置參數(shù)對(duì)待測(cè)芯片進(jìn)行配置；根據(jù)測(cè)試功能項(xiàng)啟動(dòng)測(cè)試； 生成測(cè)試用例測(cè)試報(bào)告。
13.如權(quán)利要求12所述的方法，其特征在于，所述根據(jù)測(cè)試功能項(xiàng)啟動(dòng)測(cè)試包括 控制所述可編程設(shè)備構(gòu)造測(cè)試數(shù)據(jù)流； 通過(guò)芯片告警中斷、誤碼監(jiān)測(cè)來(lái)監(jiān)測(cè)芯片的狀態(tài)； 統(tǒng)計(jì)處理所述監(jiān)測(cè)狀態(tài)。
全文摘要
本發(fā)明公開(kāi)了一種傳輸芯片的測(cè)試方法，包括由可編程設(shè)備產(chǎn)生根據(jù)測(cè)試用例構(gòu)造發(fā)送給待測(cè)芯片的測(cè)試數(shù)據(jù)；所述可編程設(shè)備根據(jù)待測(cè)芯片對(duì)所述測(cè)試數(shù)據(jù)處理并返回的結(jié)果給出測(cè)試報(bào)告。本發(fā)明還公開(kāi)了一種傳輸芯片的測(cè)試控制方法。本發(fā)明可以在不依賴(lài)儀表的條件下，由可編程設(shè)備根據(jù)測(cè)試用例構(gòu)造測(cè)試數(shù)據(jù)，測(cè)試結(jié)果回傳到可編程設(shè)備，由其判斷結(jié)果的正確性，從而實(shí)現(xiàn)對(duì)芯片的通用測(cè)試；本發(fā)明對(duì)測(cè)試過(guò)程的控制使得測(cè)試執(zhí)行得以全面自動(dòng)化，提高了測(cè)試效率，降低了測(cè)試成本。
文檔編號(hào)G01R31/28GK102109572SQ20091018943
公開(kāi)日2011年6月29日 申請(qǐng)日期2009年12月23日 優(yōu)先權(quán)日2009年12月23日
發(fā)明者張愛(ài)萍 申請(qǐng)人:中興通訊股份有限公司