專利名稱：：一種低功耗激勵(lì)產(chǎn)生系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種集成電路測(cè)試
技術(shù)領(lǐng)域：
，特別涉及一種低功耗激勵(lì)產(chǎn)生系統(tǒng)。
背景技術(shù)：
：隨著集成電路工藝和設(shè)計(jì)技術(shù)的發(fā)展，集成電路的規(guī)?？蛇_(dá)千萬門級(jí)，而且越來越多的芯片時(shí)鐘工作在GHz，這直接導(dǎo)致芯片的功耗巨增，同時(shí)導(dǎo)致芯片的測(cè)試變得異常復(fù)雜。以往，由于測(cè)試是在遠(yuǎn)低于正常工作模式的頻率下進(jìn)行，測(cè)試時(shí)功耗問題還不是很突出，但隨著測(cè)試技術(shù)的進(jìn)步，很多時(shí)候芯片必須以工作頻率進(jìn)行測(cè)試，這使得測(cè)試功耗激增。由于正常工作時(shí)的數(shù)據(jù)存在很大的相關(guān)性，而測(cè)試時(shí)各向量之間的相關(guān)性卻很低，導(dǎo)致電路的活動(dòng)性在測(cè)試模式下遠(yuǎn)高于正常工作模式，使得芯片在測(cè)試模式下的功耗比正常模式下高出一倍左右。即使芯片經(jīng)過低功耗設(shè)計(jì)，測(cè)試時(shí)功耗也很容易超標(biāo)，過高的測(cè)試功耗將導(dǎo)致芯片可靠性降低，甚至直接燒壞芯片；而且測(cè)試時(shí)電流密度的增加會(huì)引起電源電壓的波動(dòng)，這可能改變某些原本正確的邏輯，使得無故障芯片不能通過測(cè)試，導(dǎo)致成品率降低；另一方面，如果因?yàn)樯岬脑蚨仨毑捎蒙嵝阅芨玫姆庋b技術(shù)，會(huì)導(dǎo)致芯片成本增加等。由于受到自動(dòng)測(cè)試設(shè)備性能的限制，目前很多芯片采用降頻測(cè)試，這使得有些只有在高頻條件下才會(huì)出現(xiàn)的故障無法測(cè)出，因此采用正常工作時(shí)鐘的測(cè)試顯得非常必要。與目前產(chǎn)業(yè)界常用的掃描測(cè)試相比，內(nèi)建自測(cè)試(BIST)對(duì)于解決不斷升高的時(shí)鐘頻率帶來的測(cè)試問題有著很大的優(yōu)勢(shì)。BIST由于測(cè)試電路集成在芯片內(nèi)部，測(cè)試過程在芯片內(nèi)部完成，不需要外部設(shè)備提供測(cè)試時(shí)鐘，可以實(shí)現(xiàn)正常工作時(shí)鐘下的測(cè)試。在目前的工藝條件下，源于漏電流的CMOS電路的靜態(tài)功耗還比較小，功耗主要來自動(dòng)態(tài)功耗，而動(dòng)態(tài)功耗主要由電路的輸出狀態(tài)跳變時(shí)對(duì)負(fù)載電容的充放電以及短路電流引起，該功耗直接取決于電路節(jié)點(diǎn)的跳變次數(shù)。CMOS電路在一個(gè)時(shí)鐘周期中節(jié)點(diǎn)i的能耗Ei為<formula>formulaseeoriginaldocumentpage3</formula>(1)其中，Co為單位輸出負(fù)載電容，Vdd為電源電壓，F(xiàn)i為扇出數(shù)目，Si為節(jié)點(diǎn)跳變次數(shù)。節(jié)點(diǎn)i的平均功耗Pi可以表達(dá)為<formula>formulaseeoriginaldocumentpage3</formula>(2)其中，Si'為節(jié)點(diǎn)i在每個(gè)時(shí)鐘周期的平均跳變次數(shù)，f為時(shí)鐘頻率。由(l)式和(2)式可知，在電路的拓?fù)浣Y(jié)構(gòu)、電壓、時(shí)鐘頻率固定的情況下，電路節(jié)點(diǎn)的跳變次數(shù)直接決定了電路的電能消耗和功耗大小。因而最大限度地降低測(cè)試向量的跳變次數(shù)就成了低功耗測(cè)試的關(guān)鍵。傳統(tǒng)方法通過使用一個(gè)n位移位寄存器的方法產(chǎn)生2n個(gè)單輸入跳變測(cè)試向量集，再與改進(jìn)的LFSR產(chǎn)生的種子相異或，即在原來的相鄰的2個(gè)偽隨機(jī)測(cè)試向量間插進(jìn)了2n-l個(gè)單輸入跳變的向量，這樣可以獲得準(zhǔn)單輸入跳變的偽隨機(jī)測(cè)試序列。低功耗激勵(lì)產(chǎn)生方案(傳統(tǒng)方案)如圖l所示。圖1中，LFSR(線性反饋移位寄存器)用來產(chǎn)生偽隨機(jī)的種子。LFSR的級(jí)數(shù)為n，與n位環(huán)形移位寄存器CSR受同一時(shí)鐘TCK控制。CSR的初始值為全'0'，第n位的值經(jīng)非門(倒相器)取反后移位到第l位，產(chǎn)生周期為2n的序列。表1給出了n=5時(shí)CSR產(chǎn)生的移位序列情況。表1:0000010000nooo1iiooou11001110001i00001CSR的n位全部進(jìn)行"或非"操作后與TCK相與，作為LFSR真正的控制時(shí)鐘，顯然，只有當(dāng)CSR經(jīng)歷一個(gè)周期(2n個(gè)TCK節(jié)拍)回到全'0'狀態(tài)時(shí)，LFSR才能產(chǎn)生下一個(gè)值。LFSR的n位輸出與CSR的n位輸出兩兩進(jìn)行異或，產(chǎn)生出相鄰向量間只有l(wèi)位不同的測(cè)試序列。表2給出了當(dāng)LFSR初始值為"10011"時(shí)，異或門輸出的前10個(gè)測(cè)試向量，在此期間，LFSR的輸出值保持不變，Vla的后繼將是LFSR生成的下一拍向量。表2:<table>tableseeoriginaldocumentpage4</column></row><table>該方法中，LFSR產(chǎn)生的種子可能導(dǎo)致最終的測(cè)試激勵(lì)有冗余而且對(duì)于n輸入的待測(cè)試電路，最大可以產(chǎn)生2n個(gè)單跳變測(cè)試激勵(lì)，限。
發(fā)明內(nèi)容本發(fā)明是針對(duì)現(xiàn)有高頻集成電路測(cè)試功耗大的問題，提出了一種低功耗激勵(lì)產(chǎn)生系統(tǒng)，減少了測(cè)試節(jié)點(diǎn)的活動(dòng)性，從而大幅降低功耗，偽隨機(jī)種子發(fā)生器產(chǎn)生最終測(cè)，影響測(cè)試效率，對(duì)功耗的降低有試激勵(lì)的種子，使得低功耗激勵(lì)具有偽隨機(jī)性，而且測(cè)試激勵(lì)沒有冗余，降低測(cè)試功耗的同時(shí)，不增加測(cè)試時(shí)間，故障覆蓋率也不會(huì)受影響。本發(fā)明的技術(shù)方案為一種低功耗激勵(lì)產(chǎn)生系統(tǒng)，包括一個(gè)n位計(jì)數(shù)器、單輸入跳變編碼器、偽隨機(jī)種子發(fā)生器、測(cè)試時(shí)鐘以及異或邏輯組合電路，，n位計(jì)數(shù)器由測(cè)試時(shí)鐘控制，進(jìn)行計(jì)數(shù)，單輸入跳變編碼器對(duì)n位計(jì)數(shù)器產(chǎn)生的數(shù)據(jù)進(jìn)行編碼，輸出產(chǎn)生2n個(gè)單輸入跳變向量，再與偽隨機(jī)種子發(fā)生器產(chǎn)生的偽隨機(jī)種子輸入到異或電路進(jìn)行異或后輸出測(cè)試激勵(lì)n位計(jì)數(shù)器的輸出數(shù)據(jù)經(jīng)過或非門組電路后與測(cè)試時(shí)鐘輸入到與門電路后輸出作為偽隨機(jī)種子發(fā)生器的實(shí)際時(shí)鐘。所述n位計(jì)數(shù)器可由n個(gè)D觸發(fā)器串接而成，所述單輸入跳變編碼器由n-l個(gè)異或門組成，相鄰兩個(gè)D觸發(fā)器輸出接異或門輸入。本發(fā)明的有益效果在于本發(fā)明低功耗激勵(lì)產(chǎn)生系統(tǒng)，通過簡單的計(jì)數(shù)器加上一些"異或"和"或非"邏輯電路，即可實(shí)現(xiàn)沒有冗余的單輸入跳變的測(cè)試激勵(lì)。對(duì)于n個(gè)輸入的被測(cè)試電路，最大可產(chǎn)生2n個(gè)單輸入跳變測(cè)試向量集，覆蓋了所有可能的測(cè)試向量組合，達(dá)到了極限，相比傳統(tǒng)方法，測(cè)試功耗可達(dá)到理論上的最大降幅。圖1為傳統(tǒng)低功耗激勵(lì)產(chǎn)生電路框圖；圖2為本發(fā)明低功耗激勵(lì)產(chǎn)生電路框圖；圖3為本發(fā)明低功耗激勵(lì)產(chǎn)生系統(tǒng)中SICG電路圖；圖4為本發(fā)明低功耗激勵(lì)產(chǎn)生系統(tǒng)中內(nèi)建自測(cè)試(BIST)電路框圖。具體實(shí)施例方式低功耗測(cè)試激勵(lì)產(chǎn)生系統(tǒng)如圖2所示，系統(tǒng)包括一個(gè)n位計(jì)數(shù)器2(n-bitCounter)、單輸入跳變編碼器3(SingleInputChangeEncoder)、偽隨機(jī)種子發(fā)生器1SeedGenerator(SG)以及異或邏輯組合等。圖2中，n位計(jì)數(shù)器2進(jìn)行02:l計(jì)數(shù)，單輸入跳變編碼器3對(duì)計(jì)數(shù)器2產(chǎn)生的數(shù)據(jù)進(jìn)行編碼，產(chǎn)生2n個(gè)單輸入跳變向量，再與偽隨機(jī)種子發(fā)生器1(SG)產(chǎn)生的偽隨機(jī)種子'SEED'相異或5，偽隨機(jī)種子發(fā)生器1和計(jì)數(shù)器2由同一測(cè)試時(shí)鐘TCK控制。在計(jì)數(shù)器2的n位輸出中選取低m位(m<=n)數(shù)據(jù)經(jīng)過或非門4操作后與TCK相與6后作為偽隨機(jī)種子發(fā)生器的實(shí)際時(shí)鐘。很顯然，只有當(dāng)?shù)蚼位全為'0'時(shí)，或非門4才會(huì)輸出'l'，偽隨機(jī)種子發(fā)生器l才會(huì)產(chǎn)生一個(gè)新的偽隨機(jī)種子。偽隨機(jī)種子發(fā)生器的n位輸出與單輸入跳變編碼器3的n位輸出兩兩進(jìn)行異或5，產(chǎn)生出相鄰向量間只有1位不同的測(cè)試序列。從而在相鄰的這2個(gè)偽隨機(jī)種子之間則插入了2m個(gè)單輸入跳變向量，減少了測(cè)試節(jié)點(diǎn)的活動(dòng)性，從而大幅降低功耗。偽隨機(jī)種子發(fā)生器1產(chǎn)生最終測(cè)試激勵(lì)的種子，使得低功耗激勵(lì)具有偽隨機(jī)性，而且測(cè)試激勵(lì)沒有冗余，這樣才能降低測(cè)試功耗的同時(shí)，不增加測(cè)試時(shí)間，故障覆蓋率也不會(huì)受影響。圖2中單輸入跳變編碼器2可以用下列公式實(shí)現(xiàn)G《②C[1]<formula>formulaseeoriginaldocumentpage6</formula>最終的測(cè)試激勵(lì)(n個(gè)異或門)實(shí)現(xiàn)如下<formula>formulaseeoriginaldocumentpage6</formula>表3為n=4，m=2時(shí)計(jì)數(shù)器2和單輸入跳變編碼器3的輸出關(guān)系，C[3:0]為4位計(jì)數(shù)器2輸出，G[3:0]為單輸入跳變編碼器3輸出。<table>tableseeoriginaldocumentpage6</column></row><table>由上表可以看出，單輸入跳變編碼器3對(duì)n-bit計(jì)數(shù)器2進(jìn)行編碼后，相鄰的2個(gè)輸出每次只變化一位，即輸出為單跳變向量。由于m二2，當(dāng)計(jì)數(shù)器2計(jì)數(shù)到C8二"1000"時(shí)，圖2中的或非門組4輸出變?yōu)?1'，偽隨機(jī)種子發(fā)生器1(SG)產(chǎn)生下一個(gè)偽隨機(jī)種子。m的數(shù)值可根據(jù)需要進(jìn)行選擇，m越大，功耗降低幅度越大，m的最大值為n。表4為n二4、m二2時(shí)，相鄰的2個(gè)偽隨機(jī)種子分別S0="0000"，Sl="0101"時(shí)的測(cè)試激勵(lì)產(chǎn)生4-bit單輸入跳變測(cè)試序列(n二4，m=2)?？梢钥吹?，相鄰的2個(gè)向量間只有1位數(shù)據(jù)不同，即實(shí)現(xiàn)了"單跳變"。表4:<table>tableseeoriginaldocumentpage7</column></row><table>由圖3可以看出，對(duì)于n輸入的待測(cè)電路，產(chǎn)生2n個(gè)單跳變激勵(lì)只需要n個(gè)D觸發(fā)器和n-l個(gè)異或門即可實(shí)現(xiàn)，對(duì)于超大規(guī)模芯片而言，幾乎沒有什么額外的硬件開銷負(fù)擔(dān)。本發(fā)明研究的低功耗激勵(lì)產(chǎn)生方案，通過簡單的計(jì)數(shù)器加上一些"異或"和"或非"邏輯電路，即可實(shí)現(xiàn)沒有冗余的單輸入跳變的測(cè)試激勵(lì)。對(duì)于n個(gè)輸入的被測(cè)試電路，最大可產(chǎn)生2n個(gè)單輸入跳變測(cè)試向量集，覆蓋了所有可能的測(cè)試向量組合，達(dá)到了極限，相比傳統(tǒng)方法，測(cè)試功耗可達(dá)到理論上的最大降幅。本發(fā)明可應(yīng)用在集成電路的內(nèi)建自測(cè)試(BIST)中，用來產(chǎn)生芯片內(nèi)部的測(cè)試向量，以降低內(nèi)建自測(cè)試的測(cè)試功耗。如圖4所示，本發(fā)明用來實(shí)現(xiàn)圖4中的測(cè)試激勵(lì)部分?！獋€(gè)復(fù)雜的電路系統(tǒng)需要頻繁的測(cè)試和診斷，內(nèi)建自測(cè)試(BIST)通過把測(cè)試電路和功能電路集成在一起滿足要求。由于測(cè)試電路集成在芯片內(nèi)部，測(cè)試過程在芯片內(nèi)部完成，不需要外部設(shè)備提供測(cè)試時(shí)鐘，可以實(shí)現(xiàn)正常工作時(shí)鐘下的測(cè)試，可以顯著降低芯片的測(cè)試維護(hù)成本。BIST可以在非常短的時(shí)間內(nèi)把眾多測(cè)試向量加載到待測(cè)電路上，而且BIST可以很好的進(jìn)行知識(shí)產(chǎn)權(quán)保護(hù)，BIST在解決深亞微米工藝帶來的測(cè)試難題上有著其他測(cè)試方法無可比擬的優(yōu)勢(shì)，因而BIST被集成電路設(shè)計(jì)廣為使用，現(xiàn)在越來越多的芯片中包含BIST電路。權(quán)利要求一種低功耗激勵(lì)產(chǎn)生系統(tǒng)，其特征在于，包括一個(gè)n位計(jì)數(shù)器、單輸入跳變編碼器、偽隨機(jī)種子發(fā)生器、測(cè)試時(shí)鐘以及異或邏輯組合電路，，n位計(jì)數(shù)器由測(cè)試時(shí)鐘控制，進(jìn)行計(jì)數(shù)，單輸入跳變編碼器對(duì)n位計(jì)數(shù)器產(chǎn)生的數(shù)據(jù)進(jìn)行編碼，輸出產(chǎn)生2n個(gè)單輸入跳變向量，再與偽隨機(jī)種子發(fā)生器產(chǎn)生的偽隨機(jī)種子輸入到異或電路進(jìn)行異或后輸出測(cè)試激勵(lì)n位計(jì)數(shù)器的輸出數(shù)據(jù)經(jīng)過或非門組電路后與測(cè)試時(shí)鐘輸入到與門電路后輸出作為偽隨機(jī)種子發(fā)生器的實(shí)際時(shí)鐘。2.根據(jù)權(quán)利要求1所述的低功耗激勵(lì)產(chǎn)生系統(tǒng)，其特征在于，所述n位計(jì)數(shù)器可由n個(gè)D觸發(fā)器串接而成，所述單輸入跳變編碼器由n-l個(gè)異或門組成，相鄰兩個(gè)D觸發(fā)器輸出接異或門輸入。全文摘要本發(fā)明涉及一種低功耗激勵(lì)產(chǎn)生系統(tǒng)，包括一個(gè)n位計(jì)數(shù)器、單輸入跳變編碼器、偽隨機(jī)種子發(fā)生器以及異或邏輯組合，通過簡單的計(jì)數(shù)器加上一些“異或”和“或非”邏輯電路，即可實(shí)現(xiàn)沒有冗余的單輸入跳變的測(cè)試激勵(lì)。對(duì)于n個(gè)輸入的被測(cè)試電路，最大可產(chǎn)生2n個(gè)單輸入跳變測(cè)試向量集，覆蓋了所有可能的測(cè)試向量組合，降低測(cè)試功耗的同時(shí)，不增加測(cè)試時(shí)間，故障覆蓋率也不會(huì)受影響。文檔編號(hào)G01R31/3187GK101692117SQ20091019572公開日2010年4月7日申請(qǐng)日期2009年9月16日優(yōu)先權(quán)日2009年9月16日發(fā)明者葉波申請(qǐng)人:上海電力學(xué)院