專利名稱：使用低側(cè)橋式fet的rdson的波形電流監(jiān)測器的制作方法
技術(shù)領(lǐng)域：
本申請涉及波形電流監(jiān)測器，更具體地涉及使用低側(cè)FET的RDSon電壓的波形電 流監(jiān)測器。
背景技術(shù)：
當(dāng)操作H型橋式或三相橋式電機驅(qū)動電路時，需要能重構(gòu)電機電流的電流波形和 相位，以獲得具有直流(DC)偏置的交流(AC)信號。H型橋式電機驅(qū)動電路和三相橋式電 機驅(qū)動電路是用于驅(qū)動電機的電路結(jié)構(gòu)，這些電路結(jié)構(gòu)將兩個高側(cè)開關(guān)和兩個低側(cè)開關(guān)的 組合用于全橋式結(jié)構(gòu)，且將三個高側(cè)開關(guān)和三個低側(cè)開關(guān)的組合用于三相橋式結(jié)構(gòu)。當(dāng)操 作H型橋式或三相橋式電機電路時，需要能重構(gòu)電機電流的電流波形和相位。用于監(jiān)測這 些類型的電路中的電流的現(xiàn)有方法涉及從開關(guān)功率FET的“導(dǎo)通(on)”周期的前沿和后沿 樣本創(chuàng)建瞬時平均電流。需要這些設(shè)計的改進方法，在改進方法中，可既在開關(guān)功率FET的 “導(dǎo)通”周期期間又在開關(guān)循環(huán)的“截止(off)”周期期間確定瞬時平均電流。因此，將需要 能在開關(guān)循環(huán)的“導(dǎo)通”和“截止”周期期間實現(xiàn)電流監(jiān)測的電路系統(tǒng)。

發(fā)明內(nèi)容
如本文中所公開和描述的本發(fā)明在一個方面中包括一種用于監(jiān)測包括至少高側(cè) 和低側(cè)開關(guān)晶體管的電機驅(qū)動電路的電流的裝置。該裝置包括用于驅(qū)動低側(cè)開關(guān)晶體管的 柵極的驅(qū)動電路。第一電路系統(tǒng)測量該低側(cè)開關(guān)晶體管兩端的漏源電壓，并響應(yīng)于該測量 產(chǎn)生輸出電壓。第二電路系統(tǒng)具有第一工作狀態(tài)，用于當(dāng)?shù)蛡?cè)開關(guān)晶體管導(dǎo)通時對第一電 路系統(tǒng)的電壓輸出取樣。第二電路系統(tǒng)進一步包括第二工作狀態(tài)，用于當(dāng)?shù)蛡?cè)開關(guān)晶體管 截止時對第一電路系統(tǒng)的電壓輸出取樣。開關(guān)晶體管響應(yīng)于所取樣的電壓輸出產(chǎn)生監(jiān)測輸 出電流。


為了更全面地理解，現(xiàn)參考以下結(jié)合附圖進行的描述，在附圖中圖1示出其中可實現(xiàn)本發(fā)明的電路系統(tǒng)的H型橋式電機驅(qū)動結(jié)構(gòu)；圖2示出其中可實現(xiàn)本發(fā)明的電路系統(tǒng)的三相橋式電機驅(qū)動電路；
圖3示出本發(fā)明的電流監(jiān)測電路系統(tǒng)；圖4示出H型橋式驅(qū)動電路的兩個電路之間的引腳連接；圖5是描述用于監(jiān)測電流波形的圖3的電路系統(tǒng)的操作的流程圖； 圖6a_6b示出在單個集成電路芯片中實現(xiàn)的圖3的電路系統(tǒng)；以及圖7a_7c示出圖3的電路系統(tǒng)使用精密電流電阻器來測量電流而非RDSon。詳細描述現(xiàn)在參考附圖，其中在全部附圖中相同的附圖標(biāo)記用來指代相同的元件，說明和 描述了使用低側(cè)橋式FET的RDSon的波形電流監(jiān)測器的各種視圖和實施例，還描述了其它 可能的實施例。這些附圖不一定是按比例繪制的，而且僅為說明目的起見，在某些實例中有 幾處已將附圖放大和/或簡化。本領(lǐng)域普通技術(shù)人員基于可能實施例的以下示例將可理解 許多可能應(yīng)用和變型。雖然已經(jīng)詳細描述了優(yōu)選實施例，但應(yīng)當(dāng)理解，可在其中作出各種改變、替換以及 變化，而不背離所附權(quán)利要求所限定的本發(fā)明的精神和范圍。現(xiàn)參照附圖，更具體地參照圖1，示出了一種H型橋式電機驅(qū)動電路的結(jié)構(gòu)，其中 可實現(xiàn)本發(fā)明的電流監(jiān)測電路系統(tǒng)。H型橋式驅(qū)動電路是使直流電機102能正向和反向運 轉(zhuǎn)的電路。H型橋式驅(qū)動電路是利用四個開關(guān)——高側(cè)開關(guān)104a、104b和低側(cè)開關(guān)106a、 106b來建立的。當(dāng)高側(cè)開關(guān)晶體管104a和低側(cè)開關(guān)晶體管106b導(dǎo)通且高側(cè)開關(guān)104b和 低側(cè)開關(guān)106a截止時，將在電機102兩端提供正電壓以實現(xiàn)正向工作。通過使開關(guān)104a 和106b截止且使開關(guān)104b和106a導(dǎo)通，負電壓施加在電機102兩端，從而允許電機反向 工作。開關(guān)104a和106a從不同時接通，以防止在輸入電壓源上引起短路。該相同規(guī)則適 用于開關(guān)104b和106b。圖1的H型橋式結(jié)構(gòu)一般用于反轉(zhuǎn)電機102的極性，但也能用于當(dāng)電機因為電機 端子短路而突然停止時制動電機，或當(dāng)電機從電路有效斷開時讓電機自由運轉(zhuǎn)至停止。在 圖1的結(jié)構(gòu)中，電機102連接至一對高側(cè)開關(guān)場效應(yīng)晶體管(FET) 104和一對低側(cè)FET 106。 高側(cè)FET 104和低側(cè)FET106連接至集成電路108，集成電路108用于驅(qū)動開關(guān)晶體管104 和106以使電機如上所述地工作，且還包括如下文將進一步描述的電流監(jiān)測電路系統(tǒng)。電 機控制電路110連接至每個集成電路以控制它們的操作?，F(xiàn)參照圖2，示出了三相橋式電機驅(qū)動電路的結(jié)構(gòu)。三相橋式電機驅(qū)動電路由高側(cè) 開關(guān)FET 202和低側(cè)開關(guān)FET 204組成。單獨的高側(cè)開關(guān)FET202和低側(cè)開關(guān)FET 204分 別與電機的每個輸出相——相A、相B以及相C連接。用于驅(qū)動該電路的電池在節(jié)點212處 連接至該三相橋式電機驅(qū)動電路。高側(cè)FET 202和低側(cè)FET 204也連接至集成電路208，集 成電路208用于驅(qū)動晶體管202和204，且用于監(jiān)測三相橋式電機驅(qū)動電路向每個相節(jié)點 209提供的電流。集成電路208由與每個集成電路208互連的電機控制電路210控制?，F(xiàn)參照圖3，示出了用于使用低側(cè)開關(guān)晶體管308來監(jiān)測電流的電路系統(tǒng)。晶體管 308的漏源路徑連接在節(jié)點301與節(jié)點303之間。節(jié)點301與H型橋式驅(qū)動電路或三相驅(qū) 動電路電機結(jié)構(gòu)中的高側(cè)開關(guān)FET的源極連接。低側(cè)晶體管源極在節(jié)點303處與負電池端 子連接。驅(qū)動器302的輸出端連接至集成電路300中用于驅(qū)動低側(cè)開關(guān)晶體管308的LO 引腳316。電阻器306連接在LO引腳316與柵極節(jié)點310之間。柵極節(jié)點310還連接至 集成電路300的LG引腳307。LG引腳307監(jiān)測晶體管308的柵極電壓，且連接至驅(qū)動電路314，該驅(qū)動電路314的輸出端連接至前沿消隱電路312，該前沿消隱電路312向驅(qū)動電路 314的輸出提供IOOns延時。前沿消隱(LEB)電路312的輸出端連接至節(jié)點318，從而分別 連接至IOOns延時電路319、IOOns延時電路336的輸入端以及兩個獨立的與(AND)門320 和322的輸入端。與門320和322的第二輸入端連接至觸發(fā)器325的輸出端。觸發(fā)器325 的輸出端還連接至觸 發(fā)器346的時鐘輸入端并進入與門304的輸入端。延時電路319的輸出端連接至觸發(fā)器325的CLR輸入端。觸發(fā)器325的D輸入端 接地，而Q輸出端連接至節(jié)點323作為與門304的輸入端。觸發(fā)器325的時鐘輸入是從節(jié) 點354接收的。節(jié)點354接收最終使FET 308導(dǎo)通和截止的輸入信號。為確保高脈沖足夠 長以允許運算放大器(opamp)332在FET 308導(dǎo)通之后回轉(zhuǎn)至新輸出狀態(tài)，觸發(fā)器350迫使 或(OR)門352的輸出保持為高，直到延時器338和延時器336的上升沿延時將觸發(fā)器350 清零，然后這又導(dǎo)致FET 308截止。當(dāng)節(jié)點354上的輸入信號降低時，觸發(fā)器325迫使最小 低脈沖為低的時間足夠長，以使運算放大器332回轉(zhuǎn)至新輸出狀態(tài)，該新輸出狀態(tài)現(xiàn)在是 前一“導(dǎo)通”脈沖的前沿和后沿取樣的平均。延時電路319的下降沿延時將鎖存電路清零， 從而允許下一導(dǎo)通脈沖開始。觸發(fā)器354的CLR輸入端連接至節(jié)點356。節(jié)點356接收比 從延時電路336接收的信號具有來自延時電路338的進一步25ns延時的信號。延時電路 338和336在節(jié)點334處互連。觸發(fā)器350的Q輸出和來自節(jié)點354的輸入施加至或門352的輸入端?；蜷T352 的輸出被提供給與門304的另一輸入端。與門304的輸出被提供通過驅(qū)動電路302，驅(qū)動電 路302驅(qū)動?xùn)艠O信號從LO引腳316至節(jié)點310，該柵極信號驅(qū)動低側(cè)開關(guān)晶體管308。如上所述，來自節(jié)點318的輸出通過IOOns延時電路336施加。IOOns延時電路的 輸出節(jié)點334連接至與門342的輸入端、25ns延時電路338的輸入端、與門342的輸入端以 及與門344的輸入端，與門342的輸出端還具有來自25ns延時電路338的反相輸入端。與 門342的輸出信號包括如施加至取樣和保持電路340的25ns單觸發(fā)信號。第二取樣和保持電路348連接至與門342的輸出端。除具有連接至節(jié)點334的輸 入端之外，與門342還具有連接至節(jié)點360的來自觸發(fā)器346的Q輸出端的輸入端。第三 取樣和保持電路364的一個輸入端連接至與門344的輸出端，該與門344具有連接至節(jié)點
334的一個輸入端和連接至觸發(fā)器346的S輸入端的第二輸入端。取樣和保持電路340的輸出端是放大器341的正輸入端。放大器341的負輸入端 連接至其輸出端，且電阻器343與放大器341的輸出端串聯(lián)。取樣和保持電路348以及取 樣和保持電路364的輸出端分別連接至模擬多路復(fù)用器358。模擬多路復(fù)用器358的一個 輸出被提供給放大器電路366的正輸入端。放大器366的負輸入端與其輸出端連接，且通 過電阻器347串聯(lián)。電阻器343和347的端子在節(jié)點345處相互連接。模擬多路復(fù)用器 (MUX) 358也連接成從觸發(fā)器346的。輸出端接收輸入，還連接至觸發(fā)器346的D輸入端。
另一放大器368的正輸入端連接至節(jié)點345且其負輸入端連接至其輸出端。放大器368的 輸出提供流過開關(guān)晶體管308的監(jiān)測電流的前沿和后沿樣本的平均值。輸出節(jié)點380在放 大器368的輸出端處連接至集成電路300的Ifl^引腳。電阻器382連接在節(jié)點380與連接 至放大器378的正輸入端的節(jié)點384之間。2. 5V電壓通過電阻器386施加至節(jié)點384。放 大器378的輸出端連接至集成電路300的Im引腳。
放大器332的輸出端連接至取樣和保持電路340、348以及364的輸入電壓引腳。 放大器332的輸出端也連接至集成電路的Vcs引腳。放大器332的負輸入端連接至與非門 322的輸出端。差分放大器332用于放大和移動所感測到的低側(cè)開關(guān)晶體管308或連接至 低側(cè)開關(guān)晶體管308源極的電流感測電阻器兩端的電壓的電平。這允許完全重構(gòu)電機電流 的波形和相位，從而給予交流信號以直流偏置。當(dāng)電流感測電壓在低側(cè)開關(guān)晶體管308的 “導(dǎo)通”時間期間被采樣時，差分放大器332被配置為電平移動差分放大器。當(dāng)?shù)蛡?cè)開關(guān)晶 體管308 “截止”時，差分放大器332被重新配置為以上述取平均的感測電壓作為輸入的單 位增益緩沖器。該偏置是差分放大器332的輸出，以獲得最優(yōu)輸出電壓以使下一前沿樣本 的穩(wěn)定時間最少。在“截止”期間，差分放大器332的輸入與外部增益設(shè)置電阻器斷開，以 防止過高的電壓施加在差分放大器332的輸入端。在“截止”周期期間斷開這些電阻器還 允許使用低額定功率電阻器。通過移動低側(cè)開關(guān)晶體管308處的RDSon電壓兩端或連接至 低側(cè)開關(guān)晶體管308的源極的分立電阻器兩端的當(dāng)前感測電壓的電平，輸出監(jiān)測波形是單 極的(沒有負電壓分量)。
晶體管328的漏源路徑連接在放大器332的輸出端與放大器332的負輸入端之 間。晶體管328的柵極連接至與門322的反相輸出端。放大器322的正輸入端在節(jié)點331 處連接至晶體管330的漏極。晶體管330的漏源路徑連接在節(jié)點331與節(jié)點380之間。晶 體管330的柵極連接至與門332的反相輸出端。與門320的輸出端連接至晶體管324，該晶 體管324的漏源路徑連接在節(jié)點331與集成電路300的+CS輸出端之間。與門320的輸出 端連接至晶體管326，該晶體管326的漏源路徑連接在1. 25V源與集成電路300的Vkef引腳 之間。低側(cè)開關(guān)晶體管308的源極連接至節(jié)點303，且通過電阻器376連接至集成電路300 的-CS引腳。電阻器374連接在V。s引腳與-CS引腳之間。低側(cè)開關(guān)晶體管308的漏極在 節(jié)點301處連接至晶體管370，該晶體管370連接至集成電路300的+CS引腳。電阻器372 連接在集成電路300的+CS引腳與Vkef引腳之間?，F(xiàn)在，將關(guān)于圖3提供圖3所示電流監(jiān)測電路系統(tǒng)的操作的更詳細描述。圖3示 出用于再現(xiàn)如圖1所示的全橋負載結(jié)構(gòu)的電流波形的電路系統(tǒng)。驅(qū)動電路302的輸出通過 電阻器306驅(qū)動低側(cè)外開關(guān)MOSFET 308處的柵極。集成電路100的LG輸入307感測低側(cè) 開關(guān)FET 308的柵極電壓，該柵極電壓通過驅(qū)動電路314啟動IOOns定時器延時電路312。 該IOOns定時器312用于消隱高側(cè)M0SFET(未示出)體二極管的前沿反向恢復(fù)電流。LO引腳316是低側(cè)驅(qū)動晶體管308的輸出端。LG引腳307以及LS引腳309用于 監(jiān)測低側(cè)開關(guān)晶體管308的柵源電壓。當(dāng)?shù)蛡?cè)開關(guān)晶體管308兩端的柵源電壓達到VDD的 約75%時，在將低側(cè)MOSFET的RDSon兩端的電壓(VDS)與Rm上的基準(zhǔn)電壓作比較之前， 經(jīng)由前沿消隱電路312發(fā)生IOOns的消隱延時。LS引腳是低側(cè)驅(qū)動器輸出端的專用偏置供 電返回。該引腳直接連接至低側(cè)橋式開關(guān)晶體管308的源極。在IOOns消隱時間之后，LO引腳處的節(jié)點316和前沿消隱電路312的輸出端處的 節(jié)點318為高，從而使與門320和322的輸出端變成邏輯“高”電平。與門320發(fā)出邏輯高 信號，從而使晶體管324和326導(dǎo)通。與門322發(fā)出邏輯“低”信號，該信號使晶體管328 和330截止。響應(yīng)于晶體管324到330的狀態(tài)，放大器332被配置為電平移動差分放大器。 在差分放大器332的穩(wěn)定時間已經(jīng)流逝之后，差分放大器332的輸出包括低側(cè)開關(guān)晶體管 308被放大1. 25V的RDSon電壓。
在100ns已經(jīng)流逝以允許差分放大器332的輸出穩(wěn)定之后，與100ns延時電路336 相對的節(jié)點324變成邏輯“高”電平，從而啟動25ns單觸發(fā)延時電路338。該單觸發(fā)延時電 路338通過與門342啟用取樣和保持電路340。取樣和保持電路340的輸出包括低側(cè)開關(guān) 晶體管308的導(dǎo)通周期的前沿樣本。響應(yīng)于節(jié)點334變成邏輯“高”電平，取決于觸發(fā)器346的當(dāng)前狀態(tài)，與門342或 者與門344的輸出變成邏輯“高”電平。假定與門342變成邏輯“高”電平且觸發(fā)器344為 低，取樣和保持電路348開始對差分放大器332的輸出取樣。然而，與在25ns后終止的取 樣和保持電路340不同，取樣和保持電路348的取樣時間在觸發(fā)器346被節(jié)點316翻轉(zhuǎn)成 邏輯“低”電平以使低側(cè)開關(guān)FET 308截止時終止。這是低側(cè)開關(guān)FET 308的導(dǎo)通周期的 后沿樣本。為防止由于會在25ns之前終止采集時間的非常短的“導(dǎo)通”周期引起的低側(cè) MOSFET電流的無效樣本，觸發(fā)器350以及或門352迫使“導(dǎo)通”周期在采集到有效樣本之前 不終止。當(dāng)節(jié)點354轉(zhuǎn)變成邏輯高電平時，該信號以最小延時通過或門352傳輸至節(jié)點316。 同時，節(jié)點354處的上升沿翻轉(zhuǎn)觸發(fā)器350，從而在或門352的第二輸入端上引起邏輯“高” 電平，從而將節(jié)點316有效地鎖存為高。最終，節(jié)點316上的“高”狀態(tài)傳播至節(jié)點324，且 在25ns (最小采集時間)之后，節(jié)點356轉(zhuǎn)變成邏輯“高”信號，從而使觸發(fā)器350清零，這 使MOSFET 308截止。注意，該脈沖拉伸僅出現(xiàn)約225ns或更短的短“導(dǎo)通”周期。
當(dāng)觸發(fā)器336被節(jié)點316上的下降沿信號翻轉(zhuǎn)時，模擬多路復(fù)用器358切換信道。 如果取樣和保持電路348是活動電路，則節(jié)點360為高且節(jié)點362為低。當(dāng)取樣和保持電 路348在對差分放大器電壓取樣時，模擬多路復(fù)用器358連接至取樣和保持電路364的輸 出端。當(dāng)取樣和保持電路358的取樣時間結(jié)束時，節(jié)點362變?yōu)楦撸瑥亩ㄟ^模擬多路復(fù)用 器358斷開取樣和保持電路364并將取樣和保持電路348連接至單位增益緩沖放大器366。取樣和保持電路340以及取樣和保持電路348或364的輸出被單位增益放大器 368取平均并緩沖。Ifl^是監(jiān)測到的通過晶體管308的電流。Ifl^在Ifl^引腳處從單位增益 放大器368的輸出提供。來自單位增益放大器368的輸出的Ifl^與如取樣和保持電路340 以及取樣和保持電路348所取樣的平均電流成正比，且保持恒定直到下一取樣和保持電路 340測量。在采集到新的取樣和保持電路340測量之后，且在取樣和保持電路364進行下 一次測量之前，IfM現(xiàn)在是新取樣和保持電路340值與舊取樣和保持電路348值的平均值。 下一后沿樣本現(xiàn)在由取樣和保持電路363采集，而不是由取樣和保持電路348采集，因為觸 發(fā)器346之前被翻轉(zhuǎn)。用取樣和保持電路340以及取樣和保持電路364對新的平均值現(xiàn)求 和。然后該循環(huán)重復(fù)。對低側(cè)開關(guān)MOSFET 308兩端的導(dǎo)通電壓的監(jiān)測必須在其截止前結(jié)束。當(dāng)節(jié)點316 變“低”時，與門320以及與門322的輸出變成邏輯“低”電平，從而使晶體管324和326截 止且使晶體管328和330導(dǎo)通。差分放大器332現(xiàn)在被配置為以取樣和保持電路的平均輸 出If^作為輸入的單位增益放大器。因此，單位增益放大器332現(xiàn)在被保持于最優(yōu)電壓，以 使低側(cè)M0SFET308的下一導(dǎo)通循環(huán)的穩(wěn)定時間最少。當(dāng)324和328截止時，防止了晶體管 370和372中過度的散熱，從而允許使用低功率電阻器。電阻器374和376未關(guān)斷，因為它 們接地，且在MOSFET 308導(dǎo)通時不耗散大量功率。在諸如圖1中所示的全橋式結(jié)構(gòu)中，低側(cè)開關(guān)MOSFET 308中感測到的電流僅有一半循環(huán)。第二差分放大器378用于重構(gòu)全電流波形。從全橋式結(jié)構(gòu)的另一側(cè)的一個集成電 路向該橋的這一側(cè)的輸入端饋送IfM電流于是從這一側(cè)減去另一側(cè)的If_。在圖4中 更完整地示出了該結(jié)構(gòu)。因此，從這一側(cè)的Ifl^減去來自另一側(cè)的Ifl^的1.25V偏置。為 保持Im為單極輸出，信號電平被移動2. 5V。還應(yīng)注意，兩個結(jié)果的差分放大器增益在2. 5V 偏置下具有從O到5V直流變化的滿程輸出。對于Im的該定標(biāo)用于適應(yīng)通常使用的AD轉(zhuǎn) 換器。用于諸如圖2中所示的三相應(yīng)用的Im以與圖1中所示的全橋式應(yīng)用相似的方式 起作用。在三相情況下，流向低側(cè)MOSFET的電流是完整波形，且不需要如全橋式應(yīng)用的情 況一樣與其他集成電路的輸出組合。一個集成電路的Ifli入對于另一集成電路是作為未使用 引腳的NC(未連接)。該集成電路的Imw輸出在2. 5V偏置下從0到5V變化。 現(xiàn)參照圖5，示出了在用于驅(qū)動如圖1所示的全橋式結(jié)構(gòu)或如關(guān)于圖2所描述的三 相結(jié)構(gòu)中的開關(guān)晶體管的集成電路300中實現(xiàn)的圖3的電路系統(tǒng)?，F(xiàn)參照圖6a_6b，其中示出描述圖3的電流監(jiān)測電路系統(tǒng)上的操作的流程圖。一旦 該過程啟動，詢問步驟502確定低側(cè)開關(guān)晶體管301是處于“導(dǎo)通”狀態(tài)還是“截止”狀態(tài)。 如果該晶體管處于“導(dǎo)通”狀態(tài)，則運算放大器332被配置為電平移動差分放大器。在步驟 506，當(dāng)運算放大器332被配置為電平移動差分放大器時，流過低側(cè)開關(guān)晶體管308的前沿 瞬時電流被取樣。接著，在步驟508，流過低側(cè)開關(guān)晶體管308的后沿瞬時電流被取樣。然 后在步驟510，對前沿和后沿樣本取平均來確定平均電流，以提供“導(dǎo)通”周期期間的平均電 流。如果詢問步驟502確定低側(cè)開關(guān)晶體管308處于“截止”狀態(tài)，則在步驟512，運算 放大器332被配置為單位增益緩沖器，且外部增益設(shè)置電阻器與放大器的輸入端斷開以防 止向放大器332的輸入端施加過高的電壓。在“截止”周期期間斷開這些電阻器還允許使 用低額定功率電阻器。在步驟518，瞬時電流的后沿樣本被取樣，且在步驟516，該后沿瞬時 電流之后的前沿電流被取樣。在步驟518，這些樣本被求平均，以確定“截止”狀態(tài)期間的平 均電流?？刂茝牟襟E518和510返回詢問步驟502，以確定低側(cè)開關(guān)晶體管308的狀態(tài)?，F(xiàn)參照圖7a_7c，如上所述，由于利用低側(cè)開關(guān)晶體管的RDSon，本文中所描述的 電路系統(tǒng)被最優(yōu)化。然而，相同的電流監(jiān)測器也可用于如圖7所示地更準(zhǔn)確地測量流過精 密電流電阻器的電流。在這種情況下，輸入-CS和+CS連接在精密電流感測電阻器702兩 端，而不是低側(cè)開關(guān)晶體管兩端。通過利用上述的電流監(jiān)測結(jié)構(gòu)，獲得了優(yōu)于現(xiàn)有電路系統(tǒng)的多個優(yōu)點。先前的方 法需要許多外部零件和復(fù)雜的電路系統(tǒng)以感測電機電流，而本結(jié)構(gòu)使這些因素最少。通過 將電流監(jiān)測功能引入半橋式、全橋式或三相橋式驅(qū)動集成電路中，電流監(jiān)測器功能的所有 控制輸入可設(shè)置在單個封裝中。使用取樣和保持方法基于每個循環(huán)重建平均電流提供了 準(zhǔn)確的波形電流輸出。用于感測電流感測電壓的電平移動差分放大器322允許使用開關(guān) FET308的RDSon，或者當(dāng)需要更高準(zhǔn)確度時，可使用連接至開關(guān)FET 308的源極的分立電阻 器。由電流感測RDSon或外部電阻器中的跳電流波形的濾波引起的電流監(jiān)測交流波形相對 于實際電機電流的相移通過本文中描述的取樣和保持技術(shù)得以避免。最后，因為當(dāng)開關(guān)低 側(cè)開關(guān)晶體管308截止時，差分放大器與DVS電壓斷開，所以在差分放大器的輸出未被驅(qū)動 至飽和的情況下，偏置電阻器中的損耗最小。所有這些提供優(yōu)于現(xiàn)有電流監(jiān)測結(jié)構(gòu)的顯著優(yōu)點。
獲益于本發(fā)明的本領(lǐng)域技術(shù)人員將能理解，使用低側(cè)橋式FET的RDSon的這種波 形電流監(jiān)測器提供改善的電流監(jiān)測。應(yīng)當(dāng)理解的是，本文中的附圖和詳細描述應(yīng)被認(rèn)為是 說明性而不是限制方式的，而且不旨在受限于所公開的特定形式和示例。反之，如所附權(quán)利 要求所限定地，在不背離本發(fā)明的精神和范圍的情況下，包括對本領(lǐng)域普通技術(shù)人員而言 明顯的任何進一步修改、變化、重新排列、替換、替代物、設(shè)計選擇以及實施例。因此，旨在使 所附權(quán)利要求被解釋為包含所有這些進一步修改、變化、重新排列、替換、替代物、設(shè)計選擇 以及實施例。
權(quán)利要求
一種用于監(jiān)測包括至少高側(cè)和低側(cè)開關(guān)晶體管的電機驅(qū)動電路的電流的裝置，包括驅(qū)動電路，所述驅(qū)動電路用于驅(qū)動低側(cè)開關(guān)晶體管的柵極；第一電路系統(tǒng)，所述第一電路系統(tǒng)用于測量所述低側(cè)開關(guān)晶體管兩端的漏源電壓，并產(chǎn)生電壓輸出；第二電路系統(tǒng)，所述第二電路系統(tǒng)具有第一工作狀態(tài)和第二工作狀態(tài)，所述第一工作狀態(tài)用于在所述低側(cè)開關(guān)晶體管導(dǎo)通時對所述第一電路系統(tǒng)的電壓輸出取樣，所述第二工作狀態(tài)用于在所述低側(cè)開關(guān)晶體管截止時對所述第一電路系統(tǒng)的電壓輸出取樣，其中所述第二電路系統(tǒng)響應(yīng)于所取樣的電壓輸出進一步產(chǎn)生監(jiān)測輸出電流。
2.如權(quán)利要求1所述的裝置，其特征在于，所述第一電路系統(tǒng)進一步包括 差分放大器；以及開關(guān)電路系統(tǒng)，所述開關(guān)電路系統(tǒng)用于在所述第一工作狀態(tài)下將所述差分放大器配置 為電平移動差分放大器，且在所述第二工作狀態(tài)下將所述差分放大器配置為單位增益緩沖ο
3.如權(quán)利要求1所述的裝置，其特征在于，所述第二電路系統(tǒng)進一步包括第一取樣電路系統(tǒng)，所述第一取樣電路系統(tǒng)用于對所述電壓輸出取樣以產(chǎn)生前沿樣本；第二和第三取樣電路系統(tǒng)，所述第二和第三取樣電路系統(tǒng)用于對所述電壓輸出取樣以 產(chǎn)生后沿樣本；以及單位增益放大器，所述單位增益放大器用于對所述前沿樣本和所述后沿樣本取平均， 以產(chǎn)生與流過所述低側(cè)開關(guān)晶體管的電流成正比的監(jiān)測輸出電流。
4.如權(quán)利要求3所述的裝置，其特征在于，進一步包括脈沖拉伸電路系統(tǒng)，所述脈沖拉 伸電路系統(tǒng)用于保持所述低側(cè)開關(guān)晶體管的導(dǎo)通時間達到足夠的時長，以使所述第一取樣 電路系統(tǒng)能產(chǎn)生前沿樣本。
5.如權(quán)利要求3所述的裝置，其特征在于，進一步包括差分放大器，所述差分放大器用 于產(chǎn)生電平經(jīng)移動的輸出電流，所述輸出電流與被移動預(yù)定電平的流過所述低側(cè)開關(guān)晶體 管的電流成正比。
6.一種橋式電機驅(qū)動電路，包括驅(qū)動電路系統(tǒng)，所述驅(qū)動電路系統(tǒng)用于控制附連電機的工作；與所述驅(qū)動電路系統(tǒng)相關(guān)聯(lián)的接口引腳，所述接口引腳用于提供與至少低側(cè)開關(guān)晶體 管的連接；驅(qū)動電路，所述驅(qū)動電路用于驅(qū)動低側(cè)開關(guān)晶體管的柵極；第一電路系統(tǒng)，所述第一電路系統(tǒng)用于測量所述低側(cè)開關(guān)晶體管兩端的漏源電壓，并 產(chǎn)生電壓輸出；第二電路系統(tǒng)，所述第二電路系統(tǒng)具有第一工作狀態(tài)和第二工作狀態(tài)，所述第一工作 狀態(tài)用于在所述低側(cè)開關(guān)晶體管導(dǎo)通時對所述第一電路系統(tǒng)的電壓輸出取樣，所述第二工 作狀態(tài)用于在所述低側(cè)開關(guān)晶體管截止時對所述第一電路系統(tǒng)的電壓輸出取樣，其中所述 第二電路系統(tǒng)響應(yīng)于所取樣的電壓輸出進一步產(chǎn)生監(jiān)測輸出電流。
7.如權(quán)利要求6所述的裝置，其特征在于，所述第一電路系統(tǒng)進一步包括差分放大器；以及開關(guān)電路系統(tǒng)，所述開關(guān)電路系統(tǒng)用于在所述第一工作狀態(tài)下將所述差分放大器配置 為電平移動差分放大器，且在所述第二工作狀態(tài)下將所述差分放大器配置
8.如權(quán)利要求6所述的裝置，其特征在于，所述第二電路系統(tǒng)進一步包括第一取樣電路系統(tǒng)，所述第一取樣電路系統(tǒng)用于對所述電壓輸出取樣以產(chǎn)生前沿樣本；第二和第三取樣電路系統(tǒng)，所述第二和第三取樣電路系統(tǒng)用于對所述電壓輸出取樣以 產(chǎn)生后沿樣本；以及單位增益放大器，所述單位增益放大器用于對所述前沿樣本和所述后沿樣本取平均， 以產(chǎn)生與流過所述低側(cè)開關(guān)晶體管的電流成正比的監(jiān)測輸出電流。
9.如權(quán)利要求8所述的裝置，其特征在于，進一步包括脈沖拉伸電路系統(tǒng)，所述脈沖拉 伸電路系統(tǒng)用于保持所述低側(cè)開關(guān)晶體管的導(dǎo)通時間達到足夠的時長，以使所述第一取樣 電路系統(tǒng)能產(chǎn)生前沿樣本。
10.如權(quán)利要求8所述的裝置，其特征在于，進一步包括差分放大器，所述差分放大器 用于產(chǎn)生電平經(jīng)移動的輸出電流，所述輸出電流與被移動預(yù)定電平的流過所述低側(cè)開關(guān)晶 體管的電流成正比。
11.一種用于產(chǎn)生與流過與電機相關(guān)聯(lián)的低側(cè)開關(guān)晶體管的監(jiān)測電流成正比的電流的 方法，包括以下步驟將所述低側(cè)開關(guān)晶體管的柵極驅(qū)動成關(guān)聯(lián)的導(dǎo)通和截止?fàn)顟B(tài)； 測量所述低側(cè)開關(guān)晶體管兩端的漏源電壓； 響應(yīng)于測得的漏源電壓產(chǎn)生電壓輸出；在第一工作狀態(tài)下當(dāng)所述低側(cè)開關(guān)晶體管導(dǎo)通時對所述電壓輸出取樣； 在第二工作狀態(tài)下當(dāng)所述低側(cè)開關(guān)晶體管截止時對所述電壓輸出取樣； 響應(yīng)于所述第一和第二狀態(tài)下所取樣的電壓輸出，產(chǎn)生流過所述低側(cè)開關(guān)晶體管的監(jiān) 測輸出電流。
12.如權(quán)利要求11所述的方法，其特征在于，所述測量漏源電壓的步驟還包括以下步驟確定所述低側(cè)開關(guān)晶體管是處于所述第一工作狀態(tài)還是第二工作狀態(tài)； 在所述第一工作狀態(tài)下，將測量所述漏源電壓的差分放大器配置成作為電平移動差分 放大器工作；利用所述電平移動差分放大器測量所述漏源電壓；在所述第二工作狀態(tài)下，將測量所述漏源電壓的所述差分放大器配置成作為單位增益 緩沖器工作；以及利用所述單位增益緩沖器測量所述漏源電壓。
13.如權(quán)利要求12所述的方法，其特征在于，所述將差分放大器配置為單位增益緩沖 器的步驟包括將外部增益電阻器與所述差分放大器斷開的步驟。
14.如權(quán)利要求11所述的方法，其特征在于，所述在第一狀態(tài)中取樣電壓輸出的步驟 還包括以下步驟取樣所述電壓輸出以產(chǎn)生前沿樣本； 取樣所述電壓輸出以產(chǎn)生后沿樣本；以及對所述前沿樣本和所述后沿樣本取平均，以產(chǎn)生與流過所述低側(cè)開關(guān)晶體管的電流成 正比的輸出電流。
15.如權(quán)利要求14所述的方法，其特征在于，進一步包括保持所述低側(cè)開關(guān)晶體管的 導(dǎo)通時間達到足夠的時長以使得能產(chǎn)生前沿樣本的步驟。
16.如權(quán)利要求14所述的方法，其特征在于，進一步包括產(chǎn)生電平經(jīng)移動的輸出電流 的步驟，所述輸出電流與被移動預(yù)定電平的流過所述低側(cè)開關(guān)晶體管的電流成正比。
全文摘要
用于監(jiān)測包括至少高側(cè)和低側(cè)開關(guān)晶體管的電機驅(qū)動電路的電流的裝置包括用于驅(qū)動低側(cè)開關(guān)晶體管的柵極的驅(qū)動電路。第一電路系統(tǒng)測量該低側(cè)開關(guān)晶體管兩端的漏源電壓，并響應(yīng)于該測量產(chǎn)生電壓輸出。第二電路具有第一工作狀態(tài)和第二工作狀態(tài)，第一工作狀態(tài)在低側(cè)開關(guān)晶體管導(dǎo)通時對第一電路系統(tǒng)的電壓輸出取樣，第二工作狀態(tài)在低側(cè)開關(guān)晶體管截止時對第一電路系統(tǒng)的電壓輸出取樣。第二電路系統(tǒng)響應(yīng)于所取樣的電壓輸出進一步產(chǎn)生監(jiān)測輸出電流。
文檔編號G01R19/22GK101971038SQ200980109859
公開日2011年2月9日 申請日期2009年1月21日 優(yōu)先權(quán)日2008年2月15日
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