專利名稱：用于測(cè)試部分地組裝的多管芯器件的方法、集成電路管芯和多管芯器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于測(cè)試部分地組裝的多管芯器件(如部分地組裝的系統(tǒng)級(jí)封裝(SiP))的方法。本發(fā)明還涉及一種用在這種方法中的集成電路(IC)管芯。本發(fā)明還涉及一種包括至少一個(gè)這種IC管芯的多管芯器件。
背景技術(shù)：
由于半導(dǎo)體市場(chǎng)和技術(shù)的日益演進(jìn)，新的半導(dǎo)體產(chǎn)品定期出現(xiàn)在市場(chǎng)中。這種得到商業(yè)關(guān)注的產(chǎn)品示例是所謂的系統(tǒng)級(jí)封裝(SiP)，其中，多個(gè)分離的半導(dǎo)體管芯(如集成電路(IC))安裝在(無(wú)源)襯底上，并被裝入單個(gè)封裝中。因此，與例如印制電路板(PCB) (其中，容易識(shí)別和訪問(wèn)PCB上的各個(gè)不同管芯)不同，獲得了具有單個(gè)器件的外觀和感覺的器件。典型地，任何半導(dǎo)體產(chǎn)品在投放到市場(chǎng)之前都需要經(jīng)過(guò)測(cè)試。存在多種標(biāo)準(zhǔn)化測(cè)試方案；例如，IEEE 1149. 1標(biāo)準(zhǔn)(還稱作邊界掃描測(cè)試(BST)或JTAG測(cè)試)便于對(duì)PCB 上的分離IC的互連進(jìn)行測(cè)試，如最初預(yù)期的那樣。此外，IEEE 1149. 1現(xiàn)在還用于對(duì)處于隔離中的IC的互連進(jìn)行測(cè)試，并使用IEEE 1149. 1邊界掃描鏈將測(cè)試數(shù)據(jù)饋入IC的內(nèi)部邏輯中。根據(jù)BST，在測(cè)試訪問(wèn)端口(TAP)控制器的控制下，利用測(cè)試訪問(wèn)端口(TAP)來(lái)擴(kuò)展IC。TAP包括多個(gè)移位寄存器，例如外部測(cè)試或邊界掃描寄存器、旁路寄存器和指令寄存器，耦合在測(cè)試數(shù)據(jù)輸入(TDI)和測(cè)試數(shù)據(jù)輸出(TDO)之間，其中，TAP控制器負(fù)責(zé)響應(yīng)于經(jīng)由TDI加載至指令寄存器中的指令，選擇適當(dāng)?shù)募拇嫫?。可選地，TAP控制器還響應(yīng)于測(cè)試重置(TRST)信號(hào)，以確保在開始對(duì)IC進(jìn)行測(cè)試時(shí)，測(cè)試裝置處于明確定義的狀態(tài)。為了服從BST標(biāo)準(zhǔn)，針對(duì)IC內(nèi)的測(cè)試裝置，必須遵守多個(gè)設(shè)計(jì)規(guī)則。例如，JTAG器件可以具有僅單個(gè)TAP，并必須具有由單個(gè)單元(即，數(shù)據(jù)存儲(chǔ)元件，如閂鎖器(latch)或雙穩(wěn)態(tài)多諧振蕩器(flipflop))長(zhǎng)度構(gòu)成的旁路寄存器。此外，如果在TAP中存在可選的標(biāo)識(shí)寄存器，那么該寄存器應(yīng)當(dāng)具有32個(gè)單元的固定長(zhǎng)度。這些設(shè)計(jì)規(guī)則使存在多于一個(gè) IC的器件(如SiP)變得復(fù)雜。在SiP中，存在多個(gè)不同的IC管芯，典型地，在將集合體隱藏在單個(gè)封裝中之前，將這些不同的IC管芯安裝在無(wú)源襯底上。由于每個(gè)IC管芯可以來(lái)自不同源，因此每個(gè)管芯可以具有其自身獨(dú)立的測(cè)試裝置。這些測(cè)試裝置可以服從基于個(gè)體的JTAG約束，但在合作中，測(cè)試裝置的集合體很可能違背上述JTAG服從規(guī)則，這是由于 SiP被視為單個(gè)JTAG器件。例如，經(jīng)過(guò)各個(gè)測(cè)試裝置的測(cè)試路徑通往具有多于單個(gè)單元的聚集旁路寄存器長(zhǎng)度的大量TAP，從而違背了單個(gè)JTAG器件的BST服從規(guī)則。PCT專利申請(qǐng)W02007/010493公開了一種可服從BST標(biāo)準(zhǔn)而測(cè)試的多管芯裝置，例如SiP。該裝置提供了從模塊TDI管腳至管芯菊花鏈中的管芯的TAP的附加測(cè)試數(shù)據(jù)輸入的旁路。這種測(cè)試裝置便于通過(guò)提供SiP模塊TDI管腳與這種附加測(cè)試輸入之間的直接連接來(lái)對(duì)SiP進(jìn)行JTAG服從測(cè)試，從而便于設(shè)旁路繞過(guò)SiP的在前管芯和關(guān)聯(lián)的測(cè)試裝置。 該裝置集中于對(duì)完成的模塊器件(如SiP)進(jìn)行測(cè)試以評(píng)估該器件是否在預(yù)定義參數(shù)內(nèi)工作。還需要在模塊器件(如SiP)制造的中間階段對(duì)該模塊器件進(jìn)行測(cè)試。這是由于典型地，SiP制造工藝的成品率低于單管芯制造工藝(如SoC制造)的成品率，并且，一旦將SiP的多個(gè)管芯集成在單個(gè)封裝中，就難以對(duì)SiP進(jìn)行修復(fù)以糾正在測(cè)試期間檢測(cè)到的缺陷。因此，如果在模塊器件(如SiP)制造完成之后對(duì)該模塊器件進(jìn)行測(cè)試，則有缺陷的器件通常被丟棄，這對(duì)已知的良好器件的價(jià)格有不利影響，這是由于制造工藝的相對(duì)較低的成品率抬高了通過(guò)測(cè)試階段的器件的價(jià)格。不幸的是，W02007/010493中公開的測(cè)試裝置不便于對(duì)部分地組裝的SiP進(jìn)行測(cè)試。PCT專利申請(qǐng)WO 2007/010480公開了一種SiP，該SiP具有用于在每個(gè)管芯已安裝在系統(tǒng)級(jí)封裝的襯底上之后對(duì)該管芯進(jìn)行測(cè)試的無(wú)線測(cè)試控制器。在下一管芯安裝在襯底上之前，可以修復(fù)或替換有缺陷的管芯。這樣，可以在系統(tǒng)級(jí)封裝的制造的中間階段期間對(duì)系統(tǒng)級(jí)封裝進(jìn)行測(cè)試，從而確保在將管芯密封在單個(gè)封裝中之前，所有管芯都正確工作。 盡管該裝置顯著地提高了 SiP制造工藝的成品率，但是其有以下缺陷由于僅器件級(jí)的測(cè)試控制器可用，使得完成的器件具有有限的測(cè)試靈活性。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種用于在多管芯封裝(如SiP)的中間制造階段期間對(duì)該多管芯封裝進(jìn)行測(cè)試的方法，該方法提高了完成的封裝的測(cè)試靈活性。本發(fā)明的目的是提供一種可根據(jù)該方法而測(cè)試的IC管芯。根據(jù)本發(fā)明的第一方面，提供了一種對(duì)部分地組裝的多管芯器件進(jìn)行測(cè)試的方法，包括提供包括器件級(jí)測(cè)試數(shù)據(jù)輸入和器件級(jí)測(cè)試數(shù)據(jù)輸出的載體；將第一管芯置于所述載體上，所述第一管芯具有測(cè)試訪問(wèn)端口，所述測(cè)試訪問(wèn)端口包括主測(cè)試數(shù)據(jù)輸入 (TDI)、輔測(cè)試數(shù)據(jù)輸入(STDI)和測(cè)試數(shù)據(jù)輸出(TDO)；以通信方式將所述第一管芯的STDI 與器件級(jí)TDI耦合，并將所述第一管芯的TDO與器件級(jí)TDO耦合；使所述第一管芯處于所述第一管芯接受來(lái)自所述第一管芯的STDI的測(cè)試指令的狀態(tài)；將測(cè)試數(shù)據(jù)提供給所述第一管芯，包括通過(guò)器件級(jí)TDI向所述第一管芯的STDI提供測(cè)試指令；以及在器件級(jí)TDO上從所述第一管芯收集測(cè)試結(jié)果。本發(fā)明使得能夠?qū)y(cè)試指令饋入置于多管芯器件(如SiP)的載體上的管芯中。為此，所述載體包括與所述載體的器件級(jí)測(cè)試數(shù)據(jù)輸入相連接的導(dǎo)體，所述導(dǎo)體被配置為使得每個(gè)新放置的管芯的STDI能夠與該導(dǎo)體相連接，如例如W02007/010493中也示出了這一點(diǎn)。然而，與本現(xiàn)有技術(shù)器件的管芯不同，本發(fā)明的測(cè)試方法中使用的管芯允許經(jīng)由STDI 來(lái)插入指令。重要的是應(yīng)當(dāng)認(rèn)識(shí)到，為了使TAP控制器服從IEEE 1149. 1標(biāo)準(zhǔn)來(lái)工作，指令寄存器要接收的指令必須始終通過(guò)主測(cè)試數(shù)據(jù)輸入(即，TAP的TDI管腳)而接收。這使得不可能將W02007/010493中公開的測(cè)試裝置用于部分組裝測(cè)試，這是由于其中公開的SiP中使用的管芯的TAP控制器的狀態(tài)機(jī)是服從JTAG的，即，TAP不能被配置為經(jīng)由STDI管腳來(lái)接收指令。盡管W02007/010493公開了對(duì)使用STDI的第二類指令的使用，但重要的是應(yīng)當(dāng)理解，對(duì)STDI的這種使用與在這種指令的控制下移入數(shù)據(jù)有關(guān)。始終必須經(jīng)由主(即，強(qiáng)制)測(cè)試數(shù)據(jù)輸入TDI來(lái)移入指令自身。為此，本發(fā)明中使用的管芯具有修改的TAP控制器。典型地，所述TAP控制器具有對(duì)經(jīng)由TAP而對(duì)管芯的訪問(wèn)進(jìn)行控制的狀態(tài)機(jī)。服從JTAG的狀態(tài)機(jī)具有兩個(gè)主要分支用于將指令插入TAP的第一分支；以及用于將數(shù)據(jù)插入TAP的第二分支。根據(jù)本發(fā)明，將管芯的TAP控制器的狀態(tài)機(jī)修改為在明確定義的條件下經(jīng)由STDI來(lái)接受指令。在實(shí)施例中，所述第一管芯包括耦合在其STDI和其TDO之間的數(shù)據(jù)寄存器(如標(biāo)識(shí)寄存器或旁路寄存器)以及與所述數(shù)據(jù)寄存器耦合的比較邏輯，所述使所述第一管芯處于所述第一管芯接受來(lái)自所述第一管芯的STDI的測(cè)試指令的狀態(tài)的步驟包括將所述第一管芯的TAP控制器重置為使得所述數(shù)據(jù)寄存器與所述STDI耦合；經(jīng)由器件級(jí)TDI將配置信息移入所述數(shù)據(jù)寄存器；將所提供的配置信息與存儲(chǔ)在所述第一管芯中的標(biāo)識(shí)碼進(jìn)行比較；以及在配置信息和標(biāo)識(shí)碼匹配的情況下，使TAP能夠經(jīng)由所述STDI來(lái)接收指令。在重置時(shí)，所述第一管芯的TAP控制器將TAP中的數(shù)據(jù)寄存器與所述STDI耦合。 這便于在數(shù)據(jù)寄存器中檢測(cè)專用的配置信息(如碼字)，從而隨后觸發(fā)TAP控制器以允許經(jīng)由所述STDI來(lái)插入指令。換言之，所述配置信息向TAP控制器通知要執(zhí)行部分組裝測(cè)試。在備選實(shí)施例中，所述測(cè)試訪問(wèn)端口包括測(cè)試輸入選擇管腳，所述方法還包括將所述測(cè)試輸入選擇管腳與載體級(jí)配置輸入相連接，使所述第一管芯處于所述狀態(tài)的步驟包括向所述測(cè)試輸入選擇管腳提供輔測(cè)試輸入選擇信號(hào)。由于將管腳添加至總管腳計(jì)數(shù)增加了要制造的器件的成本，因此本實(shí)施例對(duì)于其中管腳計(jì)數(shù)不是對(duì)成本來(lái)說(shuō)關(guān)鍵的因素的管芯特別有利。本實(shí)施例確實(shí)提供了一種幾乎不需要在管芯上有可測(cè)試性設(shè)計(jì)(DfT)硬件的直接測(cè)試數(shù)據(jù)輸入選擇機(jī)制。在優(yōu)選實(shí)施例中，主測(cè)試數(shù)據(jù)輸入管腳與弱固定二進(jìn)制值源(如上拉(或下拉) 晶體管)相連接，所述第一管芯包括用于檢測(cè)主測(cè)試數(shù)據(jù)輸入上的二進(jìn)制補(bǔ)碼(例如，在上拉晶體管的情況下是低壓)的檢測(cè)器，使所述第一管芯處于所述狀態(tài)的步驟包括響應(yīng)于所述檢測(cè)器發(fā)信號(hào)通知在主測(cè)試數(shù)據(jù)輸入上不存在二進(jìn)制補(bǔ)碼，選擇輔測(cè)試數(shù)據(jù)輸入。本實(shí)施例基于以下認(rèn)識(shí)任何服從IEEE 1149. 1的制造商的ID碼必須包括至少一個(gè)“0”比特，“0”比特被表示為在主測(cè)試數(shù)據(jù)輸入上的低壓。僅在以下情況下才能夠達(dá)到這種低壓狀態(tài)主測(cè)試數(shù)據(jù)輸入由連接(即，前述菊花鏈中的管芯的測(cè)試數(shù)據(jù)輸出)驅(qū)動(dòng)， 使得弱上拉電壓源被供給過(guò)大功率。因此，在所述第一管芯的主測(cè)試數(shù)據(jù)輸入上無(wú)法檢測(cè)到這種低壓標(biāo)明不存在與主測(cè)試數(shù)據(jù)輸入的連接，這隨后觸發(fā)狀態(tài)機(jī)經(jīng)由輔測(cè)試數(shù)據(jù)輸入來(lái)接受測(cè)試指令。本實(shí)施例對(duì)于在包括相同管芯的多個(gè)實(shí)例在內(nèi)的多管芯器件的制造期間的中間測(cè)試特別有利，其中，經(jīng)由相應(yīng)管芯的相應(yīng)STDI管腳而饋入所述相應(yīng)管芯中的標(biāo)識(shí)信息將使得多個(gè)(相同)管芯同時(shí)接收不利的STDI使能指令。有利地，所述方法還包括將附加管芯置于所述載體上，所述附加管芯具有測(cè)試訪問(wèn)端口，所述測(cè)試訪問(wèn)端口包括主測(cè)試數(shù)據(jù)輸入(TDI)、輔測(cè)試數(shù)據(jù)輸入(STDI)和測(cè)試數(shù)據(jù)輸出(TDO)；以通信方式將所述附加管芯的STDI與器件級(jí)TDI耦合，并將所述附加管芯的TDO與所述第一管芯的TDI耦合；向所述附加管芯提供配置信息，以使所述附加管芯處于所述附加管芯接受來(lái)自所述附加管芯的STDI的測(cè)試指令的狀態(tài)；測(cè)試所述附加管芯，所述測(cè)試包括向所述附加管芯的STDI提供測(cè)試指令；以及經(jīng)由任何先前放置的管芯，在器件級(jí) TDO上收集所述附加管芯的測(cè)試結(jié)果。典型地，針對(duì)要置于所述載體上的每下一管芯，重復(fù)上述過(guò)程，其中，經(jīng)由置于所述載體上的管芯所形成的菊花鏈，在器件級(jí)測(cè)試數(shù)據(jù)輸出上提供所述測(cè)試結(jié)果。所述方法是可以通過(guò)以下操作來(lái)完成的將最后管芯置于所述載體上，所述最后管芯具有TAP，所述TAP包括主測(cè)試數(shù)據(jù)輸入(TDI)和測(cè)試數(shù)據(jù)輸出(TDO)；以通信方式將所述最后管芯的TDI與器件級(jí)測(cè)試數(shù)據(jù)輸入耦合，并將所述附加管芯的TDO與先前放置的附加管芯的TDI耦合；測(cè)試所述最后管芯，所述測(cè)試包括向所述最后管芯的TDI提供測(cè)試指令；以及經(jīng)由先前放置的管芯所形成的菊花鏈，在器件級(jí)TDO上收集所述最后管芯的測(cè)試結(jié)果。這產(chǎn)生了與W02007/010493中公開的器件實(shí)質(zhì)上類似的完成的器件，區(qū)別在于本發(fā)明的多管芯器件中的管芯具有修改的TAP控制器以便于部分組裝測(cè)試，并包括用于對(duì)經(jīng)由輔測(cè)試數(shù)據(jù)輸入接收指令的先決條件進(jìn)行檢測(cè)的檢測(cè)裝置，例如用于在主數(shù)據(jù)輸入上檢測(cè)低壓的檢測(cè)器；解碼邏輯，與TAP的數(shù)據(jù)寄存器耦合，用于檢測(cè)接收數(shù)據(jù)模式與編碼后的標(biāo)識(shí)符之間的匹配；或者測(cè)試數(shù)據(jù)輸入選擇管腳。部分組裝測(cè)試使得能夠在剛一檢測(cè)到有缺陷的管芯時(shí)就中止器件組裝工藝，從而避免浪費(fèi)進(jìn)一步的組裝步驟并便于在封裝多管芯器件之前修復(fù)有缺陷的管芯。此外，該裝置便于在菊花鏈斷裂的情況下測(cè)試各個(gè)管芯，這是由于每個(gè)管芯始終可以經(jīng)由該管芯的STDI而被訪問(wèn)，并使該管芯處于可經(jīng)由該輸入將測(cè)試指令加載至管芯中的狀態(tài)。這增加了可獲取的診斷信息的量，并可以使得確定菊花鏈斷裂的原因或位置。通常，存在可用數(shù)據(jù)來(lái)指示要置于載體上的管芯的期望成品率或故障率。每個(gè)管芯的相應(yīng)數(shù)據(jù)可以用于定義組裝策略，在該組裝策略中，按照提高成品率期望或降低故障率期望的順序，將管芯置于載體上。換言之，在組裝工藝的早期(即，向菊花鏈的末端)將更有能出現(xiàn)故障的管芯置于載體上，使得在早期捕捉很可能出現(xiàn)的故障，從而限制組裝努力和成本。備選地，可以按照提高成本的順序?qū)⒐苄景惭b到載體上，使得如果必須丟棄部分組裝，則丟掉相對(duì)較便宜的管芯。典型地，將在已確定組裝順序之后草擬用于將管芯互相連接的選路規(guī)劃。優(yōu)選地，在放置管芯之前將選路置于載體上，以降低放置管芯之后載體的處理量，這是由于放置管芯之后的處理步驟引入了損壞管芯的風(fēng)險(xiǎn)。根據(jù)本發(fā)明的另一方面，提供了一種包括測(cè)試裝置的集成電路管芯，所述測(cè)試裝置包括TAP，包括主測(cè)試數(shù)據(jù)輸入(TDI)、輔測(cè)試數(shù)據(jù)輸入(STDI)和測(cè)試數(shù)據(jù)輸出(TDO)； 復(fù)用器，具有分別與TDI和STDI耦合的相應(yīng)的輸入；多個(gè)寄存器，包括標(biāo)識(shí)寄存器和指令寄存器，所述多個(gè)寄存器耦合在復(fù)用器和TDO之間；檢測(cè)裝置，用于檢測(cè)經(jīng)由輔測(cè)試數(shù)據(jù)輸入接收指令的先決條件；以及TAP控制器，用于響應(yīng)于所述檢測(cè)裝置，將指令寄存器與STDI耦合。如前所述，這種管芯允許經(jīng)由STDI管腳將指令移入指令寄存器，從而便于測(cè)試部分地組裝的多管芯器件。在實(shí)施例中，所述指令寄存器包括用于存儲(chǔ)比特標(biāo)志的寄存器單元，所述比特標(biāo)志指示作為輸入的TDI或STDI的選擇，所述復(fù)用器響應(yīng)于所述比特標(biāo)志。這允許指令選擇是應(yīng)當(dāng)經(jīng)由主測(cè)試數(shù)據(jù)輸入還是應(yīng)當(dāng)經(jīng)由輔測(cè)試數(shù)據(jù)輸入來(lái)移入數(shù)據(jù)。例如，諸如EXTEST 之類的指令可以包括附加比特，所述附加比特指示要經(jīng)由主或輔測(cè)試數(shù)據(jù)輸入而移入邊界掃描鏈的數(shù)據(jù)。換言之，本實(shí)施例向相同指令中添加輸入輪轉(zhuǎn)比特，如0010-0和0010-1。 備選地，指令自身可以被改變?yōu)檎{(diào)用對(duì)相應(yīng)輸入的選擇，在這種情況下，不需要附加比特， 但必須修改指令解碼邏輯。


作為非限制性示例，參照附圖來(lái)更詳細(xì)地描述本發(fā)明的實(shí)施例，附圖中圖1示意性地示出了現(xiàn)有技術(shù)多管芯器件；圖2示意性地示出了根據(jù)本發(fā)明實(shí)施例的管芯的修改的狀態(tài)機(jī)；圖3a_c示意性地示出了根據(jù)本發(fā)明實(shí)施例的部分組裝測(cè)試方法的概念；圖4示意性地示出了本發(fā)明的方法實(shí)施例的流程圖；圖5示意性地示出了根據(jù)本發(fā)明實(shí)施例的TDI連接檢測(cè)器；以及圖6更詳細(xì)地、示意性地示出了根據(jù)本發(fā)明實(shí)施例的TDI連接檢測(cè)器。應(yīng)當(dāng)理解，附圖僅是示意性的，并且不是按比例繪制的。還應(yīng)當(dāng)理解，在全部附圖中使用相同的參考標(biāo)記來(lái)指示相同或相似的部分。
具體實(shí)施例方式圖1示出了 W02007/010493中公開的多管芯器件的實(shí)施例，可以用于一旦已完成對(duì)SiP的組裝就以服從JTAG的方式對(duì)隔離的管芯以及作為單個(gè)器件的模塊進(jìn)行測(cè)試。僅作為非限制性示例，器件1被示為在載體(未示出)上具有3個(gè)管芯lOOa-c。本發(fā)明的完成的多芯片器件的全局結(jié)構(gòu)可以與圖1所示的器件實(shí)質(zhì)上類似，區(qū)別將在以下更詳細(xì)地討論。器件1具有多個(gè)系統(tǒng)互連，包括器件級(jí)TDI 12、器件級(jí)測(cè)試模式選擇(TMQ輸入 14、器件級(jí)測(cè)試時(shí)鐘(TCK)輸入16和器件級(jí)TDO 18。圖1所示的IC管芯lOOa-c中的每一個(gè)均是由測(cè)試裝置來(lái)表示的，所述測(cè)試裝置包括測(cè)試訪問(wèn)端口(TAP)，每一個(gè)測(cè)試訪問(wèn)端口 (TAP)均具有TAP控制器110。管芯lOOa-c的TAP均可以包括多個(gè)移位寄存器，如邊界掃描或EXTEST寄存器102、旁路寄存器104、典型地承載IC管芯的標(biāo)識(shí)碼的可選的標(biāo)識(shí)寄存器106、以及指令寄存器108。也可以存在其他寄存器，例如用于將測(cè)試模式饋入IC管芯的磁心邏輯(core logic) 120中的一個(gè)或多個(gè)掃描鏈122。根據(jù)IEEE 1149. 1標(biāo)準(zhǔn)，響應(yīng)于指令寄存器108的內(nèi)容，管芯100b和100c的TAP 還包括處于其TAP控制器110的控制下的第一復(fù)用器(MUX) 140，管芯lOOa-c的TAP還包括處于其TAP控制器110的控制下的另一 MUX 150。第一 MUX 140被配置為接收管芯的主測(cè)試數(shù)據(jù)輸入142(即，強(qiáng)制TDI)和輔測(cè)試數(shù)據(jù)輸入(STDI)，而另一 MUX 150被配置為經(jīng)由管芯的TDO 152來(lái)輸出測(cè)試數(shù)據(jù)。管芯100a的TAP不包括MUX 140，這是由于該TAP是 TAP的菊花鏈中的第一個(gè)TAP，并將被典型地置于多管芯器件1的載體的最后位置，這意味著TDI 142將與器件級(jí)TDI 12直接耦合，并且管芯100a的TAP 110不需要STDI 144?？蛇x地，在第一 MUX 140和另一 MUX 150之間存在信號(hào)路徑160，信號(hào)路徑160設(shè)旁路繞過(guò)了 IC管芯的測(cè)試裝置中的各個(gè)移位寄存器。信號(hào)路徑160是直接(即，非時(shí)鐘式)信號(hào)路徑，該直接信號(hào)路徑便于通過(guò)IC管芯的測(cè)試裝置進(jìn)行快速數(shù)據(jù)傳送，這特別有利于調(diào)試目的，如在W02007/010493中更詳細(xì)地解釋的。TAP控制器110響應(yīng)于JTAG強(qiáng)制 TMS信號(hào)112和TCK信號(hào)114，典型地，信號(hào)112和114是經(jīng)由IC管芯的相應(yīng)互連來(lái)接收的。 IC管芯可以響應(yīng)于可選的JTAG測(cè)試重置(TRST)信號(hào)，典型地，該JTAG TRST信號(hào)也是經(jīng)由 IC管芯的互連來(lái)提供的。備選地，TAP控制器(或者整個(gè)測(cè)試裝置)可以響應(yīng)于來(lái)自上電重置(POR)電路130的內(nèi)部產(chǎn)生的重置信號(hào)。POR重置電路130不是本發(fā)明的組成部分，因此，將不會(huì)進(jìn)一步詳細(xì)描述。然而，可以在W02007/010493中找到對(duì)該電路的更詳細(xì)描述。除器件1的管芯的菊花鏈中的第一管芯IOOa之外的每個(gè)管芯100的的STDI 144 經(jīng)由全局導(dǎo)體30與器件級(jí)TDI 12直接耦合，從而設(shè)旁路繞過(guò)器件1的系統(tǒng)級(jí)測(cè)試裝置的 TAP的鏈中的在前TAP。然而，在備選實(shí)施例中，第一管芯100a還包括與器件級(jí)TDI 12直接耦合的STDI 144 (未示出)。TAP控制器110a_c的相應(yīng)TMS和TCK輸入分別響應(yīng)于器件級(jí)TMS輸入14和器件級(jí)TCK輸入16。本發(fā)明基于以下認(rèn)識(shí)如果在載體上的管芯100的組裝期間，全局導(dǎo)體30已存在于合適的載體上，則該全局導(dǎo)體30可以用于經(jīng)由管芯100的輔輸入144將測(cè)試數(shù)據(jù)提供給具有如上所述的TAP的管芯100。然而，如將借助圖2而解釋的，當(dāng)使用W02007/010493中公開的TAP和TAP控制器時(shí)，這是不可能的。圖2示出了 W02007/010493的TAP控制器110所基于的服從IEEE 1149. 1標(biāo)準(zhǔn)的狀態(tài)機(jī)的修改版本。不會(huì)詳細(xì)討論狀態(tài)機(jī)的傳統(tǒng)部分，由于其操作是本領(lǐng)域公知的。對(duì)于狀態(tài)機(jī)操作的詳細(xì)描述，有興趣的讀者參考IEEE標(biāo)準(zhǔn)1149. 1-1990 IEEE標(biāo)準(zhǔn)測(cè)試訪問(wèn)端口和邊界掃描架構(gòu)描述，可從IEEE得到。為了本發(fā)明的目的，充分指出，JTAG狀態(tài)機(jī)具有兩個(gè)主要分支第一分支210，對(duì)數(shù)據(jù)向和從TAP的所選數(shù)據(jù)寄存器(DR)的通信進(jìn)行控制； 以及第二分支220，對(duì)指令向和從TAP的指令寄存器(IR) 108的通信進(jìn)行控制。為了使這種狀態(tài)機(jī)服從JTAG，向和從指令寄存器的任何通信必須是經(jīng)由主測(cè)試數(shù)據(jù)輸入142(即，TDI) 來(lái)進(jìn)行的。當(dāng)然，這使得不可能將指令插入部分地組裝的器件1的管芯，這是由于這種管芯的TDI 142尚未與器件級(jí)TDI 12相連接。根據(jù)本發(fā)明的管芯的TAP控制器110被修改為使得能夠經(jīng)由STDI 144來(lái)插入指令。為此，圖2中的狀態(tài)機(jī)包括兩個(gè)附加狀態(tài)——移位DR STDI和移位頂STDI，這兩個(gè)附加狀態(tài)是響應(yīng)于根據(jù)本發(fā)明的檢測(cè)機(jī)制而填充的，特別是當(dāng)該檢測(cè)機(jī)制檢測(cè)到已經(jīng)滿足選擇STDI作為輸入的先決條件(例如，接收指令寄存器108的測(cè)試指令的先決條件)時(shí)?，F(xiàn)在將更詳細(xì)地解釋這一點(diǎn)。盡管經(jīng)由STDI 144來(lái)插入指令不服從JTAG，但是這便于對(duì)部分地組裝的器件1上的管芯進(jìn)行測(cè)試。為此，TAP控制器110被配置為響應(yīng)于重置信號(hào)而選擇STDI 144，該重置信號(hào)可以是經(jīng)由器件級(jí)TRST輸入來(lái)提供的或可以由POR 130提供。在第一實(shí)施例中，該檢測(cè)機(jī)制基于以下認(rèn)識(shí)將預(yù)定義訪問(wèn)或標(biāo)識(shí)碼移入測(cè)試訪問(wèn)端口的數(shù)據(jù)寄存器之一中。為此，典型地，數(shù)據(jù)寄存器包括解碼邏輯，該解碼邏輯在檢測(cè)到數(shù)據(jù)寄存器中接收到的數(shù)據(jù)模式與其(硬編碼后的)訪問(wèn)或標(biāo)識(shí)碼之間相匹配時(shí)，觸發(fā)狀態(tài)機(jī)切換至移位頂STDI。在重置之后，使TAP控制器處于分支210中的移位-DR狀態(tài)。這將所選數(shù)據(jù)寄存器與STDI 144相連接。例如，所選數(shù)據(jù)寄存器可以是旁路寄存器104或標(biāo)識(shí)寄存器106。僅作為非限制性示例，以下描述假定選擇了標(biāo)識(shí)寄存器106。現(xiàn)在，經(jīng)由器件級(jí)TDI 12和全局導(dǎo)體30將配置信息移入標(biāo)識(shí)寄存器106。該配置信息具有以下目的向TAP控制器通知要進(jìn)入部分組裝測(cè)試模式(即，必須經(jīng)由STDI 144 來(lái)接受指令的測(cè)試模式)。將該配置信息與在TAP控制器110中預(yù)編碼的驗(yàn)證數(shù)據(jù)進(jìn)行比較。例如，TAP控制器110可以包括比較器，將接收到的配置信息與預(yù)編碼后的信息(如管芯的標(biāo)識(shí)碼)進(jìn)行比較。在配置信息和預(yù)編碼后的信息之間匹配的情況下，TAP控制器 110采用“STDI-in”模式，在該模式中，將允許TAP 100經(jīng)由STDI 144來(lái)接收指令。為此， TAP控制器110可以包括存儲(chǔ)元件，用于存儲(chǔ)指示STDI-in模式的比特標(biāo)志。對(duì)狀態(tài)機(jī)所做的修改對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)是顯而易見的，因此不進(jìn)一步詳細(xì)討論?？赡苡欣氖?，在解碼配置信息時(shí)，不立即激活STDI-in模式，例如，以便避免對(duì) STDI-in模式的意外激活。在這種保護(hù)機(jī)制中，可以將狀態(tài)機(jī)轉(zhuǎn)至?xí)和R狀態(tài)，并在與配置信息的比特長(zhǎng)度相匹配的多個(gè)時(shí)鐘周期內(nèi)將該狀態(tài)機(jī)保持在該狀態(tài)。換言之，暫停DR狀態(tài)用于倒回由在移位DR模式中接收到的比特的數(shù)目所設(shè)置的比特計(jì)數(shù)器，在移位DR模式之后采用STDI-in模式。在激活STDI-in模式之后，狀態(tài)機(jī)可以前進(jìn)至第二分支220，在第二分支220中，可以經(jīng)由STDI 144將測(cè)試指令饋入指令寄存器108中。典型地，測(cè)試指令(如EXTEST)將調(diào)用經(jīng)由STDI 144來(lái)移入測(cè)試數(shù)據(jù)，測(cè)試數(shù)據(jù)可以用于對(duì)部分地組裝的器件1的管芯進(jìn)行測(cè)試。在對(duì)管芯進(jìn)行測(cè)試之后，必須再次禁用TAP控制器的STDI-in模式。這可以以任何合適的方式進(jìn)行，例如，通過(guò)使用5個(gè)TCK周期的標(biāo)準(zhǔn)重置，在這5個(gè)TCK周期內(nèi)TMS信號(hào)保持在邏輯高(即，TMS = 1)；或者通過(guò)訪問(wèn)TAP控制器110的TRST管腳。對(duì)此，需要強(qiáng)調(diào)，經(jīng)由STDI而提供給管芯的測(cè)試數(shù)據(jù)可以用于對(duì)管芯的內(nèi)部進(jìn)行測(cè)試，或?qū)苄镜沫h(huán)境進(jìn)行測(cè)試(例如在EXTEST模式中)。在備選實(shí)施例中，TAP控制器110包括附加測(cè)試數(shù)據(jù)選擇輸入，用于以STDI-in 模式選擇信號(hào)的形式提供配置信息。在本實(shí)施例中，不需要比較硬件，狀態(tài)機(jī)也不必逐步經(jīng)過(guò)如上所述的移位DR和暫停DR狀態(tài)。然而，由于因成本牽連而使附加輸入(S卩，附加焊盤) 通常是不需要的，或者因焊盤貧乏的設(shè)計(jì)而使附加輸入(即，附加焊盤)時(shí)常不能實(shí)行，因此本實(shí)施例不是優(yōu)選的。圖3a_c和圖4更詳細(xì)地描述了本發(fā)明的部分封裝測(cè)試方法的實(shí)施例。該方法開始于步驟410，在步驟410，向載體300提供選路。典型地，該選路包括全局導(dǎo)體30以及要置于載體300上的管芯的測(cè)試連接(如TMS導(dǎo)體14和TCK導(dǎo)體16)。該選路還可以包括功能性的管芯互連。僅為了清楚，未在圖3a中示出這些。在圖3a中，載體300包括多個(gè)區(qū) 320，這多個(gè)區(qū)320用于容納器件1的組裝工藝中的相應(yīng)管芯。在下一步驟420，將第一管芯IOOc置于載體上并與選路相連接。這在圖北中示出。典型地，器件1的組裝工藝按照相反順序?qū)崿F(xiàn)了管芯100的菊花鏈，即，首先將要形成的菊花鏈的最后管芯置于載體300上。如上所述，第一個(gè)放置的管芯可以是最便宜的管芯或最有可能有缺陷的管芯。第一個(gè)管芯IOOc的TDO 152與器件級(jí)TDO 18相連接，第一個(gè)管芯IOOc的STDI 144與全局導(dǎo)體30相連接，全局導(dǎo)體30將STDI 144與器件級(jí)TDI 12 相連接。在組裝工藝的該階段，TDI 142保持為未連接。在下一步驟430，如圖2的詳細(xì)描述中所描述的，使第一管芯IOOc處于其STDI-in模式，隨后，經(jīng)由STDI 144來(lái)測(cè)試第一管芯100c，其中，經(jīng)由第一管芯IOOc的TDO 152，使測(cè)試結(jié)果可用于器件級(jí)TDO 18。在步驟440，評(píng)估和決定測(cè)試結(jié)果并判定第一管芯IOOc是否是無(wú)缺陷的。如果第一管芯IOOc是有缺陷的，則本發(fā)明的方法可以前進(jìn)至步驟450，在步驟450，判定是否修復(fù)部分組裝。修復(fù)組裝可以包括替換或修復(fù)管芯100c，此后，將重新測(cè)試管芯100c，如該方法返回至步驟430所指示。如果未修復(fù)部分組裝(例如，由于修復(fù)是不可能的或太耗時(shí)和/或成本高)，則將在步驟480丟棄部分組裝，此后，該方法將在步驟490 結(jié)束。如果成功修復(fù)了部分組裝或者如果管芯IOOc被測(cè)試為無(wú)缺陷，則該方法可以前進(jìn)至步驟470，在步驟470，判定是否完成組裝。如果未完成，則該方法返回至步驟420，并將要形成的管芯菊花鏈的下一管芯IOOb置于載體300上，如圖3c所示。下一管芯IOOb的 STDI與全局導(dǎo)體30相連接，下一管芯IOOb的TDO與先前放置的管芯IOOc的先前未連接的TDI 142相連接，從而形成由兩個(gè)管芯組成的菊花鏈。管芯的TMS和TCK輸入分別與器件級(jí)TMS導(dǎo)體14和TCK導(dǎo)體16相連接。注意，此時(shí)，下一管芯IOOb的TDI 142尚未連接。 如前所述，使管芯IOOb處于其STDI-in模式，隨后，經(jīng)由STDI 144來(lái)測(cè)試管芯100b，其中， 經(jīng)由由管芯IOOb和IOOc形成的TAP菊花鏈，使測(cè)試結(jié)果可用于器件級(jí)TDO 18?？梢灾貜?fù)該過(guò)程，直到已將所有管芯置于載體300上為止。需要指出，要放置的的最后管芯(即，器件級(jí)TDI 12和器件級(jí)TDI 18之間的管芯菊花鏈的第一管芯)不需要具有輔測(cè)試數(shù)據(jù)輸入144，這是由于最后管芯的主測(cè)試數(shù)據(jù)輸入142將與器件級(jí)TDI 12直接相連接。因此，可以以服從JTAG的方式來(lái)測(cè)試最后放置的管芯。因此，最后放置的管芯不需要具有修改的狀態(tài)機(jī)。在放置最后管芯之后，獲得可根據(jù)W02007/010493的教導(dǎo)而以服從JTAG的方式來(lái)測(cè)試的器件1。還需要指出，本發(fā)明不限于一次一個(gè)地放置管芯。還可以同時(shí)放置多于一個(gè)管芯， 例如當(dāng)要放置的管芯中的一些不能經(jīng)由附加STDI 144來(lái)接收指令時(shí)。將這些管芯作為“后繼(successor)”管芯置于菊花鏈中，使得這些管芯的TDI 142與前趨(predecessor)管芯的TDO 152相連接。只要可以根據(jù)本發(fā)明的方法來(lái)訪問(wèn)第一管芯(即，具有未連接的TDI 142的管芯)，就可以以傳統(tǒng)方式來(lái)測(cè)試該第一管芯的后繼管芯，即，通過(guò)利用TDO-TDI菊花鏈提供測(cè)試數(shù)據(jù)。為了清楚，還要注意，這里，術(shù)語(yǔ)“放置”、“安裝”和“組裝”作為等價(jià)物而用于包括以下各項(xiàng)的任何組裝工藝-將管芯安裝至載體，隨后，憑借引線接合或帶卷自動(dòng)接合等，以通信方式進(jìn)行耦合；-將管芯倒裝組裝至載體，從而以通信方式進(jìn)行耦合；-將管芯安裝在諸如印制電路板之類的載體的內(nèi)部，以獲得“板上芯片”組裝。還要注意，可以將管芯直接組裝至載體，或備選地組裝至其他管芯之一。適當(dāng)?shù)兀?載體是典型地在封裝例如印制電路板、陶瓷襯底、硅中介層和引線框時(shí)使用的任何載體。載體可以包括諸如無(wú)源組件之類的附加功能，但不必須要包括。此外還要指出，適當(dāng)?shù)貙⒔M裝和測(cè)試組合在一個(gè)方法中，但這不是嚴(yán)格必須的。例如，客戶可以在另外的組裝步驟之前對(duì)由其供給者提供的部分組裝進(jìn)行測(cè)試。應(yīng)當(dāng)認(rèn)識(shí)到，本發(fā)明的方法便于使用沿用已久的JTAG測(cè)試技術(shù)來(lái)對(duì)部分地組裝的多管芯器件(如SiP)上的各個(gè)管芯進(jìn)行測(cè)試。這使得能夠?qū)@種部分組裝上的管芯進(jìn)行快速且可靠的測(cè)試，從而便于在組裝工藝的可能的最早階段檢測(cè)到缺陷，從而提高了可修復(fù)性并減小了成品率損失。典型地，使用于將管芯的STDI-in模式激活的配置信息可用于器件1的構(gòu)建者。這便于這些構(gòu)建者分別測(cè)試來(lái)自不同源的管芯，只要這些源中的每一個(gè)都提供根據(jù)本發(fā)明的教導(dǎo)的管芯即可。圖5中示出了根據(jù)本發(fā)明的檢測(cè)機(jī)制的優(yōu)選實(shí)施例。本實(shí)施例基于以下認(rèn)識(shí)典型地，主TDI 142與諸如上拉電壓源(例如，在IEEE 1149. 1標(biāo)準(zhǔn)的情況下是上拉晶體管) 之類的固定二進(jìn)制值源相連接，以確保在器件1的功能模式期間該輸入不展示出浮置行為。為此，IEEE 1149. 1標(biāo)準(zhǔn)強(qiáng)制了特定數(shù)據(jù)模式(如標(biāo)識(shí)碼或旁路比特)必須包括固定二進(jìn)制源的至少一個(gè)二進(jìn)制補(bǔ)碼(例如，在IEEE 1149. 1標(biāo)準(zhǔn)的情況下的邏輯“0”)。然而， 從技術(shù)的角度來(lái)看，將TDI 142與下拉電壓源相連接的實(shí)現(xiàn)方式同樣可行。為此，TDI連接檢測(cè)器510與TDI 142相連接，以檢測(cè)TDI 142上的邏輯補(bǔ)碼。一旦檢測(cè)到這種邏輯補(bǔ)碼，這就表明TDI 142已經(jīng)與數(shù)據(jù)驅(qū)動(dòng)源(如前趨管芯的TDO 152)相連接，這是由于固定二進(jìn)制值源已經(jīng)被在TDI 142上檢測(cè)到的補(bǔ)碼數(shù)據(jù)值超越。檢測(cè)器510 經(jīng)由邏輯門530與MUX 140耦合，邏輯門530將檢測(cè)信號(hào)與由TAP控制器510產(chǎn)生的MUX控制信號(hào)進(jìn)行組合，使得當(dāng)檢測(cè)器510已無(wú)法在檢測(cè)階段期間檢測(cè)到邏輯補(bǔ)碼從而指示TDI 142與前趨管芯未連接時(shí)，邏輯門530將強(qiáng)制MUX 150接受來(lái)自STDI 144的數(shù)據(jù)。例如，在重置管芯之后，在IEEE 1149. 1標(biāo)準(zhǔn)中定義了未連接的TDI 142由于與該輸入相連接的弱上拉晶體管而將被讀取為“1”。還已知，如果TDI 142與在前管芯相連接， 則其將從在前管芯的旁路寄存器移入“0”，或者其將開始從在前管芯移入ID碼。ID碼以 “ 1 ”開始，緊接著是管芯的JEDEC碼，該JEDEC碼由11個(gè)比特構(gòu)成，其中，全“ 1 ”碼在該標(biāo)準(zhǔn)中是無(wú)效的。因此，保證在將所選數(shù)據(jù)寄存器移位至少12次(圖2中的移位DR)之后，一定已經(jīng)經(jīng)由TDI 142將二進(jìn)制補(bǔ)碼(即，邏輯“0”)移入TAP中。在來(lái)自“測(cè)試邏輯重置”狀態(tài)(見圖幻的重置之后，這也將成立，此后，第一個(gè)動(dòng)作將是指令移位(圖2中的移位IR)。在該第一指令移位期間，如標(biāo)準(zhǔn)所定義的，先導(dǎo)的“1” 之后必須緊接著“0”，此后，將從前趨TDO 152接收初始指令寄存器的其余比特內(nèi)容。在這種情況下，將在僅兩個(gè)移位周期內(nèi)檢測(cè)到TDI 142的連接。對(duì)此，應(yīng)當(dāng)認(rèn)識(shí)到，未連接的TDI 142將不生成其弱固定值的二進(jìn)制補(bǔ)碼(例如， 在服從IEEE 1149. 1的測(cè)試裝置的情況下是邏輯“0”)，從而使TDI連接檢測(cè)器510的輸出保持為該固定值的二進(jìn)制補(bǔ)碼(例如，邏輯“0”)，從而指示TDI 142的未連接狀態(tài)。然而， 在該狀態(tài)下，TDI連接檢測(cè)器510仍然對(duì)TDI 142的改變敏感，這可以出現(xiàn)在對(duì)管芯進(jìn)行進(jìn)一步測(cè)試期間，例如，在設(shè)計(jì)者憑借外部探測(cè)裝置將邏輯低強(qiáng)制于未連接的TDI 142的情況下。在這種情形下，TDI連接檢測(cè)器510應(yīng)當(dāng)無(wú)法在初始檢測(cè)時(shí)段之后影響MUX 140的狀態(tài)。因此，將TDI 142的連接狀態(tài)的活動(dòng)檢測(cè)限于有限的時(shí)段可能是有利的。為此，檢測(cè)電路500還可以包括第一更新檢測(cè)器520，第一更新檢測(cè)器520確保一旦檢測(cè)到重置后的第一更新信號(hào)(例如，圖2中的“更新DR”或“更新頂”)，檢測(cè)電路500的輸出就固定，而不論TDI 142上的電壓改變與否。第一更新檢測(cè)器520耦合在檢測(cè)器510和邏輯門530之間。第一更新檢測(cè)器520響應(yīng)于由TAP控制器110產(chǎn)生的任何更新信號(hào)，并確保在已從TAP 控制器110接收到第一更新信號(hào)之后在該第一更新檢測(cè)器520的輸出處生成固定信號(hào)。圖6更詳細(xì)地示出了檢測(cè)電路500的可能實(shí)施例。TDI連接檢測(cè)器510包括順序元件620 (例如邊緣觸發(fā)的或其他類型的雙穩(wěn)態(tài)多諧振蕩器)，該順序元件620由測(cè)試時(shí)鐘 TCK控制，并具有經(jīng)由或(OR)門610與TDI 142相連接的數(shù)據(jù)輸入D。OR門610在反相輸入處接收到TDI 142。經(jīng)由反饋路徑630將順序元件620的輸出反饋至OR門610的另一輸入。因此，一旦在TDI 142上檢測(cè)到對(duì)TDI 142與前趨TDO 152之間的連接加以指示的邏輯 “0”，OR門610的反相輸入就將檢測(cè)到邏輯“1”，從而在其輸出處生成邏輯“1”，在下一 TCK 周期中將該邏輯“1”計(jì)時(shí)進(jìn)入順序元件620。反饋路徑630確保將順序元件620的輸出Q 處的邏輯“1”連續(xù)提供給OR門610，從而將OR門610和順序元件620鎖定至穩(wěn)定狀態(tài)，直到順序元件620被重置信號(hào)(如TRSTn)重置為止，該重置使順序元件初始化至邏輯“0”狀態(tài)。第一更新檢測(cè)器520包括順序元件650 (例如邊緣觸發(fā)的或其他類型的雙穩(wěn)態(tài)多諧振蕩器)，該順序元件650由來(lái)自TAP控制器110的更新信號(hào)“更新(UPDATE) ”控制，并且該順序元件650的數(shù)據(jù)輸入D經(jīng)由與(AND)門640與TDI連接檢測(cè)器510相連接。經(jīng)由反饋路徑660將順序元件650的輸出反饋至AND門610的另一輸入。順序元件650被配置為在重置(例如，利用重置信號(hào)TRSTn重置)時(shí)初始化至邏輯“1”。因此，當(dāng)TDI輸入檢測(cè)器 510在其輸出處憑借邏輯“0”發(fā)信號(hào)通知未連接的TDI時(shí)，AND門640將在其輸出處生成邏輯“0”，在TAP控制器110生成第一更新信號(hào)時(shí)，該邏輯“0”將被計(jì)時(shí)進(jìn)入更新檢測(cè)器520 的順序元件650。明顯地，反饋路徑660將順序元件650中的邏輯“0”反饋至AND門640， 從而將更新檢測(cè)器520鎖定以生成邏輯“0” (由于AND門640已對(duì)其輸入處來(lái)自TDI檢測(cè)器510的的任何變化不敏感)，直到重置檢測(cè)電路500為止。TDI連接檢測(cè)器510還可以用于確保多管芯器件的可測(cè)試性，在該多管芯器件中， 將第一管芯IOOa的TDI 142以及STDI 144都與管芯級(jí)TDI 12相連接是不可行的，例如這是由于TDI 12的管腳引線不能夠支持兩個(gè)接合線(即，與管芯IOOa的TDI 142和STDI 144都相連接)。在僅有第一管芯IOOa的STDI 144與管芯級(jí)TDI 12相連接的情形下，TDI 連接檢測(cè)器510確保盡管第一管芯IOOa的TDI 142未連接，也仍然可以測(cè)試整個(gè)多管芯器件，這是由于管芯IOOa的TDI連接檢測(cè)器510將確保選擇管芯IOOa的STDI 144將數(shù)據(jù)轉(zhuǎn)發(fā)至管芯菊花鏈中的后繼管芯100b、100c。需要指出，對(duì)MUX 140進(jìn)行控制的備選方式也是可行的。例如，在肯定了編碼后的標(biāo)識(shí)符與接收數(shù)據(jù)模式之間存在匹配的情況下，上述解碼邏輯可以以相同方式影響MUX控制信號(hào)。這意味著數(shù)據(jù)模式識(shí)別與TDI連接檢測(cè)器510具有相同的初始效應(yīng)。在這種情況下，來(lái)自解碼邏輯的比較器信號(hào)應(yīng)當(dāng)由與更新檢測(cè)器520類似的一次檢測(cè)器來(lái)處理。在未標(biāo)明地址的管芯的情況下，解碼邏輯不對(duì)MUX 140進(jìn)行選通，TAP控制器110仍然控制MUX 140。在第一更新信號(hào)之后，MUX 140將是穩(wěn)定的，直到重置(例如JTAG重置)或當(dāng)被私有指令顯式改變時(shí)為止，如前所述。應(yīng)當(dāng)注意，上述實(shí)施例示意而非限制本發(fā)明，并且在不脫離所附權(quán)利要求的范圍的前提下，本領(lǐng)域技術(shù)人員能夠設(shè)計(jì)出許多備選實(shí)施例。在權(quán)利要求中，置于括號(hào)之間的任何參考標(biāo)記不應(yīng)解釋為限制權(quán)利要求。詞語(yǔ)“包括”并不排除存在除權(quán)利要求中所列出的元件或步驟以外的元件或步驟。元件之前的詞語(yǔ)“一”或“一個(gè)”并不排除存在多個(gè)這種元件。可以憑借包括多個(gè)不同元件在內(nèi)的硬件來(lái)實(shí)現(xiàn)本發(fā)明。在列舉了多個(gè)裝置的設(shè)備權(quán)利要求中，這些裝置中的多個(gè)裝置可以由同一項(xiàng)硬件來(lái)體現(xiàn)。在互不相同的從屬權(quán)利要求中記載特定手段的起碼事實(shí)并不表示不能用這些手段的組合來(lái)獲得有益效果。
權(quán)利要求
1.一種對(duì)部分地組裝的多管芯器件(1)進(jìn)行測(cè)試的方法，所述器件包括 -載體(300)，包括器件級(jí)測(cè)試數(shù)據(jù)輸入(1 和器件級(jí)測(cè)試數(shù)據(jù)輸出(18)；-所述載體上的第一管芯，所述第一管芯(IOOc)具有測(cè)試訪問(wèn)端口，所述測(cè)試訪問(wèn)端口包括主測(cè)試數(shù)據(jù)輸入(142)、輔測(cè)試數(shù)據(jù)輸入(144)和測(cè)試數(shù)據(jù)輸出(152)，所述測(cè)試訪問(wèn)端口由測(cè)試訪問(wèn)端口控制器(110)來(lái)控制；其中，所述第一管芯(IOOc)的輔測(cè)試數(shù)據(jù)輸入(144)以通信方式與器件級(jí)測(cè)試數(shù)據(jù)輸入(1 耦合，所述第一管芯(IOOc)的測(cè)試數(shù)據(jù)輸出(15 以通信方式與器件級(jí)測(cè)試數(shù)據(jù)輸出(18)耦合； 所述方法包括以下步驟-使所述第一管芯(IOOc)處于所述第一管芯(IOOc)接受來(lái)自所述第一管芯(IOOc)的輔測(cè)試數(shù)據(jù)輸入(144)的測(cè)試指令的狀態(tài)；-將測(cè)試數(shù)據(jù)提供給所述第一管芯(100c)，包括通過(guò)所述器件級(jí)測(cè)試數(shù)據(jù)輸入(12)向所述第一管芯(IOOc)的輔測(cè)試數(shù)據(jù)輸入(144)提供測(cè)試指令；以及-在器件級(jí)測(cè)試數(shù)據(jù)輸出(18)上，從所述第一管芯(IOOc)收集測(cè)試結(jié)果。
2.根據(jù)權(quán)利要求1所述的方法，其中，使所述第一管芯(IOOc)處于狀態(tài)的步驟包括 向所述第一管芯(IOOc)的所選寄存器提供配置信息，以使所述第一管芯(IOOc)處于所述狀態(tài)。
3.根據(jù)權(quán)利要求2所述的方法，其中，所選寄存器包括耦合在所述第一管芯(IOOc)的所述輔測(cè)試數(shù)據(jù)輸入(144)和所述測(cè)試數(shù)據(jù)輸出(15 之間的標(biāo)識(shí)寄存器(106)，所述第一管芯還包括與所述標(biāo)識(shí)寄存器(106)耦合的比較邏輯，以及，使所述第一管芯處于所述第一管芯接受來(lái)自所述第一管芯的輔測(cè)試數(shù)據(jù)輸入(144)的測(cè)試指令的狀態(tài)的步驟包括-將所述第一管芯(IOOc)的測(cè)試訪問(wèn)端口控制器(110)重置為使得所述標(biāo)識(shí)寄存器 (106)與所述輔測(cè)試數(shù)據(jù)輸入(144)耦合；-經(jīng)由器件級(jí)測(cè)試數(shù)據(jù)輸入(1 將配置信息移入所述標(biāo)識(shí)寄存器(106)； -將所提供的配置信息與存儲(chǔ)在所述第一管芯(IOOc)中的標(biāo)識(shí)碼進(jìn)行比較；以及 -在配置信息和標(biāo)識(shí)碼匹配的情況下，使測(cè)試訪問(wèn)端口(IOOc)能夠經(jīng)由所述輔測(cè)試數(shù)據(jù)輸入(144)來(lái)接收測(cè)試指令。
4.根據(jù)權(quán)利要求1所述的方法，其中，所述測(cè)試訪問(wèn)端口控制器(110)包括測(cè)試輸入選擇管腳，所述方法還包括將所述測(cè)試輸入選擇管腳與載體級(jí)配置輸入相連接，以及，使所述第一管芯(IOOc)處于所述狀態(tài)的步驟包括向所述測(cè)試輸入選擇管腳提供輔測(cè)試輸入選擇信號(hào)。
5.根據(jù)權(quán)利要求1所述的方法，其中，主測(cè)試數(shù)據(jù)輸入管腳(14 與弱固定二進(jìn)制值源相連接，所述第一管芯(IOOc)包括用于檢測(cè)主測(cè)試數(shù)據(jù)輸入(14 上的二進(jìn)制補(bǔ)碼的檢測(cè)器(510)，以及，使所述第一管芯(IOOc)處于所述狀態(tài)的步驟包括響應(yīng)于所述檢測(cè)器(510)發(fā)信號(hào)通知在主測(cè)試數(shù)據(jù)輸入(14 上不存在二進(jìn)制補(bǔ)碼，選擇輔測(cè)試數(shù)據(jù)輸入 (144)。
6.根據(jù)權(quán)利要求1所述的方法，其中，所述方法包括用于形成部分地組裝的多管芯器件的以下組裝步驟-提供包括器件級(jí)測(cè)試數(shù)據(jù)輸入(12)和器件級(jí)測(cè)試數(shù)據(jù)輸出(18)的載體(300)； -將第一管芯組裝至所述載體，所述第一管芯(IOOc)具有測(cè)試訪問(wèn)端口，所述測(cè)試訪問(wèn)端口包括主測(cè)試數(shù)據(jù)輸入(142)、輔測(cè)試數(shù)據(jù)輸入(144)和測(cè)試數(shù)據(jù)輸出(152)，所述測(cè)試訪問(wèn)端口由測(cè)試訪問(wèn)端口控制器(110)來(lái)控制，所述組裝步驟包括以通信方式將所述第一管芯(IOOc)的輔測(cè)試數(shù)據(jù)輸入(144)與器件級(jí)測(cè)試數(shù)據(jù)輸入(1 耦合，并將所述第一管芯(IOOc)的測(cè)試數(shù)據(jù)輸出(15 與器件級(jí)測(cè)試數(shù)據(jù)輸出(18)耦合。
7.根據(jù)權(quán)利要求1所述的方法，還包括-將附加管芯(IOOb)組裝至所述載體或組裝在所述第一管芯上，所述附加管芯具有測(cè)試訪問(wèn)端口，所述測(cè)試訪問(wèn)端口包括主測(cè)試數(shù)據(jù)輸入(142)、輔測(cè)試數(shù)據(jù)輸入(144)和測(cè)試數(shù)據(jù)輸出(15 ；所述組裝步驟包括以通信方式將所述附加管芯(IOOb)的輔測(cè)試數(shù)據(jù)輸入(15 與器件級(jí)測(cè)試數(shù)據(jù)輸入(1 耦合，并將所述附加管芯(IOOc)的測(cè)試數(shù)據(jù)輸出 (152)與所述第一管芯(IOOb)的主測(cè)試數(shù)據(jù)輸入(14 耦合；-使所述附加管芯(IOOb)處于所述附加管芯接受來(lái)自所述附加管芯的輔測(cè)試數(shù)據(jù)輸入(144)的測(cè)試指令的狀態(tài)；-將測(cè)試數(shù)據(jù)提供給所述附加管芯(100b)，包括向所述附加管芯的輔測(cè)試數(shù)據(jù)輸入 (144)提供測(cè)試指令；以及經(jīng)由先前放置的管芯(100c)，在器件級(jí)測(cè)試數(shù)據(jù)輸出(1 上從所述附加管芯(IOOb)收集測(cè)試結(jié)果。
8.根據(jù)權(quán)利要求6所述的方法，還包括針對(duì)另外的附加管芯(IOOa)重復(fù)權(quán)利要求6的步驟，其中，另外的附加管芯(IOOa)的測(cè)試數(shù)據(jù)輸出(152)以導(dǎo)電方式與先前放置的附加管芯(IOOb)的主測(cè)試數(shù)據(jù)輸入(14 耦合，收集測(cè)試結(jié)果的步驟包括通過(guò)先前放置的管芯 (lOOa-c)所形成的菊花鏈來(lái)收集測(cè)試結(jié)果。
9.根據(jù)權(quán)利要求7或8所述的方法，還包括-將最后管芯(IOOa)組裝至所述載體或組裝在被組裝至所述載體的任何管芯上，所述最后管芯具有測(cè)試訪問(wèn)端口，所述測(cè)試訪問(wèn)端口包括主測(cè)試數(shù)據(jù)輸入(14 和測(cè)試數(shù)據(jù)輸出(152)，所述組裝步驟包括-以通信方式將所述最后管芯(IOOa)的主測(cè)試數(shù)據(jù)輸入(14 與器件級(jí)測(cè)試數(shù)據(jù)輸入 (12)耦合，并將所述附加管芯的測(cè)試數(shù)據(jù)輸出(152)與先前放置的附加管芯的主測(cè)試數(shù)據(jù)輸入(142)耦合；-向所述最后管芯(IOOa)提供測(cè)試數(shù)據(jù)，包括向所述最后管芯的主測(cè)試數(shù)據(jù)輸入 (142)提供測(cè)試指令；以及-經(jīng)由先前放置的管芯所形成的菊花鏈，在器件級(jí)測(cè)試數(shù)據(jù)輸出(18)上收集所述最后管芯(IOOa)的測(cè)試結(jié)果。
10.根據(jù)權(quán)利要求7或8所述的方法，還包括如果測(cè)試結(jié)果指示菊花鏈斷裂，則經(jīng)由菊花鏈中的管芯(lOOa-c)的輔測(cè)試數(shù)據(jù)輸入(144)來(lái)訪問(wèn)菊花鏈中的所述管芯(IOOa-C)。
11.一種包括測(cè)試裝置的集成電路管芯，所述測(cè)試裝置包括-測(cè)試訪問(wèn)端口，包括主測(cè)試數(shù)據(jù)輸入(142)、輔測(cè)試數(shù)據(jù)輸入(144)和測(cè)試數(shù)據(jù)輸出 (152)；-復(fù)用器(140)，具有分別與主測(cè)試數(shù)據(jù)輸入(14 和輔測(cè)試數(shù)據(jù)輸入(144)耦合的相應(yīng)的輸入；-多個(gè)寄存器，包括指令寄存器(108)，所述多個(gè)寄存器耦合在復(fù)用器(140)和測(cè)試數(shù)據(jù)輸出(152)之間；-檢測(cè)裝置(510)，用于檢測(cè)經(jīng)由輔測(cè)試數(shù)據(jù)輸入(144)接收測(cè)試指令的先決條件；以及-測(cè)試訪問(wèn)端口控制器(110)，用于響應(yīng)于所述檢測(cè)裝置，將指令寄存器(108)與輔測(cè)試數(shù)據(jù)輸入(144)耦合。
12.根據(jù)權(quán)利要求11所述的集成電路，其中，所述檢測(cè)裝置包括與所述測(cè)試訪問(wèn)端口的數(shù)據(jù)寄存器耦合的比較邏輯。
13.根據(jù)權(quán)利要求12所述的集成電路，其中，所述數(shù)據(jù)寄存器是標(biāo)識(shí)寄存器(106)，所述測(cè)試訪問(wèn)端口被配置為響應(yīng)于重置信號(hào)，將標(biāo)識(shí)寄存器(106)與輔測(cè)試數(shù)據(jù)輸入(144)耦合；以及響應(yīng)于比較邏輯在標(biāo)識(shí)寄存器(106)中檢測(cè)到配置信息，將指令寄存器(108)與輔測(cè)試數(shù)據(jù)輸入(144)耦合。
14.根據(jù)權(quán)利要求11、12或13所述的集成電路管芯，其中，所述指令寄存器(108)包括用于存儲(chǔ)比特標(biāo)志的寄存器單元，所述比特標(biāo)志指示主測(cè)試數(shù)據(jù)輸入(142)的選擇，所述復(fù)用器(140)響應(yīng)于所述比特標(biāo)志。
15.根據(jù)權(quán)利要求11所述的集成電路，其中，所述檢測(cè)裝置被所述測(cè)試訪問(wèn)端口控制器(110)所包括，所述檢測(cè)裝置包括測(cè)試數(shù)據(jù)輸入選擇管腳，所述測(cè)試數(shù)據(jù)輸入選擇管腳響應(yīng)于測(cè)試數(shù)據(jù)輸入選擇信息，所述測(cè)試訪問(wèn)端口控制器(110)與所述測(cè)試數(shù)據(jù)輸入選擇管腳耦合。
16.根據(jù)權(quán)利要求11所述的集成電路，其中，所述主測(cè)試數(shù)據(jù)輸入(14 與弱固定二進(jìn)制值源相連接，所述檢測(cè)裝置包括用于檢測(cè)主測(cè)試數(shù)據(jù)輸入(14 上的二進(jìn)制補(bǔ)碼的檢測(cè)器(510)。
17.根據(jù)權(quán)利要求16所述的集成電路，其中，所述檢測(cè)器(510)包括與主測(cè)試數(shù)據(jù)輸入 (142)耦合的輸入以及與另一檢測(cè)器(520)耦合的輸出，所述另一檢測(cè)器(520)用于檢測(cè)測(cè)試訪問(wèn)端口控制器更新信號(hào)的第一實(shí)例，所述另一檢測(cè)器(520)具有與邏輯門(530)耦合的輸出，所述邏輯門(530)進(jìn)一步被配置為從測(cè)試訪問(wèn)端口控制器(110)接收復(fù)用器配置信號(hào)，所述復(fù)用器(140)響應(yīng)于所述邏輯門(530)。
18.一種部分地組裝的多管芯器件(1)，包括-載體，具有器件級(jí)測(cè)試數(shù)據(jù)輸入(12)和器件級(jí)測(cè)試數(shù)據(jù)輸出(18)；以及-根據(jù)權(quán)利要求11至17所述的被組裝至所述載體的第一集成電路管芯(100)，其中， 第一管芯(1OOc)的輔測(cè)試數(shù)據(jù)輸入(144)以通信方式與器件級(jí)測(cè)試數(shù)據(jù)輸入(12)耦合， 第一管芯(IOOc)的測(cè)試數(shù)據(jù)輸出(15 以通信方式與器件級(jí)測(cè)試數(shù)據(jù)輸出(18)耦合。
19.一種多管芯器件(1)，包括-器件級(jí)測(cè)試數(shù)據(jù)輸入(12)；-器件級(jí)測(cè)試數(shù)據(jù)輸出(18)；以及-在所述器件級(jí)測(cè)試數(shù)據(jù)輸入(12)和所述器件級(jí)測(cè)試數(shù)據(jù)輸出(18)之間的菊花鏈中組織的多個(gè)集成電路管芯(1OOa-C)，所述多個(gè)集成電路管芯(1OOa-C)包括至少一個(gè)根據(jù)權(quán)利要求11至17中任一項(xiàng)所述的集成電路管芯。
全文摘要
本發(fā)明公開了一種對(duì)部分地組裝的多管芯器件(1)進(jìn)行測(cè)試的方法，包括提供包括器件級(jí)測(cè)試數(shù)據(jù)輸入(12)和器件級(jí)測(cè)試數(shù)據(jù)輸出(18)在內(nèi)的載體(300)；將第一管芯置于所述載體上，所述第一管芯(100c)的測(cè)試訪問(wèn)端口包括主測(cè)試數(shù)據(jù)輸入(142)、輔測(cè)試數(shù)據(jù)輸入(144)和測(cè)試數(shù)據(jù)輸出(152)，所述測(cè)試訪問(wèn)端口由測(cè)試訪問(wèn)端口控制器(110)來(lái)控制；以通信方式將所述第一管芯的輔測(cè)試數(shù)據(jù)輸入(144)與器件級(jí)測(cè)試數(shù)據(jù)輸入(12)耦合，并將所述第一管芯的測(cè)試數(shù)據(jù)輸出(152)與器件級(jí)測(cè)試數(shù)據(jù)輸出(18)耦合；向所述第一管芯提供配置信息，以使所述第一管芯處于所述第一管芯接受來(lái)自其輔測(cè)試數(shù)據(jù)輸入(144)的測(cè)試指令的狀態(tài)；對(duì)所述第一管芯進(jìn)行測(cè)試，所述測(cè)試包括通過(guò)所述器件級(jí)測(cè)試數(shù)據(jù)輸入(12)向所述第一管芯的輔測(cè)試數(shù)據(jù)輸入(144)提供測(cè)試指令；以及在器件級(jí)測(cè)試數(shù)據(jù)輸出(18)上，收集所述第一管芯的測(cè)試結(jié)果。從而，可以使用集成的邊界掃描測(cè)試架構(gòu)來(lái)對(duì)諸如系統(tǒng)級(jí)封裝之類的部分地組裝的多管芯器件的管芯進(jìn)行測(cè)試。
文檔編號(hào)G01R31/3185GK102165328SQ200980137950
公開日2011年8月24日 申請(qǐng)日期2009年9月26日 優(yōu)先權(quán)日2008年9月26日
發(fā)明者亞歷山大·塞巴斯蒂安·比文格, 弗蘭西斯庫(kù)斯·杰拉德斯·瑪麗亞·德·瓊 申請(qǐng)人:Nxp股份有限公司