專利名稱：集成電路測試裝置及應用方法
集成電路測試裝置及應用方法本發(fā)明涉及集成電路的測試裝置及其應用方法。其涉及允許確定電子器件對質(zhì)子的初級電離的靈敏度的裝置。本發(fā)明的目的在于解決與控制質(zhì)子的能量有關(guān)的一部分問題。在現(xiàn)有技術(shù)中，已知在空間、大氣和地面處的自然輻射環(huán)境中，存在一定數(shù)量的質(zhì)子。這些質(zhì)子是能夠與構(gòu)成電子器件的物質(zhì)相互作用的粒子。質(zhì)子與構(gòu)成電子器件的物質(zhì)的這種相互作用可能引起故障，如果該故障是由單個粒子的通過而產(chǎn)生的，則將其稱作“單
牛(evenements siguliers) ”。質(zhì)子與構(gòu)成電子器件的物質(zhì)的這種相互作用根據(jù)兩種機制來進行，其危險性取決于粒子的能量級別。第一種機制建立核相互作用，如圖Ia中所示。在核相互作用期間，質(zhì)子有一定的可能性與靶原子核相互作用，從而導致發(fā)射次級粒子。雖然核與質(zhì)子之間相互作用的這種可能性相對而言并不大，但是由發(fā)射次級粒子導致的電離可能引起單事件。圖Ib中示出的第二種機制建立庫倫相互作用。在這種情況下，質(zhì)子是能夠通過庫倫相互作用引起靶原子電離的帶電粒子。雖然該機制在質(zhì)子每次通過構(gòu)成器件的物質(zhì)時都發(fā)生，但是，如圖2中所示，對于硅而言，每單位長度所產(chǎn)生的電荷數(shù)量(電子阻止本領)相對而言較少，且僅在能量接近0.055MeV(兆電子伏)時才能達到其最大值。電子阻止本領達到最大的位置被本領域技術(shù)人員稱作“布拉格峰(Pic de Bragg)”。質(zhì)子與物質(zhì)的相互作用的布拉格峰的能量值按照靶半導體的材料的不同而不同。盡管本發(fā)明說明書的下文將使用表征質(zhì)子與硅的相互作用的該能量值和電子阻止本領值，但是，在能夠通過已知的可用軟件——SRIM(www. srim. org)獲得如圖2示出的曲線類型的范圍內(nèi)，本發(fā)明可應用于所有其它的半導體材料。因此，圖2是示出硅中的質(zhì)子的電子阻止本領的曲線圖。該曲線圖表現(xiàn)由硅中的質(zhì)子的庫倫相互作用引起的每單位長度的能量損失。由此可見，曲線最大值位于相當于與 0. 538MeV/cm2/mg對應的電子阻止本領0. 055MeV附近。該曲線圖還示出當質(zhì)子的能量增大時，質(zhì)子的電子阻止本領的值迅速地減小。即便對于近期出現(xiàn)新的技術(shù)(即分辨率大于130納米的蝕刻)，核相互作用也是導致故障的質(zhì)子與硅的相互作用的唯一機制。但是，通過模擬進行但仍為試驗性質(zhì)的最新研究證明質(zhì)子的直接電離機制能夠在更為集成的器件中引起單事件，如基于IBM 65納米 SOI (絕緣襯底上的硅)的SRAM(靜態(tài)隨機存取存儲器)的存儲器技術(shù)獲得的試驗結(jié)果所表明的那樣。絕緣襯底上的硅(SOI)技術(shù)是指在半導體的制造中用硅-絕緣材料層代替?zhèn)鹘y(tǒng)的硅襯底，以提高其性能。針對這些器件的故障率估算出的影響是不可忽視的，對質(zhì)子環(huán)境很重要的航空領域的電子器件而言尤為如此，大氣領域也一樣。該問題的另一方面涉及構(gòu)造的屏蔽的效果。 事實上，質(zhì)子在與器件相互作用前已失去一部分能量。對于器件而言的質(zhì)子譜可能與標稱譜大不相同。根據(jù)在到達電子器件的靈敏區(qū)之前所穿過的材料的類型和厚度，通過直接電離產(chǎn)生故障的質(zhì)子可能來自很不一樣的初始能量級別。
圖3是按照質(zhì)子能量來說對于質(zhì)子在鋁中的行程的影響的示意圖。對于在鋁中行進10毫米和在硅中行進1毫米的質(zhì)子而言，如果該質(zhì)子的初始能量為50MeV，則會在靈敏區(qū)引起可能很危險的直接電離類型的相互作用。如果質(zhì)子的能量較小，則其將被阻止在材料中。如果其能量大于50MeV，其直接電離將較弱。或者，如果僅穿過2毫米的鋁的質(zhì)子的能量約為24MeV，其會被視為更加危險。為了能夠量化對于給定的質(zhì)子環(huán)境所達到的故障的數(shù)量，設置用于表征先進技術(shù)對質(zhì)子的直接電離的靈敏度的裝置尤為重要。然而，表征電子器件對質(zhì)子直接電離的靈敏度的難度很大，其原因在于針對該現(xiàn)象啟用的能量范圍從試驗上難以實現(xiàn)。事實上，為了使質(zhì)子直接電離的現(xiàn)象明顯，必須能夠足夠精細地控制能量，以便當質(zhì)子達到器件的靈敏區(qū)時質(zhì)子的能量接近0. 055MeV(0. 055MeV是針對硅而言的，針對其它半導體材料的話該值將不同)。所謂器件的靈敏區(qū)，指的是其中積累的電荷被有效地收集并會對器件故障的引發(fā)有貢獻的區(qū)域。由于在器件和質(zhì)子源之間的金屬化層、殼體、空氣層導致質(zhì)子能量的改變，因此使質(zhì)子直接電離現(xiàn)象的研究更為困難。圖4是示出根據(jù)質(zhì)子能量的質(zhì)子在鋁層中的行程的曲線圖。對IMeV的入射質(zhì)子而言，8微米的鋁層引起質(zhì)子能量減少O.SMeV。因此，在將器件靈敏區(qū)中的入射質(zhì)子束分開的各個層并非都已知的情況下，即這些層的組成和厚度并非都已知的情況下，難以對質(zhì)子的能量進行調(diào)節(jié)以使電離最大化。因此，本發(fā)明通過提出一種集成電路測試裝置來解決上述問題，該裝置通過解除與入射能量的選擇有關(guān)的問題，從而允許評估器件對質(zhì)子的初級電離的靈敏度。在本發(fā)明中，為了解決上述問題，為了確保大量能量為0. 055MeV (針對硅的布拉格峰的能量位置)的質(zhì)子能夠達到器件靈敏區(qū)，可在器件與轟擊設備之間設置厚度不均勻的掩模。在掩模較細的地方，入射輻射中的低能量質(zhì)子效果顯著地射擊器件。在厚度更大的地方，只有高能量質(zhì)子效果顯著地射擊器件。該掩?？稍陔娮悠骷獠?，可由電子器件的襯底構(gòu)成。因此，本發(fā)明的目的在于一種集成電路的測試裝置，所述裝置包括-板，所述板接納所述集成電路并包括允許在測試期間對所述集成電路供電并測量所述集成電路的運轉(zhuǎn)的器件；-輻射設備，用于使所述電路受到質(zhì)子的轟擊；其特征在于所述裝置包括厚度改變的掩模，所述掩模被設置在所述集成電路上的轟擊入口區(qū)域和所述集成電路的注入?yún)^(qū)之間。本發(fā)明還包括以下特征之一-所述掩模是具有按照一個或兩個尺寸的斜面的斜面狀掩模；-所述斜面狀掩模至少在局部包括一種厚度和/或?qū)傩?，該厚度?或?qū)傩允官|(zhì)子在穿過了該局部的厚度之后在所述靈敏區(qū)處的剩余能量接近針對質(zhì)子與所述集成電路的半導體材料的相互作用的布拉格峰的能量位置；-所述斜面狀掩模在一處具有如下厚度對于該厚度質(zhì)子在所述靈敏區(qū)處的剩余能量大于針對質(zhì)子與所述集成電路的半導體材料的相互作用的布拉格峰的能量位置，以及所述掩模在另一處包括如下厚度對于該厚度入射質(zhì)子的能量被完全吸收；
-所述掩?；谝釉谒黾呻娐飞系牟考硇纬?，或者基于所述集成電路自身的襯底中的部件來形成；-經(jīng)由與所述注入?yún)^(qū)對應的前表面將所述集成電路設置在所述板上，并且與所述襯底對應的、與所述注入?yún)^(qū)相對的后表面承受轟擊；-所述輻射設備包括質(zhì)子加速器。本發(fā)明還涉及一種集成電路的測試方法，所述方法包括下列操作-把要測試的集成電路設置在測試板上，以便對所述集成電路供電并使其運轉(zhuǎn)；-在測試期間使得要測試的所述集成電路受到質(zhì)子的轟擊；-在所述集成電路上的所述轟擊入口區(qū)域和所述集成電路的注入?yún)^(qū)之間設置厚度改變的掩模；-在測試期間測量所述集成電路的運轉(zhuǎn)。本發(fā)明還包括下列操作中之一-借助局部誤差的注射設備來給出要測試的所述集成電路的靈敏區(qū)的圖形；-該圖形產(chǎn)生所述集成電路中的邏輯地址和所述集成電路中的地理地址之間的對應關(guān)系；-通過在轟擊測試期間測量所述集成電路的運轉(zhuǎn)，識別遭受到與該轟擊對應的功能故障的邏輯地址；-借助所述圖形，推斷與該轟擊對應的功能障礙的地理位置；-測量所述掩模的在與所述轟擊對應的功能失效的地理位置處的厚度；-推斷引起功能失效的厚度，從而推斷對于質(zhì)子直接電離的靈敏度的特性。通過閱讀以下描述并參照附圖，將更好地理解本發(fā)明。附圖僅作為示例示出，而不是限制本發(fā)明。附圖中圖Ia至Ib 硅中的質(zhì)子的相互作用機制的示意圖(已描述)；圖2 示出硅中的質(zhì)子的電子阻止本領的曲線圖(已描述)；圖3 按照質(zhì)子能量來說對于質(zhì)子在鋁中的行程的影響的示意圖(已描述)；圖4 示出根據(jù)質(zhì)子能量的質(zhì)子在鋁中的行程的曲線圖(已描述)；圖5 根據(jù)本發(fā)明的測試裝置的示意圖；圖6a至6b 根據(jù)本發(fā)明的掩模類型的示意圖；圖7 根據(jù)本發(fā)明的掩?；蛞r底的機械薄化手段的示意圖；圖8 根據(jù)本發(fā)明的掩模的示意圖；圖9 表現(xiàn)SRAM存儲器的比特位的物理位置與邏輯地址之間的對應關(guān)系的圖形。

圖10 根據(jù)本發(fā)明的方法的功能圖。圖5是根據(jù)本發(fā)明的集成電路2的測試裝置1的示意圖。被粗略放大的該集成電路2是安裝在板3之上以接受一組可靠性測試的電子器件。該板3包括用于給集成電路2 供電并使其運轉(zhuǎn)的電路4。板3還包括用于測量集成電路2在測試期間的運轉(zhuǎn)的電路5。裝置1包括用于進行測試的輻射設備6，以實現(xiàn)用質(zhì)子7轟擊電路2。然而，使用輻射設備6難以使質(zhì)子7的直接電離的現(xiàn)象明顯。通過在電路2上進行的質(zhì)子7的轟擊，必須能夠足夠精細地控制發(fā)射的能量，以便質(zhì)子7在到達器件的靈敏區(qū) 11時具有接近布拉格峰的能量位置(對硅而言是0. 055MeV)的能量。事實上，硅中的質(zhì)子7的電子阻止本領的最大值位于0. 055MeV附近。為了解決該問題，本發(fā)明提出添加厚度改變的掩模8，掩模8被設置在電路2上的轟擊入口區(qū)域與電路2的注入?yún)^(qū)域之間。電路2經(jīng)與注入?yún)^(qū)域10對應的前表面布置在板3 上，并且電路2的與襯底12對應的后表面9 (該后表面9與注入?yún)^(qū)10相對)承受轟擊。該注入?yún)^(qū)域10是電路2的功能區(qū)域，因此其是靈敏區(qū)。為實現(xiàn)測試，電路2的殼體優(yōu)選地在其后表面9 (即與靈敏區(qū)11對置的表面)上敞開，以便質(zhì)子僅穿過襯底而不穿過屬性未知的鍍金屬化層。電路2可在殼體內(nèi)包括由半導體材料例如硅制成的η或ρ型的襯底12，在其中注入η型區(qū)域10以用于ρ型襯底，反之亦然。當襯底12為η型時，在襯底12的ρ型部分中至少包括一個擴散區(qū)13，反之亦然。與襯底12—樣，區(qū)域可包括取決于區(qū)域的屬性的η或 P型擴散區(qū)14。這樣的布置導致產(chǎn)生對電離作用非常靈敏的二極管和/或晶體管和/或晶閘管，從而限定器件對這些作用的靈敏區(qū)11。盡管本發(fā)明在此是針對硅技術(shù)的器件示出的，但是完全可想到將其應用于其它半導體材料，比如SiC、GaN等。在本發(fā)明中，如圖6a和6b分別所示，掩模8被加工成斜面形狀，具有按照一個或兩個尺寸的斜面。在此，掩模被示為是另加上的。在本發(fā)明的一種優(yōu)選實施方式中，將半導體材料的襯底12薄化以形成掩模8。在這種情況下，掩模是通過將襯底厚度局部減小而得到的。該薄化可從機械上實現(xiàn)。這種薄化實現(xiàn)為斜面，以便在電路2的表面上襯底的剩余厚度改變。為了使電路2能夠在與薄化前一樣的電壓、頻率、溫度范圍下運轉(zhuǎn)，該機械薄化不應破壞電路2的結(jié)構(gòu)。圖7示出在要添加在所述集成電路2上的部件或者在集成電路2自身的襯底12 上借助工具15 (例如是磨削工具)來形成的。為此，在磨削期間掩模8或襯底12被固定楔 17、18保持在斜坡16上。要測試的集成電路2的尺寸越小，斜坡16坡度越大。目的在于獲得與要量化的質(zhì)子轟擊能譜對應的厚度變化。為了只讓能量接近布拉格峰能量位置的質(zhì)子通過或者只產(chǎn)生能量接近布拉格峰能量位置的質(zhì)子，在能量E處應該對應于大厚度M ；而為了同樣的目的，在較小的能量e處應該對應于較小的厚度m?；谄骷某叽纾摵穸葢摻橛贛至m之間。圖8示出薄化之后加在要測試的電路2上的部件。通過例如，在電路2的不同點處，分析前表面和后表面上半導體材料不進行吸收或吸收較少的位置處對于長波的反射，來實現(xiàn)對半導體材料的厚度的測量。還可以實施其它方法，比如通過觀測部件的截面來從光學上測量部件厚度或者進行機械測量。當在轟擊之后質(zhì)子撞擊電路2時，其根據(jù)在掩模的表面或被加工成斜面的襯底上的進入點穿過不同厚度的硅。在本發(fā)明的一個實施例中，如果考慮能量為5MeV的入射質(zhì)子以及邊緣19上的剩余厚度H3等于100微米、相對的邊緣20上的厚度Hl等于250微米的掩模8或襯底12，那么，入射的質(zhì)子7僅穿過硅直至靈敏區(qū)11。當質(zhì)子7撞擊邊緣19時，靈敏區(qū)11中的剩余能量約為3MeV。當質(zhì)子7撞擊邊緣20時，質(zhì)子的能量因此在到達靈敏區(qū)11之前就在硅中被吸收。在硅的薄化實現(xiàn)為斜面的范圍內(nèi)，被加工成斜面的掩?；蛞r底在局部至少具有一種厚度和/或?qū)傩?鋁、鐵......)，這種厚度和/或?qū)傩允沟萌肷淠芰繛?MeV的質(zhì)子7在
穿過了該局部厚度之后的剩余能量接近布拉格峰的能量位置，即0. 055MeV。被加工成斜面的掩模8或襯底在一處包括使得質(zhì)子7的剩余能量大于0. 055MeV 的厚度，在另一處包括使得入射的質(zhì)子7的能量被完全吸收的厚度。也就是說，入射質(zhì)子的行程應該介于襯底的最薄的邊緣19的厚度與最厚的邊緣20的厚度之間。輻射設備6優(yōu)選地包括質(zhì)子7的加速器。對質(zhì)子的某些撞擊而言，用設備6進行的對電路2的測試使得由質(zhì)子的初級電離引起的故障變得明顯。對于質(zhì)子的其它撞擊而言， 則是由質(zhì)子與硅的核相互作用引起的故障。為了區(qū)分這兩種類型的相互作用，必須檢驗事件的發(fā)生頻率。例如，在存儲器區(qū)域的情況下，其中硅的剩余厚度使得穿過該硅之后的質(zhì)子7的能量處于初級電離的優(yōu)選區(qū)域中的單元具有比其它單元大得多的事件發(fā)生頻率。在穿過掩模之后，質(zhì)子可能出現(xiàn)輕微的偏離。因此，在本發(fā)明的一種優(yōu)選實施方式中，掩模被定位成相當接近電子器件(當掩模由電子器件的襯底構(gòu)成時顯然屬于這種情況)。為了對被錯誤識別的每個比特位確認測試的結(jié)果并估計質(zhì)子7的真實能量，需要器件的存儲器中出錯的比特位的邏輯地址與在電路表面上的物理位置之間的對應關(guān)系，且能夠借助于失效注入工具、尤其借助于激光來確定該關(guān)系。因此，預先形成電路2的靈敏區(qū) 11的激光圖形(圖9)，該激光圖形能夠通過器件的每個比特位的電荷注入來揭示靈敏區(qū) 11。電路表面上的物理位置被識別并且能夠與硅的剩余厚度測量相關(guān)聯(lián)。因此，通過該激光圖形，能夠針對在質(zhì)子束下觀測到的每個誤差，重現(xiàn)導致故障的質(zhì)子能量。這允許確定由質(zhì)子的初級電離引發(fā)的事件的比例。利用厚度的該邏輯/物理對應關(guān)系和關(guān)聯(lián)方法可被應用于所有常規(guī)邏輯單元(比如存儲器和現(xiàn)場可編程門陣列(FPGA))的構(gòu)造。盡管圖9中給出的示例被應用于SRAM存儲器，但這完全不對將本方法用于其它器件的構(gòu)成限制。還可實施其它用于確定邏輯/物理對應關(guān)系的方法，尤其是例如，借助于粒子(重離子、質(zhì)子)使用誤差注入方法，該方法或者通過使用微束、或者通過利用屏蔽限定關(guān)注區(qū)域、或者使用用于注入誤差的電磁波、或者通過直接使用從器件的制造商獲得的數(shù)據(jù)。圖10是根據(jù)本發(fā)明的方法的功能圖的一個示例。一種操作模式根據(jù)下述方式安排這些操作的順序。該圖示出預操作21，在預操作21中要測試的集成電路2被置于測試板 3上。該具有掩模8或襯底12被預先薄化的電路2被放置在板上。該厚度變化的掩模8或襯底12被設置在集成電路2上的轟擊入口區(qū)域與集成電路2的注入?yún)^(qū)域之間。在集成電路2被置于板3上的情況下，可進行操作22。在操作22中，借助于板3來針對各種供電電壓和可能情的溫度和頻率來對集成電路2供電并使其運轉(zhuǎn)。在集成電路2不運轉(zhuǎn)的情況下，可進行操作23，否則可進行操作24。在操作23中，退回功能故障的電路2，然后采用新的電路2重復操作21。在操作M中，測量集成電路2在測試期間的運轉(zhuǎn)。在操作25中，或者由器件的制造商提供靈敏區(qū)11的空間位置與其邏輯位置之間的對應關(guān)系的數(shù)據(jù)，或者借助于誤差注入手段給出要測試的集成電路的靈敏區(qū)11的圖形。 激光可以是誤差注入手段，但其并非是獲得誤差注入的唯一手段。該圖形產(chǎn)生如下兩者之間的對應關(guān)系集成電路中針對器件存儲器的行與列的交叉的邏輯地址，例如I、C ；以及在集成電路表面上的、由于誤差注入手段產(chǎn)生的撞擊而導致該單元I、c的功能故障的位置的地理地址X，y。隨后，該對應關(guān)系被用于獲知質(zhì)子在哪里(在地點χ、y處)效果顯著地撞擊器件(在邏輯地址I、c處)。位置x、y本身與掩模的厚度有關(guān)。在操作沈中，在測試期間使要測試的電路2經(jīng)受質(zhì)子的轟擊。通過在轟擊測試期間測量集成電路的運轉(zhuǎn)，來識別集成電路上遭受到與該轟擊對應的功能障礙的功能部分。 借助上述圖形，推斷對應于該轟擊的功能障礙的地理位置的地理地址。在操作27中，測量掩模在集成電路上的不同位置的厚度。在進行了操作25、26、27的情況下，則可進行操作28。在操作28中，推斷引起功能失效的厚度，從而推斷對質(zhì)子直接電離的靈敏度的特性。
權(quán)利要求
1.一種集成電路⑵的測試裝置(1)，所述裝置包括-板(3)，所述板C3)接納所述集成電路并包括允許在測試期間對所述集成電路供電并測量所述集成電路的運轉(zhuǎn)的器件G、5)；-輻射設備(6)，用于使所述電路(2)受到質(zhì)子(7)的轟擊；其特征在于，所述裝置包括厚度改變的掩模(8)，所述掩模被設置在所述集成電路(2) 上的轟擊入口區(qū)域(9)與所述集成電路(2)的注入?yún)^(qū)(10)之間。
2.根據(jù)權(quán)利要求1所述的裝置，其特征在于-所述掩模是具有按照一個或兩個尺寸的斜面的斜面狀掩模。
3.根據(jù)權(quán)利要求1或2所述的裝置，其特征在于，所述斜面狀掩模至少在局部包括一種厚度和/或?qū)傩?，該厚度?或?qū)傩允官|(zhì)子在穿過了該局部的厚度之后在所述靈敏區(qū)11 處的剩余能量接近針對質(zhì)子與所述集成電路的半導體材料的相互作用的布拉格峰的能量位置。
4.根據(jù)權(quán)利要求3所述的裝置，其特征在于，所述斜面狀的掩模在一處具有如下厚度 對于該厚度質(zhì)子在所述靈敏區(qū)(11)處的剩余能量大于針對質(zhì)子與所述集成電路的半導體材料的相互作用的布拉格峰的能量位置，以及所述掩模在另一處具有如下厚度對于該厚度入射質(zhì)子的能量被完全吸收。
5.根據(jù)權(quán)利要求1至4中任意一項所述的裝置，其特征在于，所述掩?；谝釉谒黾呻娐飞系牟考硇纬桑蛘呋谒黾呻娐纷陨淼囊r底(1 中的部件來形成。
6.根據(jù)權(quán)利要求1至5中任意一項所述的裝置，其特征在于，-經(jīng)由與所述注入?yún)^(qū)(10)對應的前表面將所述集成電路設置在所述板上，并且與所述襯底對應的、與所述所述注入?yún)^(qū)相對的后表面承受轟擊。
7.根據(jù)權(quán)利要求1至6中任意一項所述的裝置，其特征在于，所述輻射設備包括質(zhì)子加速器ο
8.一種集成電路的測試方法，所述方法包括下列操作-把要測試的集成電路( 設置在測試板C3)上，以便對所述集成電路( 供電并使其運轉(zhuǎn)；-在測試期間使得要測試的所述集成電路受到質(zhì)子(7)的轟擊；-在所述集成電路上的轟擊入口區(qū)域(9)和所述集成電路的注入?yún)^(qū)(10)之間設置厚度改變的掩模⑶；-在測試期間測量所述集成電路的運轉(zhuǎn)。
9.根據(jù)權(quán)利要求8所述的方法，其中-借助局部誤差注入設備來給出要測試的所述集成電路的靈敏區(qū)(11)的圖形；-該圖形產(chǎn)生所述集成電路中的邏輯地址和所述集成電路中的地理地址之間的對應關(guān)系；-通過在轟擊測試期間測量所述集成電路的運轉(zhuǎn)，識別遭受到與該轟擊對應的功能故障的邏輯地址；-借助所述圖形，推斷與該轟擊對應的功能失效的地理位置；-測量所述掩模的在與所述轟擊對應的功能失效的地理位置處的厚度；-推斷引起功能失效的厚度，從而推斷對于質(zhì)子直接電離的靈敏度的特性。
全文摘要
本發(fā)明的目的在于一種集成電路(2)的測試裝置，所述裝置包括板(3)，用于接納所述集成電路(2)并使所述集成電路(2)受到測試，所述板(3)包括用于在測試期間對所述集成電路(2)供電并使其運轉(zhuǎn)的電路(4)和用于測量所述集成電路(2)的運轉(zhuǎn)的電路(5)；輻射設備(6)，用于使所述電路(2)受到質(zhì)子(7)的轟擊，其特征在于，其包括厚度改變的掩模(8)，所述掩模被設置在所述集成電路(2)上的轟擊入口區(qū)域(9)和所述集成電路(2)的注入?yún)^(qū)(10)之間。
文檔編號G01R31/28GK102257398SQ200980150974
公開日2011年11月23日 申請日期2009年12月2日 優(yōu)先權(quán)日2008年12月17日
發(fā)明者塞繆爾·哈佐, 塞西爾·沃伊勒爾塞, 安東寧·布熱羅爾, 帕特里克·海因斯, 弗洛倫特·米勒, 蒂埃里·卡里埃 申請人:歐洲航空防務與空間公司Eads法國