專利名稱：全光纖相干測風(fēng)多普勒激光雷達信號處理裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于高速實時信號采集處理領(lǐng)域，特別設(shè)計一種信號采集和處理系統(tǒng)，用 于實現(xiàn)全光纖相干激光測風(fēng)多普勒雷達中激光回波信號的檢測和實時處理。
背景技術(shù)：
在各種氣象參數(shù)中，如風(fēng)速、云密度、云頂高、水蒸氣濃度，溫度和壓力，對于許多 用戶需求，直接風(fēng)速測量是最有價值的，而且傳統(tǒng)的測量手段很難實時獲得高分辨的風(fēng)場 垂直分布。經(jīng)過實驗和比較，激光多普勒測風(fēng)雷達以其探測時空分辨率高等優(yōu)越性能成為 近些年來激光測風(fēng)遙感重點方向。多普勒測風(fēng)激光雷達可以分為相干探測和非相干探測。非相干探測即直接探測， 直接探測回波信號，利用發(fā)射激光和接收激光的頻率差推算多普勒頻移，從而獲得風(fēng)場信 息。相干探測則是在直接探測的基礎(chǔ)上引入一束參考光進行外差相干混頻。相干探測相對 于直接探測而言，擁有更高的探測靈敏度，顯著的提高了接收信號的信噪比，已經(jīng)有大量的 理論和實驗研究證明了相干探測的優(yōu)勢。在多普勒相干測風(fēng)激光雷達中，對于不同高度的大氣層，低高度的大氣層由于距 離激光雷達近，從激光發(fā)射到激光雷達回波信號被激光雷達接收到的時間短，越高的大氣 層，從激光發(fā)射到激光雷達回波信號被激光雷達接收到的時間就越長，因而就可以根據(jù)回 波信號被接收到的時間信息來得到大氣層的距離信息，把回波信號劃為一個個距離門，假 設(shè)在該距離門中風(fēng)速恒定，通過求取每個距離門中的風(fēng)速信息就可以得到不同高度的風(fēng)速 fn息ο為了滿足一定范圍風(fēng)速風(fēng)向測量要求，相干探測中系統(tǒng)要求的帶寬很高，因此就 必須要求數(shù)據(jù)采集處理系統(tǒng)有較高的采樣率，系統(tǒng)的數(shù)據(jù)流速度很快，一般系統(tǒng)是先緩 存之后再利用計算機軟件進行處理，但是計算機軟件處理的速度慢，不能達到實時測量 風(fēng)場的目的，更不利于系統(tǒng)的集成。有的數(shù)據(jù)處理系統(tǒng)是利用現(xiàn)場可編程門陣列(Field Programmable Gate Array，簡稱 FPGA)和數(shù)字信號處理器(Digtal SignalProcessor，簡稱 DSP)組合的形式，用FPGA實現(xiàn)系統(tǒng)的控制，用DSP來實現(xiàn)信號的處理，但是DSP由于是一個 中央處理單元(Central Processing Unit，簡稱CPU)，它上面運行的算法都是軟件實現(xiàn)，存 在指令集，因而就不像FPGA可以用硬件并行實現(xiàn)可以達到很高的速度，并且還涉及到FPGA 和DSP的接口，要在電路板上實現(xiàn)很高的傳輸速度對于電路板設(shè)計和加工也是一個挑戰(zhàn)。 而采用基于FPGA的處理系統(tǒng)，可以把算法用硬件實現(xiàn)，并且把很多算法都集成到一塊FPGA 來實現(xiàn)還可以到達要求的速度，可以并行的對數(shù)據(jù)進行處理，實時性更高，利于集成，可以 做到小型化，更加有利于機載或其它方式測風(fēng)的實施。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服上述現(xiàn)有技術(shù)的不足，提供一種全光纖相干測風(fēng)多普勒激 光雷達信號處理裝置，以解決用計算機軟件和DSP實現(xiàn)所達不到的速度和集成度的問題，4實現(xiàn)高重復(fù)頻率全光纖相干多普勒激光雷達信號的實時處理問題。本發(fā)明的技術(shù)解決方案如下一種全光纖相干測風(fēng)多普勒激光雷達信號處理裝置，其特點在于包括模數(shù)變換 (Analog to Digtal Converter，簡稱ADC)模塊、用于信號處理的FPGA模塊及外圍設(shè)備， 所述的FPGA模塊由高速度高密度FPGA芯片和低速度FPGA芯片構(gòu)成，其中高速度高密度 FPGA芯片的內(nèi)部由數(shù)據(jù)緩存模塊、頻譜變換模塊、功率譜模塊、信號累加平均模塊、時鐘模 塊和ADC控制模塊組成，低速度FPGA芯片內(nèi)部由自定義的先進先出(First In First Out, 簡稱FIFO)組件、NIOS II CPU模塊、直接存儲器存取控制器(Direct Memory Access，簡稱 DMA控制器)、通用串行總線控制器(UniversalSerial Bus,簡稱USB控制器)、Avalon互 聯(lián)架構(gòu)、同步動態(tài)隨機存儲器控制器(Synchronous Dynamic Ramdom Access Memory，簡稱 SDRAM控制器)和Avalon三態(tài)橋組成，所述的外圍設(shè)備包括SDRAM芯片、快閃記憶體芯片 (Flash芯片)、靜態(tài)隨機存儲器芯片Gtatic Ramdom Access Memory，簡稱SRAM芯片)和 USB2. O芯片，所述的SDRAM芯片和USB2. O芯片分別通過所述的SDRAM控制器、USB控制器 與所述的Avalon互聯(lián)架構(gòu)相連，所述的外圍設(shè)備Flash芯片和SRAM芯片都通過Avalon三 態(tài)橋連到低速度FPGA芯片內(nèi)部的Avalon互聯(lián)架構(gòu)上；上述構(gòu)件的連接關(guān)系如下在觸發(fā)信號的觸發(fā)和ADC控制模塊的控制下，測風(fēng)多普勒激光雷達的模擬回波信 號通過ADC模塊轉(zhuǎn)換為數(shù)字回波信號，進入高速度高密度FPGA芯片的數(shù)據(jù)緩存模塊依次 存儲，當(dāng)數(shù)據(jù)達到一定的數(shù)量時，該數(shù)據(jù)緩存模塊將存儲的信號輸出并依次經(jīng)所述的頻譜 變換模塊、功率譜模塊和信號累加平均模塊處理后輸入所述的低速度FPGA芯片，在低速度 FPGA芯片中，通過FIFO組件把數(shù)據(jù)傳遞到Avalon互聯(lián)架構(gòu)中，在NIOSII CPU模塊通過 Aval on互聯(lián)架構(gòu)對DMA控制器進行配置后，DMA控制器將所述的數(shù)據(jù)直接通過Avalon互 聯(lián)架構(gòu)和SDRAM控制器，從FIFO組件傳遞到所述的SDRAM芯片中進行存儲，同時NIOS II CPU模塊通過Avalon互聯(lián)架構(gòu)和SDRAM控制器讀取SDRAM芯片中的數(shù)據(jù)，對讀取的數(shù)據(jù)根 據(jù)多普勒頻移原理，計算速度信息，該速度信息通過USB控制器和USB2. O芯片傳輸?shù)缴衔?機進行實時的顯示和存儲。所述的ADC模塊的轉(zhuǎn)換速率范圍為200 600百萬采樣每秒(Million Samples Pei^econd，簡稱MSPS)，位寬為8 14位。所述的數(shù)據(jù)緩存模塊是利用先進先出FIFO來實現(xiàn)緩存的。所述的頻譜變換模塊點數(shù)為點，其中q的取值范圍為7 < q < 9。所述的信號累加平均模塊是采用雙端口 RAM單元來實現(xiàn)的。一種利用上述的全光纖相干激光測風(fēng)多普勒雷達信號處理裝置進行信號處理的 方法，其特征在于包括以下步驟利用上述的全光纖相干激光測風(fēng)多普勒雷達信號處理裝置進行信號處理的方法， 其特點在于包括以下步驟①初始狀態(tài)，所述的信號累加平均模塊處于清零狀態(tài)，即其內(nèi)部的存儲器所存儲 的值均為零，同時其內(nèi)部的觸發(fā)信號計數(shù)值也清零；②在觸發(fā)信號的觸發(fā)和ADC控制模塊的控制下，ADC模塊將測風(fēng)多普勒激光雷達 的模擬回波信號轉(zhuǎn)變?yōu)閿?shù)字回波信號并輸入所述的數(shù)據(jù)緩存模塊依次緩存所接收的數(shù)字 信號，然后按先進先出的原則輸入所述的頻譜變換模塊；
③所述的頻譜變換模塊將依次接收的共個數(shù)字信號按個數(shù)字信號為一個 距離門分為N個距離門，并將每個距離門的數(shù)字信號進行快速傅里葉變換，得到每個距離 門的信號頻譜，再通過功率譜模塊得到N個距離門的功率譜并且輸入到所述的累加平均模 塊；④所述的累加平均模塊首先令其內(nèi)部的觸發(fā)信號計數(shù)值加1，然后判斷所述的計 數(shù)值是否小于Ni，若觸發(fā)信號計數(shù)值小于Ni，所述的累加平均模塊依次讀取內(nèi)部存儲器中 Ν*〗^個點位的數(shù)字信號(71)并與從功率譜模塊輸入的Ν*〗^個點位的數(shù)據(jù)對應(yīng)相加得到對 應(yīng)相加的結(jié)果并存儲到內(nèi)部存儲器的相應(yīng)的點位中，然后進入步驟⑤；當(dāng)觸發(fā)信號計數(shù)值 等于Ni，則轉(zhuǎn)入步驟⑥；⑤重復(fù)步驟② ④；⑥所述的累加平均模塊依次讀取內(nèi)部存儲器中Ν*〗^個點位的數(shù)字信號并與從功 率譜模塊依次輸出的個點位的數(shù)據(jù)對應(yīng)相加再除以m獲得該相應(yīng)點的平均值，從而 得到累加平均功率譜數(shù)據(jù)，該累加平均功率譜數(shù)據(jù)由累加平均模塊通過FIFO組件傳遞到 Avalon互聯(lián)架構(gòu)中，同時所述的累加平均模塊把內(nèi)部存儲器清零和觸發(fā)信號計數(shù)值清零；⑦所述的NIOS II CPU模塊通過Avalon互聯(lián)架構(gòu)對DMA控制器進行配置，所述 的DMA控制器將所述的累加平均功率譜數(shù)據(jù)直接通過Avalon互聯(lián)架構(gòu)和SDRAM控制器，從 FIFO組件傳遞到所述的SDRAM芯片中進行存儲，同時NIOS II CPU模塊通過Avalon互聯(lián)架 構(gòu)和SDRAM控制器讀取SDRAM芯片中的累加平均功率譜數(shù)據(jù)，然后對所述的累加平均功率 譜數(shù)據(jù)求每一個距離門序數(shù)范圍為5 2^的功率譜的最大值所對應(yīng)序數(shù)M，再利用下式求 該M點對應(yīng)的模擬頻率
權(quán)利要求
1.一種全光纖相干測風(fēng)多普勒激光雷達信號處理裝置，其特征在于包括ADC模塊 (12)、用于信號處理的FPGA模塊及外圍設(shè)備，所述的FPGA模塊由高速度高密度FPGA芯片 (16)和低速度FPGA芯片(17)構(gòu)成，其中高速度高密度FPGA芯片(16)的內(nèi)部由數(shù)據(jù)緩存 模塊(161)、頻譜變換模塊(162)、功率譜模塊(163)、信號累加平均模塊(164)、時鐘模塊 (14)和ADC控制模塊(15)組成，低速度FPGA芯片(17)內(nèi)部由FIFO組件(171)、NIOS II CPU 模塊(172)、DMA 控制器(173)、USB 控制器(174)、Avalon 互聯(lián)架構(gòu)(175)、SDRAM 控制 器(176)和Avalon三態(tài)橋(177)組成，所述的外圍設(shè)備包括SDRAM芯片(18)、Flash芯片 (19)、SRAM 芯片(110)和 USB2.0 芯片(111)，所述的 SDRAM 芯片(18)和 USB2. O 芯片(111) 分別通過所述的SDRAM控制器(176)、USB控制器(174)與所述的Avalon互聯(lián)架構(gòu)(175) 相連，所述的外圍設(shè)備Flash芯片(19)和SRAM芯片(110)都通過Avalon三態(tài)橋(177)連 到FPGA芯片內(nèi)部的Avalon互聯(lián)架構(gòu)(175)上；上述構(gòu)件的連接關(guān)系如下在觸發(fā)信號(1 的觸發(fā)和ADC控制模塊(1 的控制下，測風(fēng)多普勒激光雷達的模擬 回波信號(11)通過ADC模塊(12)轉(zhuǎn)換為數(shù)字回波信號并進入高速度高密度FPGA芯 片(16)的數(shù)據(jù)緩存模塊(161)存儲，當(dāng)數(shù)據(jù)達到一定的數(shù)量時，該數(shù)據(jù)緩存模塊(161)將 存儲的信號輸出并依次經(jīng)所述的頻譜變換模塊(162)、功率譜模塊(16 和信號累加平均 模塊(164)處理后輸入所述的低速度FPGA芯片(17)，在低速度FPGA芯片(17)中，通過 FIFO組件(171)把數(shù)據(jù)傳遞到Avalon互聯(lián)架構(gòu)(175)中，在NIOS II CPU模塊(172)通過 Avalon互聯(lián)架構(gòu)(175)對DMA控制器(173)進行配置后，所述的控制器(173)將所述的數(shù) 據(jù)直接通過Avalon互聯(lián)架構(gòu)(17 和SDRAM控制器(176)，從FIFO組件(171)傳遞到所述 的SDRAM芯片(18)中存儲，同時NIOS II CPU模塊(172)通過Avalon互聯(lián)架構(gòu)(175)和 SDRAM控制器(176)讀取SDRAM芯片(18)中的數(shù)據(jù)，對讀取的數(shù)據(jù)根據(jù)多普勒頻移原理，計 算速度信息，該速度信息通過USB控制器(174)和USB2.0芯片(111)傳輸?shù)缴衔粰C(112) 進行實時的顯示和存儲。
2.根據(jù)權(quán)利要求1所述的全光纖相干激光測風(fēng)多普勒雷達信號處理裝置，其特征在于 所述的ADC模塊(1 的轉(zhuǎn)換速率范圍為200 600MSPS，位寬為8 14位。
3.根據(jù)權(quán)利要求1所述的全光纖相干激光測風(fēng)多普勒雷達信號處理裝置，其特征在 于所述的數(shù)據(jù)緩存模塊(161)是利用先進先出來實現(xiàn)緩存的。
4.根據(jù)權(quán)利要求1所述的全光纖相干激光測風(fēng)多普勒雷達信號處理裝置，其特征在于 所述的頻譜變換模塊(162)點數(shù)為點，其中q的取值范圍為7 < q < 9。
5.根據(jù)權(quán)利要求1所述的全光纖相干激光測風(fēng)多普勒雷達信號處理裝置，其特征在于 所述的信號累加平均模塊(164)是采用雙端口 RAM單元來實現(xiàn)的。
6.利用權(quán)利要求1所述的全光纖相干激光測風(fēng)多普勒雷達信號處理裝置進行信號處 理的方法，其特征在于包括以下步驟①初始狀態(tài)，所述的信號累加平均模塊(164)處于清零狀態(tài)，即其內(nèi)部的存儲器所存 儲的值均為零，同時其內(nèi)部的觸發(fā)信號計數(shù)值也清零；②在觸發(fā)信號(1 的觸發(fā)和ADC控制模塊(1 的控制下，ADC模塊(1 將測風(fēng)多 普勒激光雷達的模擬回波信號(11)轉(zhuǎn)變?yōu)閿?shù)字回波信號并輸入所述的數(shù)據(jù)緩存模 塊(161)依次緩存所接收的數(shù)字信號，然后按先進先出的原則輸入所述的頻譜變換模塊 (162)；③所述的頻譜變換模塊(16 將依次接收的共個數(shù)字信號按個數(shù)字信號為一 個距離門分為N個距離門，并將每個距離門的數(shù)字信號進行快速傅里葉變換，得到每個距 離門的信號頻譜，再通過功率譜模塊(163)得到N個距離門的功率譜(31)并且輸入到所述 的累加平均模塊(164)；④所述的累加平均模塊(164)首先令其內(nèi)部的觸發(fā)信號計數(shù)值加1，然后判斷所述的 計數(shù)值是否小于Ni，若觸發(fā)信號計數(shù)值小于Ni，所述的累加平均模塊(164)依次讀取內(nèi)部 存儲器中Ν*〗^個點位的數(shù)字信號(71)并與從功率譜模塊(163)輸入的Ν*〗^個點位的數(shù)據(jù) (31)對應(yīng)相加得到對應(yīng)相加的結(jié)果(7 并存儲到內(nèi)部存儲器的相應(yīng)的點位中，然后進入 步驟⑤；當(dāng)觸發(fā)信號計數(shù)值等于Ni，則轉(zhuǎn)入步驟⑥；⑤重復(fù)步驟② ④；⑥所述的累加平均模塊(164)依次讀取內(nèi)部存儲器中個點位的數(shù)字信號(71)并 與從功率譜模塊(16 依次輸出的個點位的數(shù)據(jù)(31)對應(yīng)相加再除以m獲得該相 應(yīng)點的平均值(73)，從而得到累加平均功率譜數(shù)據(jù)(41)，該累加平均功率譜數(shù)據(jù)由累 加平均模塊(164)通過FIFO組件(171)傳遞到Avalon互聯(lián)架構(gòu)(175)中，同時所述的累 加平均模塊(164)把內(nèi)部存儲器清零和觸發(fā)信號計數(shù)值清零；⑦所述的NIOSII CPU模塊(172)通過Avalon互聯(lián)架構(gòu)(175)對DMA控制器(173) 進行配置，所述的DMA控制器(17 將所述的累加平均功率譜數(shù)據(jù)Gl)直接通過Avalon 互聯(lián)架構(gòu)(175)和SDRAM控制器(176)，從FIFO組件(171)傳遞到所述的SDRAM芯片(18) 中進行存儲，同時NIOS II CPU模塊(172)通過Avalon互聯(lián)架構(gòu)(175)和SDRAM控制器 (176)讀取SDRAM芯片(18)中的累加平均功率譜數(shù)據(jù)(41)，然后對所述的累加平均功率譜 數(shù)據(jù)Gl)求每一個距離門序數(shù)范圍為5 2^的功率譜的最大值所對應(yīng)序數(shù)M(42)，再利 用下式求該M點對應(yīng)的模擬頻率
全文摘要
一種全光纖相干激光測風(fēng)多普勒雷達信號處理裝置，包括模數(shù)變換模塊、用于信號處理的FPGA模塊及外圍設(shè)備，所述的FPGA模塊由高速度高密度FPGA芯片和低速度FPGA芯片構(gòu)成，本發(fā)明可以實時處理全光纖相干激光測風(fēng)多普勒雷達的回波信號，具有硬件容易升級，集成度高，性能穩(wěn)定的特點。
文檔編號G01S17/95GK102043144SQ201010517620
公開日2011年5月4日 申請日期2010年10月22日 優(yōu)先權(quán)日2010年10月22日
發(fā)明者劉繼橋, 張勇成, 陳衛(wèi)標(biāo) 申請人:中國科學(xué)院上海光學(xué)精密機械研究所