專利名稱：一種基于gps/北斗系統(tǒng)的時(shí)間頻率馴服模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及時(shí)間頻率馴服模塊，特別是涉及一種基于GPS/北斗系統(tǒng)的時(shí)間頻率 馴服模塊。
背景技術(shù)：
現(xiàn)有高精度 的頻率源能夠提供頻率準(zhǔn)確度優(yōu)于5e_12的設(shè)備除了傳統(tǒng)的銫原子 鐘、馴服銣原子鐘之外，常見的還有馴服恒溫晶振。由于全球定位系統(tǒng)(Global Position System，縮略詞為GPS) /北斗系統(tǒng)具有全天候性、長期頻率準(zhǔn)確度優(yōu)于le_12，通常作為外 部參考源用來馴服恒溫晶振、銣原子鐘等。而銣原子鐘造價(jià)相對較為昂貴，一般除通訊網(wǎng)、 骨干網(wǎng)如省際網(wǎng)外，大多使用GPS/北斗系統(tǒng)馴服恒溫晶振。在電力系統(tǒng)中，側(cè)重點(diǎn)是秒脈 沖(Pulse Per Second，縮略詞為PPS)的定時(shí)準(zhǔn)確度，并且盡可能保證PPS脈沖的絕對連續(xù) 性，尤其是智能電網(wǎng)對GPS/北斗時(shí)鐘系統(tǒng)提出全網(wǎng)優(yōu)于1 μ S的頻率準(zhǔn)確度要求。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是彌補(bǔ)上述現(xiàn)有技術(shù)的缺陷，提供一種基于GPS/北 斗系統(tǒng)的時(shí)間頻率馴服模塊。本發(fā)明的技術(shù)問題通過以下技術(shù)方案予以解決。這種基于GPS/北斗系統(tǒng)的時(shí)間頻率馴服模塊，包括GPS/北斗原始設(shè)備制造商 (Original Equipment Manufacture，縮略詞為OEM)模塊提供的參考PPS源、現(xiàn)場可編程門 陣列(Field Programmable Gate Array，縮略詞為FPGA)、馴服邏輯處理器、數(shù)字模擬轉(zhuǎn)換 器(Digital-Analog Converter，縮略詞為 DAC)、晶體振蕩器(Crystal Oscillator，縮略 詞為CO)和基準(zhǔn)電壓源。所述FPGA—輸入端與所述參考PPS源連接，一輸出端輸出馴服 的PPS，另一輸出端與所述馴服邏輯處理器輸入端連接，所述馴服邏輯處理器輸出端與所述 DAC 一輸入端連接，所述DAC另一輸入端與所述基準(zhǔn)電壓源連接，所述DAC輸出端與所述CO 連接。這種基于GPS/北斗系統(tǒng)的時(shí)間頻率馴服模塊的特點(diǎn)是設(shè)有用于PPS粗調(diào)即預(yù)同步模式的數(shù)字鎖相環(huán)(Phase-Locked Loop,縮略 詞為PLL)，以及用于PPS相位精調(diào)以及CO頻率調(diào)節(jié)即馴服工作模式的模擬鎖頻環(huán) (Frequency-Locked Loop,縮略詞為 FLL)。所述數(shù)字PLL是數(shù)字比例積分(Proportion-Integral，縮略詞為PI)控制環(huán)路，由 相位檢測器、多路開關(guān)、數(shù)字鎖相環(huán)(Phase-Locked Loop，縮略詞為PLL)邏輯電路、數(shù)字加 /減計(jì)數(shù)器組成，CO只作為頻率源使用，提供倍頻頻率，所述數(shù)字加/減計(jì)數(shù)器的兩輸入端 分別與所述數(shù)字PLL邏輯電路輸出端和所述多路開關(guān)輸出端連接，所述多路開關(guān)用于數(shù)字 鎖相環(huán)模擬鎖相環(huán)之間切換，所述數(shù)字加/減計(jì)數(shù)器輸出端與所述相位檢測器一輸入端連 接，所述相位檢測器另一輸入端即是所述FPGA內(nèi)部邏輯電路的輸入端。所述數(shù)字PLL在預(yù) 同步模式下粗調(diào)由所述數(shù)字加/減計(jì)數(shù)器輸出的系統(tǒng)PPS，使其與外部的參考PPS源之間相位差減小至設(shè)定范圍(5 10 μ幻，以利于所述模擬FLL進(jìn)一步微調(diào)系統(tǒng)PPS與外部參考源 之間相位差。所述模擬FLL是包括開爾曼濾波器的數(shù)字PI控制環(huán)路，由相位檢測器、馴服邏輯 處理器、DAC、C0組成混合鎖相環(huán)，采用CO時(shí)鐘的倍頻頻率。所述模擬FLL在馴服工作模式 下配合FPGA內(nèi)部邏輯電路中的分頻電路微調(diào)由所述數(shù)字加/減計(jì)數(shù)器輸出的系統(tǒng)PPS，使 其跟蹤外部的參考PPS源，使其相位誤差進(jìn)一步減小至小于100ns，并馴服本地CO輸出頻率 的準(zhǔn)確度長期穩(wěn)定度接近GPS/北斗系統(tǒng)提供的外部參考PPS源的長期穩(wěn)定度特性。本發(fā)明的技術(shù)問題通過以下進(jìn)一步的技術(shù)方案予以解決。 設(shè)有時(shí)鐘保持邏輯，在外部的參考PPS源丟失或無效時(shí)，系統(tǒng)自動(dòng)切換至保持工 作模式，CO頻率準(zhǔn)確度和系統(tǒng)PPS主動(dòng)保持和GPS/北斗系統(tǒng)提供的外部參考PPS源接近 的定時(shí)準(zhǔn)確度，并能根據(jù)保持時(shí)間的推移不斷修正CO頻率，即使外部參考PPS源丟失或無 效，在設(shè)定時(shí)長內(nèi)，仍然保證系統(tǒng)PPS的誤差在允許的范圍。設(shè)有時(shí)鐘恢復(fù)邏輯，在外部參考PPS源恢復(fù)時(shí)，系統(tǒng)自動(dòng)切換至恢復(fù)工作模式，由 系統(tǒng)相位差數(shù)據(jù)決定切換至數(shù)字PI控制環(huán)路或包括開爾曼濾波器的數(shù)字PI控制環(huán)路，重 新捕獲并恢復(fù)到鎖定狀態(tài)。設(shè)有系統(tǒng)參數(shù)設(shè)定邏輯，由系統(tǒng)相位差數(shù)據(jù)獲得新的系統(tǒng)初始化參數(shù)，以及包括 開爾曼濾波器的數(shù)字PI控制環(huán)路的參數(shù)。在所述馴服工作模式、保持工作模式和恢復(fù)工作模式轉(zhuǎn)換過程中，由FPGA內(nèi)部邏 輯電路中的分頻電路獲得的PPS信號具有連續(xù)性，不會發(fā)生突變，不會影響被授時(shí)設(shè)備正 常使用。本發(fā)明的技術(shù)問題通過以下再進(jìn)一步的技術(shù)方案予以解決。所述GPS/北斗OEM模塊接收GPS/北斗衛(wèi)星的射頻信號，并通過下變頻、解碼、 運(yùn)算處理后獲得地理信息和時(shí)間信息，然后通過PPS以及串行接口(Serial Peripheral hterface，縮略詞為SPI)報(bào)文的形式將地理信息和時(shí)間信息輸出。所述FPGA內(nèi)部邏輯電路還包括輸入端連接數(shù)字加/減計(jì)數(shù)器、輸出端為本時(shí)間頻 率馴服模塊輸出端的相位控制電路。所述馴服邏輯處理器的馴服邏輯是處理器程序或者嵌入FPGA的可編程片上系統(tǒng) (System-on-a-Programmable-Chip，縮略詞為 S0PC)程序。所述馴服邏輯處理器是ARM公司設(shè)計(jì)的嵌入式RISC芯片內(nèi)核的主CPU(LM3S1601 單片機(jī))，用于解讀GPS/北斗OEM模塊串行報(bào)文信息和判斷當(dāng)前外部參考PPS源狀態(tài)，還用 于處理包括開爾曼濾波器的數(shù)字PI控制環(huán)路的算法部分和執(zhí)行部分。所述DAC是包括開爾曼濾波器的數(shù)字PI控制環(huán)路的執(zhí)行部分所述馴服邏輯處理 器運(yùn)算后獲得的電壓控制信息通過SPI控制DAC的電壓輸出，用于控制CO頻率。所述CO是恒溫晶體振蕩器(Oven Controlled Crystal Oscillator，縮略詞為 0CX0)禾口溫度補(bǔ)償晶體振蕩器(Temperature Compensating Crystal Oscillator,縮略詞 為TCX0)中的一種。TCXO比00(0精度低，用于提供低成本解決方案。所述參考PPS源是提供可信任PPS的高一級參考源，除GPS/北斗OEM模塊提供的 參考PPS源外，還包括被動(dòng)氫鐘和銫原子鐘。本發(fā)明與現(xiàn)有技術(shù)對比的有益效果是
本發(fā)明使PPS信號在馴服工作模式下跟蹤外部的參考PPS源，使其相位誤差進(jìn)一 步減小至小于100ns，其頻率準(zhǔn)確度優(yōu)于k-12以及PPS時(shí)間脈沖絕對連續(xù)的模塊。在外部 的參考PPS源丟失或無效時(shí)，在保持工作模式下CO頻率準(zhǔn)確度和系統(tǒng)PPS主動(dòng)保持和GPS/ 北斗系統(tǒng)提供的外部參考PPS源接近的定時(shí)準(zhǔn)確度，并能根據(jù)保持時(shí)間的推移不斷修正CO 頻率，即使外部參考PPS源丟失或無效，在設(shè)定時(shí)長內(nèi)，仍然保證系統(tǒng)PPS的誤差在允許的 范圍。在外部參考PPS源恢復(fù)時(shí)，在恢復(fù)工作模式下能重新捕獲并恢復(fù)到鎖定狀態(tài)。而且， 在馴服工作模式、保持工作模式和恢復(fù)工作模式轉(zhuǎn)換過程中，PPS信號具有連續(xù)性，不會發(fā) 生突變，不會影響被授時(shí)設(shè)備正常使用。


附圖是本發(fā)明具體實(shí)施方式
的系統(tǒng)級模塊的組成方框圖。
具體實(shí)施例方式下面結(jié)合具體實(shí)施方式
并對照附圖對本發(fā)明進(jìn)行說明?！N系統(tǒng)級模塊如附圖所示的基于GPS/北斗系統(tǒng)的時(shí)間馴服模塊，包括GPS/ BD (北斗)OEM模塊提供的參考PPS源、FPGA、馴服邏輯處理器、DAC、CO和基準(zhǔn)電壓源。FPGA內(nèi)部邏輯電路包括PI控制環(huán)路，數(shù)字PI控制環(huán)路包括依次連接的相位檢測 器、多路開關(guān)、數(shù)字PLL邏輯電路、數(shù)字加減計(jì)數(shù)器，用于在預(yù)同步模式下粗調(diào)由所述數(shù)字 加減計(jì)數(shù)器輸出的系統(tǒng)PPS，使其與外部的參考PPS源之間相位差減小至5 10 μ S，以利 于包括開爾曼濾波器的數(shù)字PI控制環(huán)路進(jìn)一步微調(diào)系統(tǒng)PPS與外部參考源之間相位差。所述數(shù)字PI控制環(huán)路還包括開爾曼濾波器，用于馴服本地OCXO或TCX0，使處于馴 服工作模式下的CO頻率的長期穩(wěn)定度接近GPS/北斗系統(tǒng)的長期穩(wěn)定度，并配合FPGA內(nèi)部 邏輯電路中的分頻電路微調(diào)由所述數(shù)字加減計(jì)數(shù)器輸出的系統(tǒng)PPS，使其跟蹤外部的參考 PPS源，使其相位誤差進(jìn)一步減小至小于100ns。本具體實(shí)施方式
是一個(gè)典型的閉環(huán)控制系統(tǒng)，設(shè)有用于PPS粗調(diào)即預(yù)同步的數(shù)字 鎖相環(huán)(DLL) -數(shù)字PI控制環(huán)路，以及用于0CX0/TCX0頻率調(diào)節(jié)以及PPS相位精調(diào)的模擬 鎖頻環(huán)(Frequency-Locked Loop，縮略詞為FLL)-包括開爾曼濾波器的數(shù)字PI控制環(huán)路。 在兩個(gè)環(huán)路中都采用0CX0/TCX0時(shí)鐘的倍頻頻率。首先將0CX0/TCX0的IOM頻率通過FPGA內(nèi)部的倍頻電路倍頻到200MHz，作為系 統(tǒng)時(shí)鐘；這個(gè)系統(tǒng)時(shí)鐘通過計(jì)數(shù)分頻獲得本地syS_ppS，sys_pps與外部的參考PPS源的參 考PPS通過相位檢測器比較獲得當(dāng)前系統(tǒng)的相位差；該相位差經(jīng)過比較電路判斷后決定相 位差數(shù)據(jù)用于預(yù)同步模式或馴服模式。如果用于預(yù)同步模式，系統(tǒng)由相位檢測器、數(shù)字PLL邏輯電路、數(shù)字加/減計(jì)數(shù)器 組成，0CX0/TCX0只作為頻率源使用；如果是用于馴服模式，系統(tǒng)由相位檢測器、馴服邏輯處理器、DAC、0CX0/TCX0組 成混合鎖相環(huán)，數(shù)字加/減計(jì)數(shù)器是一固定數(shù)值，為當(dāng)前系統(tǒng)主頻200MHz的周期計(jì)數(shù)值 200000000，相位檢測器是數(shù)字電路，0CX0/TCX0是模擬電路。設(shè)有時(shí)鐘保持邏輯，在外部的參考PPS源丟失或無效時(shí)，系統(tǒng)自動(dòng)切換至保持工 作模式，CO頻率準(zhǔn)確度和系統(tǒng)PPS主動(dòng)保持和GPS/北斗系統(tǒng)提供的外部參考PPS源接近的定時(shí)準(zhǔn)確度，并能根據(jù)保持時(shí)間的推移不斷修正CO頻率，即使外部參考PPS源丟失或無 效，在設(shè)定時(shí)長內(nèi)，仍然保證系統(tǒng)PPS的誤差在允許的范圍。設(shè)有時(shí)鐘恢復(fù)邏輯，在外部的參考PPS源恢復(fù)時(shí)，系統(tǒng)自動(dòng)切換至恢復(fù)工作模式， 由系統(tǒng)相位差數(shù)據(jù)決定切換至數(shù)字PI控制環(huán)路或包括開爾曼濾波器的數(shù)字PI控制環(huán)路， 重新捕獲并恢復(fù)到鎖定狀態(tài)。設(shè)有系統(tǒng)參數(shù)設(shè)定邏輯，由系統(tǒng)相位差數(shù)據(jù)獲得新的系統(tǒng)初始化參數(shù)，以及包括 開爾曼濾波器的數(shù)字PI控制環(huán)路的參數(shù)。在馴服工作模式、保持工作模式和恢復(fù)工作模式轉(zhuǎn)換過程中，由FPGA內(nèi)部邏輯電 路中的分頻電路獲得的PPS信號具有連續(xù)性，不會發(fā)生突變，不會影響被授時(shí)設(shè)備正常使
用。
GPS/北斗OEM模塊接收GPS/北斗衛(wèi)星的射頻信號，并通過下變頻、解碼、運(yùn)算處理 后獲得地理信息和時(shí)間信息，然后通過PPS以及SPI報(bào)文的形式將地理信息和時(shí)間信息輸
出OFPGA內(nèi)部邏輯電路還包括輸入端連接數(shù)字加/減計(jì)數(shù)器、輸出端為本時(shí)間頻率馴 服模塊輸出端的相位控制電路。馴服邏輯處理器的馴服邏輯是處理器程序或者嵌入FPGA的SOPC程序。馴服邏輯處理器是ARM公司設(shè)計(jì)的嵌入式RISC芯片內(nèi)核的LM3S1601單片機(jī)，用 于解讀GPS/北斗OEM模塊串行報(bào)文信息和判斷當(dāng)前外部參考PPS源狀態(tài)，還用于處理包括 開爾曼濾波器的數(shù)字PI控制環(huán)路的算法部分和執(zhí)行部分。DAC是包括開爾曼濾波器的數(shù)字PI控制環(huán)路的執(zhí)行部分馴服邏輯處理器運(yùn)算后 獲得的電壓控制信息通過SPI控制DAC的電壓輸出，用于控制CO頻率。CO是OCXO和TCXO中的一種。TCXO比OCXO精度低，用于提供低成本解決方案。本具體實(shí)施方式
利用GPS/北斗定位系統(tǒng)優(yōu)秀的長期穩(wěn)定度特性，通過包括開爾 曼濾波器的數(shù)字PI控制環(huán)路馴服本地OCXO或TCX0，使其頻率的長期穩(wěn)定度接近GPS/北斗 系統(tǒng)的長期穩(wěn)定度；同時(shí)通過FPGA內(nèi)部邏輯電路中的分頻電路獲得PPS信號，并使PPS信 號在馴服工作模式下跟蹤外部的參考PPS源，使其相位誤差進(jìn)一步減小至小于100ns。在 外部的參考PPS源丟失或無效時(shí)，系統(tǒng)自動(dòng)切換至保持工作模式，CO頻率準(zhǔn)確度和系統(tǒng)PPS 主動(dòng)保持和GPS/北斗系統(tǒng)提供的外部參考PPS源接近的定時(shí)準(zhǔn)確度，并能根據(jù)保持時(shí)間的 推移不斷修正CO頻率，即使外部參考PPS源丟失或無效，在設(shè)定時(shí)長內(nèi)，仍然保證系統(tǒng)PPS 的誤差在允許的范圍。在外部參考PPS源恢復(fù)時(shí)，系統(tǒng)自動(dòng)切換至恢復(fù)工作模式，由系統(tǒng)相 位差數(shù)據(jù)決定切換至數(shù)字PI控制環(huán)路或包括開爾曼濾波器的數(shù)字PI控制環(huán)路，重新捕獲 并恢復(fù)到鎖定狀態(tài)。而且，在馴服工作模式、保持工作模式和恢復(fù)工作模式轉(zhuǎn)換過程中，由 FPGA內(nèi)部邏輯電路中的分頻電路獲得的PPS信號具有連續(xù)性，不會發(fā)生突變，不會影響被 授時(shí)設(shè)備正常使用。以上內(nèi)容是結(jié)合具體的優(yōu)選實(shí)施方式對本發(fā)明所作的進(jìn)一步詳細(xì)說明，不能認(rèn)定 本發(fā)明的具體實(shí)施只局限于這些說明。對于本發(fā)明所屬技術(shù)領(lǐng)域的普通技術(shù)人員來說，在 不脫離本發(fā)明構(gòu)思的前提下做出若干等同替代或明顯變型，而且性能或用途相同，都應(yīng)當(dāng) 視為屬于本發(fā)明由所提交的權(quán)利要求書確定的專利保護(hù)范圍。
權(quán)利要求
1.一種基于GPS/北斗系統(tǒng)的時(shí)間頻率馴服模塊，包括GPS/北斗原始設(shè)備制造商 (Original Equipment Manufacture，縮略詞為OEM)模塊提供的參考PPS源、現(xiàn)場可編程門 陣列(Field Programmable Gate Array，縮略詞為FPGA)、馴服邏輯處理器、數(shù)字模擬轉(zhuǎn)換 器(Digital-Analog Converter，縮略詞為 DAC)、晶體振蕩器(Crystal Oscillator，縮略 詞為CO)和基準(zhǔn)電壓源。所述FPGA—輸入端與所述參考PPS源連接，一輸出端輸出馴服 的PPS，另一輸出端與所述馴服邏輯處理器輸入端連接，所述馴服邏輯處理器輸出端與所述 DAC 一輸入端連接，所述DAC另一輸入端與所述基準(zhǔn)電壓源連接，所述DAC輸出端與所述CO 連接，其特征在于設(shè)有用于PPS粗調(diào)即預(yù)同步模式的數(shù)字鎖相環(huán)(Phase-Locked Loop，縮略詞為PLL)， 以及用于PPS相位精調(diào)以及CO頻率調(diào)節(jié)即馴服工作模式的模擬鎖頻環(huán)(Frequency-Locked Loop，縮略詞為FLL)；所述數(shù)字PLL是數(shù)字比例積分(Proportion-htegral，縮略詞為PI)控制環(huán)路，由相位 檢測器、多路開關(guān)、數(shù)字鎖相環(huán)(Phase-Locked Loop，縮略詞為PLL)邏輯電路、數(shù)字加/減 計(jì)數(shù)器組成，CO只作為頻率源使用，提供倍頻頻率，所述數(shù)字加/減計(jì)數(shù)器的兩輸入端分別 與所述數(shù)字PLL邏輯電路輸出端和所述多路開關(guān)輸出端連接，所述多路開關(guān)用于數(shù)字鎖相 環(huán)模擬鎖相環(huán)之間切換，所述數(shù)字加/減計(jì)數(shù)器輸出端與所述相位檢測器一輸入端連接， 所述相位檢測器另一輸入端即是所述FPGA內(nèi)部邏輯電路的輸入端。所述數(shù)字PLL在預(yù)同 步模式下粗調(diào)由所述數(shù)字加/減計(jì)數(shù)器輸出的系統(tǒng)PPS，使其與外部的參考PPS源之間相位 差減小至設(shè)定范圍；所述模擬FLL是包括開爾曼濾波器的數(shù)字PI控制環(huán)路，由相位檢測器、馴服邏輯處理 器、DAC、C0組成混合鎖相環(huán)，采用CO時(shí)鐘的倍頻頻率。所述模擬FLL在馴服工作模式下配 合FPGA內(nèi)部邏輯電路中的分頻電路微調(diào)由所述數(shù)字加/減計(jì)數(shù)器輸出的系統(tǒng)PPS，使其跟 蹤外部的參考PPS源，使其相位誤差進(jìn)一步減小至小于100ns，并馴服本地CO輸出頻率的準(zhǔn) 確度長期穩(wěn)定度接近GPS/北斗系統(tǒng)提供的外部參考PPS源的長期穩(wěn)定度特性。
2.如權(quán)利要求1所述的基于GPS/北斗系統(tǒng)的時(shí)間頻率馴服模塊，其特征在于 設(shè)有時(shí)鐘保持邏輯，在外部的參考PPS源丟失或無效時(shí)，系統(tǒng)自動(dòng)切換至保持工作模式，CO頻率準(zhǔn)確度和系統(tǒng)PPS主動(dòng)保持和GPS/北斗系統(tǒng)提供的外部參考PPS源接近的定 時(shí)準(zhǔn)確度，并能根據(jù)保持時(shí)間的推移不斷修正CO頻率，即使外部參考PPS源丟失或無效，在 設(shè)定時(shí)長內(nèi)，仍然保證系統(tǒng)PPS的誤差在允許的范圍。
3.如權(quán)利要求1或2所述的基于GPS/北斗系統(tǒng)的時(shí)間頻率馴服模塊，其特征在于 設(shè)有時(shí)鐘恢復(fù)邏輯，在外部的參考PPS源恢復(fù)時(shí)，系統(tǒng)自動(dòng)切換至恢復(fù)工作模式，由系統(tǒng)相位差數(shù)據(jù)決定切換至數(shù)字PI控制環(huán)路或包括開爾曼濾波器的數(shù)字PI控制環(huán)路，重新 捕獲并恢復(fù)到鎖定狀態(tài)。
4.如權(quán)利要求3所述的基于GPS/北斗系統(tǒng)的時(shí)間頻率馴服模塊，其特征在于設(shè)有系統(tǒng)參數(shù)設(shè)定邏輯，由系統(tǒng)相位差數(shù)據(jù)獲得新的系統(tǒng)初始化參數(shù)，以及包括開爾 曼濾波器的數(shù)字PI控制環(huán)路的參數(shù)。
5.如權(quán)利要求4所述的基于GPS/北斗系統(tǒng)的時(shí)間頻率馴服模塊，其特征在于 在所述馴服工作模式、保持工作模式和恢復(fù)工作模式轉(zhuǎn)換過程中，由FPGA內(nèi)部邏輯電路中的分頻電路獲得的PPS信號具有連續(xù)性，不會發(fā)生突變，不會影響被授時(shí)設(shè)備正常使用。
6.如權(quán)利要求5所述的基于GPS/北斗系統(tǒng)的時(shí)間頻率馴服模塊，其特征在于 所述GPS/北斗OEM模塊接收GPS/北斗衛(wèi)星的射頻信號，并通過下變頻、解碼、運(yùn)算處理后獲得地理信息和時(shí)間信息，然后通過PPS以及串行接口(Serial Peripheral hterface，縮略詞為SPI)報(bào)文的形式將地理信息和時(shí)間信息輸出。
7.如權(quán)利要求6所述的基于GPS/北斗系統(tǒng)的時(shí)間頻率馴服模塊，其特征在于 所述馴服邏輯處理器的馴服邏輯是處理器程序或者嵌入FPGA的可編程片上系統(tǒng)(System-on-a-Programmable-Chip，縮略詞為 S0PC)程序；所述馴服邏輯處理器是ARM公司設(shè)計(jì)的嵌入式RISC芯片內(nèi)核的主CPU (LM3S1601單片 機(jī))，用于解讀GPS/北斗OEM模塊串行報(bào)文信息和判斷當(dāng)前外部參考PPS源狀態(tài)，還用于處 理包括開爾曼濾波器的數(shù)字PI控制環(huán)路的算法部分和執(zhí)行部分。
8.如權(quán)利要求7所述的基于GPS/北斗系統(tǒng)的時(shí)間頻率馴服模塊，其特征在于所述DAC是包括開爾曼濾波器的數(shù)字PI控制環(huán)路的執(zhí)行部分所述馴服邏輯處理器運(yùn) 算后獲得的電壓控制信息通過SPI控制DAC的電壓輸出，用于控制CO頻率。
9.如權(quán)利要求8所述的基于GPS/北斗系統(tǒng)的時(shí)間頻率馴服模塊，其特征在于 所述CO是恒溫晶體振蕩器(Oven Controlled Crystal Oscillator，縮略詞為0CX0)和溫度補(bǔ)償晶體振蕩器(Temperature Compensating Crystal Oscillator,縮略詞為 TCX0)中的一種。
10.如權(quán)利要求9所述的基于GPS/北斗系統(tǒng)的時(shí)間頻率馴服模塊，其特征在于所述參考PPS源是提供可信任PPS的高一級參考源，除GPS/北斗OEM模塊提供的參考 PPS源外，還包括被動(dòng)氫鐘和銫原子鐘。
全文摘要
一種基于GPS/北斗系統(tǒng)的時(shí)間頻率馴服模塊，包括GPS/北斗OEM模塊提供的參考PPS源，其特征是設(shè)有用于PPS粗調(diào)即預(yù)同步模式的數(shù)字PLL，以及用于PPS相位精調(diào)以及CO頻率調(diào)節(jié)即馴服工作模式的模擬FLL。數(shù)字PLL是數(shù)字PI控制環(huán)路，由相位檢測器、多路開關(guān)、數(shù)字PLL邏輯電路、數(shù)字加/減計(jì)數(shù)器組成；模擬FLL是包括開爾曼濾波器的數(shù)字PI控制環(huán)路，由相位檢測器、馴服邏輯處理器、DAC、CO組成混合鎖相環(huán)。本發(fā)明使PPS信號跟蹤外部的參考PPS源之間信號誤差進(jìn)一步減小至小于100ns，其頻率準(zhǔn)確度優(yōu)于5e-12以及PPS時(shí)間脈沖絕對連續(xù)的模塊。在各種工作模式轉(zhuǎn)換過程中，PPS信號不會發(fā)生突變。
文檔編號G01S19/31GK102147474SQ201010600879
公開日2011年8月10日 申請日期2010年12月21日 優(yōu)先權(quán)日2010年12月21日
發(fā)明者孔祥兵, 張金瑜, 趙忠 申請人:深圳市雙合電氣股份有限公司, 西安市雙合軟件技術(shù)有限公司