專利名稱：一種用于電介質(zhì)微弱發(fā)光測(cè)量的單光子計(jì)數(shù)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于電氣絕緣技術(shù)中電介質(zhì)老化特性研究領(lǐng)域，具體涉及一種用于電介質(zhì) 微弱發(fā)光測(cè)量的計(jì)數(shù)系統(tǒng)。
背景技術(shù)：
電介質(zhì)材料是幾乎所有電氣電子系統(tǒng)必不可少的重要組成部分，用于實(shí)現(xiàn)帶電體 在電氣上的絕緣和機(jī)械上的固定。電介質(zhì)在電場(chǎng)作用下會(huì)逐漸出現(xiàn)老化而產(chǎn)生局部放電， 近年來(lái)的研究表明，電介質(zhì)在產(chǎn)生局部放電之前會(huì)先發(fā)生微弱發(fā)光現(xiàn)象，因此，微弱發(fā)光現(xiàn) 象與電介質(zhì)老化的初始階段有密切的關(guān)系。由于電介質(zhì)的微弱發(fā)光不同于微弱發(fā)光器件的發(fā)光，其發(fā)光強(qiáng)度非常微弱，通常 以光子個(gè)數(shù)表示，因此，實(shí)際試驗(yàn)中需要采用單光子探測(cè)技術(shù)以測(cè)量其強(qiáng)度。一般常用的單 光子測(cè)量系統(tǒng)由兩部分組成，包含光子探測(cè)器和光子計(jì)數(shù)器。光子探測(cè)器主要采用光電倍 增管和雪崩光電二級(jí)管。而目前市場(chǎng)上光子計(jì)數(shù)產(chǎn)品有美國(guó)斯坦福公司SR400系列和日本 濱松公司的C8855等儀器，而這些儀器無(wú)法滿足電介質(zhì)微弱發(fā)光實(shí)驗(yàn)的需求。首先，這些儀 器本身都具有很高的輸入帶寬，但是儀器本身所具有的存儲(chǔ)能力有限，無(wú)法長(zhǎng)時(shí)間自動(dòng)進(jìn) 行計(jì)數(shù)工作；其次，SR400采用RS232和GPIB接口與PC機(jī)進(jìn)行通信，無(wú)法滿足大量數(shù)據(jù)實(shí) 時(shí)采集存儲(chǔ)任務(wù)的要求，而C8855采用USB接口通信，USB接口抗干擾性能無(wú)法滿足聚合物 微弱發(fā)光實(shí)驗(yàn)的要求；再次，上述設(shè)備價(jià)格十分昂貴。

發(fā)明內(nèi)容
針對(duì)現(xiàn)有聚合物微弱發(fā)光研究中光子計(jì)數(shù)設(shè)備價(jià)格昂貴，并且數(shù)據(jù)存儲(chǔ)容量和抗 干擾性能無(wú)法滿足大量數(shù)據(jù)實(shí)時(shí)準(zhǔn)確采集、存儲(chǔ)的需求，本發(fā)明的目的在于提出一種用于 電介質(zhì)微弱發(fā)光測(cè)量的計(jì)數(shù)系統(tǒng)，該系統(tǒng)采用可編程邏輯門陣列模塊，將復(fù)雜的控制電路 在一個(gè)芯片中完成，不僅能夠減小設(shè)備體積，而且能夠滿足聚合物微弱發(fā)光光子測(cè)量的需 求。為了達(dá)到上述目的，本發(fā)明采用以下技術(shù)方案予以實(shí)現(xiàn)。該種用于電介質(zhì)微弱發(fā)光測(cè)量的單光子計(jì)數(shù)系統(tǒng)，包括單光子光電轉(zhuǎn)換模塊、輸 入信號(hào)光電隔離模塊、脈沖信號(hào)輸出模塊、外部觸發(fā)信號(hào)采集模塊、觸發(fā)閾值調(diào)節(jié)模塊、可 編程邏輯門陣列模塊和PCI接口模塊。所述單光子光電轉(zhuǎn)換模塊輸出的脈沖信號(hào)經(jīng)過(guò)輸入信號(hào)光電隔離模塊輸出端接 到可編程邏輯門陣列模塊的I/O輸入端，所述的脈沖信號(hào)輸出模塊的輸入端連接到可編程 邏輯門陣列模塊的I/O輸出端上，外部觸發(fā)信號(hào)采集模塊的AD數(shù)字結(jié)果輸出端接到可編程 邏輯門陣列模塊的I/O總線輸入端，外部觸發(fā)信號(hào)采集模塊的AD芯片控制輸入端接到可編 程邏輯門陣列模塊的I/O輸出端，外部觸發(fā)信號(hào)采集模塊的模擬信號(hào)輸出端連接到觸發(fā)閾 值調(diào)節(jié)模塊的模擬信號(hào)輸入端，閾值結(jié)果輸出端連接到可編程邏輯門陣列模塊的I/O輸入 端上，可編程邏輯門陣列模塊的I/O輸出端接到觸發(fā)閾值調(diào)節(jié)模塊的DA控制輸入端上，可編程邏輯門陣列模塊通過(guò)I/O總線輸出端與PCI接口模塊實(shí)現(xiàn)雙向連接，PCI接口模塊與 PC機(jī)之間雙相連接。上述的脈沖輸入信號(hào)光電隔離模塊具有4路獨(dú)立的輸入通道，每一路通道由BNC 標(biāo)準(zhǔn)接口，防靜電保護(hù)電路和光電隔離電路連接組成，外部脈沖源信號(hào)通過(guò)同軸電纜與BNC 標(biāo)準(zhǔn)接口相連，通過(guò)防靜電保護(hù)電路送入光電隔離電路的輸入端，經(jīng)過(guò)光電隔離電路之后 再送入可編程邏輯門陣列模塊的輸入端。上述的脈沖信號(hào)輸出模塊的實(shí)現(xiàn)電路由電平轉(zhuǎn)換電路、保護(hù)電路及BNC標(biāo)準(zhǔn)接口 構(gòu)成，其中，電平轉(zhuǎn)換電路的輸入端接到可編程邏輯門陣列模塊的輸出端，電平轉(zhuǎn)換電路的 輸出端接到保護(hù)電路的輸入端，保護(hù)電路的輸出端接到BNC標(biāo)準(zhǔn)接口上。外部觸發(fā)信號(hào)采集模塊的模擬信號(hào)輸入范圍為士5V，通過(guò)BNC接口和保護(hù)電路 后，送入跟隨運(yùn)算放大器進(jìn)行阻抗轉(zhuǎn)換，一路模擬信號(hào)送入觸發(fā)閾值調(diào)節(jié)模塊中模擬信號(hào) 輸入端，一路送入模數(shù)轉(zhuǎn)換芯片進(jìn)行模數(shù)轉(zhuǎn)換，AD轉(zhuǎn)換結(jié)果送入可編程邏輯門陣列模塊的 I/O總線輸入端。觸發(fā)閾值調(diào)節(jié)模塊，包含DA轉(zhuǎn)換電路，電壓基準(zhǔn)電路，阻抗轉(zhuǎn)換電路，比較電路和 光電隔離電路構(gòu)成，其中，DA轉(zhuǎn)換電路的輸入端接到可編程邏輯門陣列模塊的輸出端，電壓 基準(zhǔn)電路接到DA轉(zhuǎn)換電路的基準(zhǔn)輸入端，DA轉(zhuǎn)換電路的輸出端接到阻抗轉(zhuǎn)換電路的輸入 端，阻抗轉(zhuǎn)換電路的輸出端接到比較電路的一路輸入端，比較電路的第二路輸入端接到外 部觸發(fā)信號(hào)采集模塊的模擬信號(hào)輸出端上，比較電路的比較結(jié)果接到光電隔離電路的輸入 端，光電隔離電路的輸出端接到可編程邏輯門陣列模塊的輸入端?？删幊踢壿嬮T陣列模塊內(nèi)部實(shí)現(xiàn)由計(jì)數(shù)測(cè)量單元、ADC芯片控制單元、DAC芯片控 制單元、計(jì)數(shù)控制單元、第一數(shù)據(jù)緩存器、第二數(shù)據(jù)緩存器和PCI數(shù)據(jù)接口單元構(gòu)成，其中， 計(jì)數(shù)測(cè)量單元、ADC芯片控制單元、DAC芯片控制單元、PCI數(shù)據(jù)接口單元、第一數(shù)據(jù)緩存器 和第二數(shù)據(jù)緩存器均與計(jì)數(shù)控制單元構(gòu)成信號(hào)及數(shù)據(jù)的雙向連接。上述的計(jì)數(shù)控制單元系統(tǒng)采用50MHz的晶振驅(qū)動(dòng)，所述驅(qū)動(dòng)計(jì)數(shù)測(cè)量單元和ADC 芯片控制單元按照既定的時(shí)序采集數(shù)據(jù)。本發(fā)明具有以下有益效果本發(fā)明采用了可編程邏輯門陣列(FPGA)模塊，將復(fù)雜的控制電路在一個(gè)芯片中 完成，減小了設(shè)備的體積，簡(jiǎn)化了電路設(shè)計(jì)，便于生產(chǎn)調(diào)試。同時(shí)本發(fā)明采用了PCI接口和 PC進(jìn)行數(shù)據(jù)傳輸，憑借PCI接口通信速率和良好的抗干擾性，滿足了聚合物微弱發(fā)光光子 測(cè)量的需求。


圖1為單光子計(jì)數(shù)系統(tǒng)的結(jié)構(gòu)框圖；圖2為脈沖輸入光電隔離模塊電路框圖；圖3為脈沖輸出模塊電路框圖；圖4為模擬信號(hào)采集模塊示意圖，其中(a)為電路圖，(b)為結(jié)構(gòu)框圖；圖5為觸發(fā)閾值調(diào)節(jié)模塊電路框圖；圖6為可編程邏輯門陣列(FPGA)模塊邏輯框圖；圖7為可編程邏輯門陣列(FPGA)模塊中計(jì)數(shù)控制單元狀態(tài)機(jī)圖。
具體實(shí)施例方式以下結(jié)合附圖對(duì)本發(fā)明的內(nèi)容作進(jìn)一步的詳細(xì)說(shuō)明。圖1為單光子計(jì)數(shù)系統(tǒng)的結(jié)構(gòu)框圖。它包括單光子光電轉(zhuǎn)換模塊100、脈沖輸入 信號(hào)光電隔離模塊101、脈沖信號(hào)輸出模塊102、外部觸發(fā)信號(hào)采集模塊103、觸發(fā)閾值調(diào)節(jié) 模塊104、可編程邏輯門陣列模塊105和PCI接口模塊106。除單光子光電轉(zhuǎn)換模塊100之 外，其他模塊均集成到一塊PCI板卡上。各模塊之間的連接關(guān)系如下單光子光電轉(zhuǎn)換模塊100輸出的脈沖信號(hào)經(jīng)過(guò)輸入信號(hào)光電隔離模塊101輸出端 接到可編程邏輯門陣列模塊105的I/O輸入端110，脈沖信號(hào)輸出模塊102的輸入端連接到 可編程邏輯門陣列模塊105的I/O輸出端113上，外部觸發(fā)信號(hào)采集模塊103的AD數(shù)字結(jié) 果輸出端120接到可編程邏輯門陣列模塊105的I/O總線輸入端111，外部觸發(fā)信號(hào)采集 模塊103的AD芯片控制輸入端122接到可編程邏輯門陣列模塊105的I/O輸出端114，外 部觸發(fā)信號(hào)采集模塊103的模擬信號(hào)輸出端121連接到觸發(fā)閾值調(diào)節(jié)模塊104的模擬信號(hào) 輸入端123，閾值結(jié)果輸出端IM連接到可編程邏輯門陣列模塊105的I/O輸入端112上， 可編程邏輯門陣列模塊105的I/O輸出端115接到觸發(fā)閾值調(diào)節(jié)模塊104的DA控制輸入 端125上，可編程邏輯門陣列模塊105通過(guò)I/O總線輸出端116與PCI接口模塊106實(shí)現(xiàn) 雙向連接，PCI接口模塊106與PC機(jī)107之間雙相連接。以下對(duì)各個(gè)模塊之間進(jìn)行詳細(xì)說(shuō)明脈沖輸入信號(hào)光電隔離模塊101脈沖輸入信號(hào)光電隔離模塊101具有4路獨(dú)立的輸入通道，每一路通道由的電路 構(gòu)成分為三部分，如圖2所示，分別是BNC標(biāo)準(zhǔn)接口 201，防靜電保護(hù)電路202和光電隔離電 路203。單光子光電轉(zhuǎn)換模塊100的輸出端通過(guò)同軸電纜和BNC標(biāo)準(zhǔn)接口 201相連，通過(guò)防 靜電保護(hù)電路202送入光電隔離電路203的輸入端，經(jīng)過(guò)光電隔離電路203之后再送入可 編程邏輯門陣列模塊105的輸入端110。脈沖信號(hào)輸出模塊102脈沖信號(hào)輸出模塊102實(shí)現(xiàn)電路見(jiàn)圖3。它由電平轉(zhuǎn)換電路301、防靜電保護(hù)電路 302和輸出BNC接口 303構(gòu)成。其中，電平轉(zhuǎn)換電路301的輸入端接到可編程邏輯門陣列 (FPGA)模塊105的輸出端，電平轉(zhuǎn)換電路301的輸出端接到保護(hù)電路302的輸入端，保護(hù)電 路302的輸出端接到BNC標(biāo)準(zhǔn)接口 303上。脈沖信號(hào)由可編程邏輯門陣列模塊105上的輸出端113輸出，接到電平轉(zhuǎn)換電路 301的輸入端，電平轉(zhuǎn)換電路301將3. 3V電平轉(zhuǎn)換為5V電平。之后信號(hào)通過(guò)防靜電保護(hù)電
路302輸出采用BNC標(biāo)準(zhǔn)接口 303，用于輸出測(cè)量所得的脈沖信號(hào)，為其他測(cè)量系統(tǒng)提供接□。外部觸發(fā)信號(hào)采集模塊103外部觸發(fā)信號(hào)采集模塊103實(shí)現(xiàn)電路見(jiàn)圖4。它由四部分構(gòu)成，BNC標(biāo)準(zhǔn)接口 401， 防靜電保護(hù)電路402，跟隨運(yùn)算放大器403和模數(shù)轉(zhuǎn)換電路404。直流或交流模擬信號(hào)由被 測(cè)對(duì)象的電源分壓獲得，輸入范圍為士5V。直流或交流模擬信號(hào)通過(guò)BNC標(biāo)準(zhǔn)接口和防靜 電保護(hù)電路402之后送入跟隨運(yùn)算放大器403進(jìn)行阻抗轉(zhuǎn)換，一路模擬信號(hào)送入觸發(fā)閾值 調(diào)節(jié)模塊104中模擬信號(hào)輸入端123，一路送入模數(shù)轉(zhuǎn)換芯片404進(jìn)行模數(shù)轉(zhuǎn)換，模數(shù)轉(zhuǎn)換電路404的AD7865芯片能提供250kSPS的采樣速率和士5V的范圍輸入，AD轉(zhuǎn)換結(jié)果送入 可編程邏輯門陣列模塊105的I/O總線輸入端111。觸發(fā)閾值調(diào)節(jié)模塊104所述的觸發(fā)閾值調(diào)節(jié)模塊104組成參見(jiàn)圖5。它包含DA轉(zhuǎn)換電路501，電壓基準(zhǔn) 電路502，阻抗轉(zhuǎn)換電路503，比較電路504和光電隔離電路505。DA轉(zhuǎn)換電路501的輸入 端接到可編程邏輯門陣列(FPGA)模塊105的輸出端115，電壓基準(zhǔn)電路502接到DA轉(zhuǎn)換 電路501的基準(zhǔn)輸入端，DA轉(zhuǎn)換電路501的輸出端接到阻抗轉(zhuǎn)換電路503的輸入端，阻抗 轉(zhuǎn)換電路503的輸出端接到比較電路504的一路輸入端，比較電路504的第二路輸入端接 到外部觸發(fā)信號(hào)采集模塊103的模擬信號(hào)輸出端121上，比較電路504的比較結(jié)果接到光 電隔離電路505的輸入端，光電隔離電路505的輸出端接到可編程邏輯門陣列(FPGA)模塊 105的輸入端112。DA轉(zhuǎn)換電路501由芯片TLV5618A實(shí)現(xiàn)，DA轉(zhuǎn)換電路501的輸入控制信由可編程 邏輯門陣列模塊105的第三輸出端115發(fā)出。DA轉(zhuǎn)換電路501所需要的基準(zhǔn)電壓由電壓基 準(zhǔn)電路502提供。電壓基準(zhǔn)電路502由TL431CLP芯片及標(biāo)準(zhǔn)外圍電路組成。DA轉(zhuǎn)換電路 501輸出的模擬電壓信號(hào)送入阻抗轉(zhuǎn)換電路503，之后送入比較電路504的3腳。比較電路 504的第二路輸入端接到外部觸發(fā)信號(hào)采集模塊103的模擬信號(hào)輸出端121上，兩個(gè)信號(hào)進(jìn) 行比較得到的電平信號(hào)通過(guò)光電隔離電路505將比較結(jié)果轉(zhuǎn)換為OV或5V的標(biāo)準(zhǔn)電平信號(hào) 送入可編程邏輯門陣列模塊第三輸入端112。PCI 接 口模塊 106PCI接口模塊106采用通用的PCI芯片和其外圍電路構(gòu)成。能夠?qū)CI總線數(shù)據(jù) 轉(zhuǎn)換為32位的本地?cái)?shù)據(jù)，方便電腦系統(tǒng)和板卡電路的通信。可編程邏輯門陣列模塊105可編程邏輯門陣列(FPGA)模塊105內(nèi)部實(shí)現(xiàn)由計(jì)數(shù)測(cè)量單元601、ADC芯片控制 單元602、DAC芯片控制單元603、計(jì)數(shù)控制單元605、第一數(shù)據(jù)緩存器606、第二數(shù)據(jù)緩存器 607和PCI數(shù)據(jù)接口單元604構(gòu)成，其中，計(jì)數(shù)測(cè)量單元601、ADC芯片控制單元602、DAC芯 片控制單元603、PCI數(shù)據(jù)接口單元604、第一數(shù)據(jù)緩存器606和第二數(shù)據(jù)緩存器607均與 計(jì)數(shù)控制單元605構(gòu)成信號(hào)及數(shù)據(jù)的雙向連接。可編程邏輯門陣列模塊105是板卡的核心模塊，負(fù)責(zé)數(shù)據(jù)的存儲(chǔ)轉(zhuǎn)發(fā)，對(duì)模塊 101 104的進(jìn)行時(shí)序控制和數(shù)據(jù)采集，并完成和PCI接口模塊106的通信，將執(zhí)行結(jié)果通 過(guò)PCI總線芯片連接送入PC機(jī)。所述的可編程邏輯門陣列模塊105采用Altera公司的EP2C20F484C8。其芯片內(nèi)部 由硬件描述語(yǔ)言實(shí)現(xiàn)，見(jiàn)圖6所示。圖中編號(hào)110 116與圖1中可編程邏輯門陣列(FPGA) 模塊105的輸入輸出I/O相對(duì)應(yīng)，分別對(duì)應(yīng)芯片EP2C20F484C8的引腳。110代表芯片單一 引腳A4，111表示13位模數(shù)轉(zhuǎn)換數(shù)據(jù)總線ADC_DBUS，112代表芯片單一引腳W4，113代表芯 片單一引腳A6，114代表模數(shù)轉(zhuǎn)換4位控制總線ADC_CBUS，115代表與DAC芯片連接的4位 控制總線DAC_CBUS。116表示與PCI控制器連接的總線PCB_BUS。計(jì)數(shù)控制單元605系統(tǒng) 采用50MHz的晶振驅(qū)動(dòng)，所述驅(qū)動(dòng)計(jì)數(shù)測(cè)量單元601和ADC芯片控制單元602按照既定的 時(shí)序采集數(shù)據(jù)?？删幊踢壿嬮T陣列模塊105的具體工作原理如下
計(jì)數(shù)測(cè)量單元601以1 μ s為一個(gè)周期記錄外部輸入的脈沖個(gè)數(shù)，在1 μ S最多能 夠記錄16個(gè)外部脈沖信號(hào)，記錄結(jié)果送至計(jì)數(shù)控制單元605。計(jì)數(shù)測(cè)量單元601中采用了 兩級(jí)D觸發(fā)器，用于消除周期控制信號(hào)所可能帶來(lái)的測(cè)量脈沖個(gè)數(shù)丟失現(xiàn)象。ADC芯片控制 單元602用于控制外部ADC芯片進(jìn)行數(shù)據(jù)采集，采集周期為4 μ s，采集結(jié)果送入計(jì)數(shù)控制 單元605。計(jì)數(shù)控制單元605將4 μ s為周期對(duì)采集數(shù)據(jù)進(jìn)行打包，每4組脈沖數(shù)據(jù)和一組 ADC采集的數(shù)據(jù)組合成一條32位的數(shù)據(jù)，存入數(shù)據(jù)緩沖區(qū)。數(shù)據(jù)緩沖單元包含第一數(shù)據(jù)緩 存器606和第二數(shù)據(jù)緩存器607，分別是池字節(jié)的RAM，包含在可編程邏輯門陣列(FPGA)模 塊中。數(shù)據(jù)緩沖區(qū)的存儲(chǔ)方式采用乒乓操作，在第一數(shù)據(jù)緩存器606存放滿之后，在計(jì)數(shù)控 制單元的協(xié)調(diào)下，立刻向第二數(shù)據(jù)緩存器607中存放數(shù)據(jù)，同時(shí)向PC機(jī)發(fā)送消息，請(qǐng)求讀取 第一數(shù)據(jù)緩存器606的數(shù)據(jù)；而當(dāng)?shù)诙?shù)據(jù)緩存器607中存滿之后，立刻向第一數(shù)據(jù)緩存器 606存放，同時(shí)向PC發(fā)送消息請(qǐng)求讀取第二數(shù)據(jù)緩存器607中的數(shù)據(jù)。這樣保證PC機(jī)在讀 取數(shù)據(jù)時(shí)仍然能夠進(jìn)行脈沖計(jì)數(shù)，不存在脈沖計(jì)數(shù)的死區(qū)，保證了計(jì)數(shù)的完整性。DAC芯片 控制單元603用于控制外部DAC芯片，當(dāng)PC機(jī)設(shè)定閾值電壓時(shí)，通過(guò)該單元寫(xiě)入DAC芯片， 實(shí)現(xiàn)觸發(fā)閾值的設(shè)定。PCI數(shù)據(jù)接口單元604負(fù)責(zé)PCI模塊106中的芯片PCI9052和計(jì)數(shù) 器控制模塊605的雙向通信功能?？删幊踢壿嬮T陣列模塊105中的計(jì)數(shù)控制單元605采用的狀態(tài)機(jī)結(jié)構(gòu)如圖7所 示。系統(tǒng)采用50MHz的晶振進(jìn)行驅(qū)動(dòng)。在系統(tǒng)時(shí)鐘的每個(gè)上升沿到來(lái)時(shí)，都會(huì)驅(qū)動(dòng)可編程 邏輯門陣列模塊105中的定時(shí)器進(jìn)行計(jì)時(shí)，當(dāng)計(jì)時(shí)值每增加50時(shí)，即時(shí)間增加1 μ s，則狀 態(tài)機(jī)轉(zhuǎn)換到下一步狀態(tài)，從而驅(qū)動(dòng)計(jì)數(shù)測(cè)量單元601、ADC芯片控制單元602按照既定的時(shí) 序采集數(shù)據(jù)。如圖7狀態(tài)所示，在計(jì)時(shí)器T = 0時(shí)，給計(jì)數(shù)測(cè)量單元601發(fā)送驅(qū)動(dòng)信號(hào)，讀 取計(jì)數(shù)值，將該值放入32位整型數(shù)據(jù)(設(shè)定為TData)中的低4位。在計(jì)時(shí)器T = 50時(shí)， 即時(shí)間增加1 μ s,則將TData中數(shù)據(jù)左移4位，同時(shí)再次給計(jì)數(shù)測(cè)量單元601發(fā)送驅(qū)動(dòng)信 號(hào)，讀取計(jì)數(shù)值，將該值放入TData中的低4位。重復(fù)上述工作，并當(dāng)計(jì)時(shí)器T = 150時(shí)，將 TData數(shù)據(jù)左移4位，讀取計(jì)數(shù)測(cè)量單元601的測(cè)量值，同時(shí)讀取ADC芯片控制單元602的 測(cè)量值，將其放入TData數(shù)據(jù)的高16位。在計(jì)時(shí)器T = 199時(shí)，將T置零，判斷當(dāng)前緩沖區(qū) 是第一緩沖區(qū)606還是第二緩沖器607，將TData放入當(dāng)前工作的數(shù)據(jù)緩沖區(qū)。如果當(dāng)前緩 沖器已滿，則發(fā)送中斷信號(hào)給PCI數(shù)據(jù)接口單元604，通知PC機(jī)讀取緩沖區(qū)數(shù)據(jù)。綜上所述，本發(fā)明各模塊功能及信號(hào)流簡(jiǎn)述如下實(shí)驗(yàn)測(cè)量時(shí)，光子發(fā)射裝置108中電源在絕緣材料上施加交流或直流電壓，光子 就會(huì)從材料中發(fā)射出來(lái)，被單光子光電轉(zhuǎn)換模塊100接收，轉(zhuǎn)換為脈沖信號(hào)，脈沖輸出頻率 最高達(dá)10MHz。該脈沖信號(hào)通過(guò)同軸電纜連接到脈沖輸入信號(hào)光電隔離模塊101，脈沖輸入 信號(hào)光電隔離模塊101完成光電隔離和電平轉(zhuǎn)換，輸出的脈沖信號(hào)送入可編程邏輯門陣列 模塊105進(jìn)行計(jì)數(shù)，同時(shí)可編程邏輯門陣列模塊105可將脈沖信號(hào)通過(guò)脈沖信號(hào)輸出模塊 102對(duì)外輸出，方便其它脈沖計(jì)量設(shè)備測(cè)量。光子發(fā)射裝置108中的電阻分壓器的輸出接 到外部觸發(fā)信號(hào)采集模塊103，它將外部模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)送入觸發(fā)閾值調(diào)節(jié)模塊 104和可編程邏輯門陣列模塊105中。觸發(fā)閾值調(diào)節(jié)模塊將可編程邏輯門陣列模塊中的設(shè) 定值轉(zhuǎn)換為模擬信號(hào)和外部觸發(fā)信號(hào)采集模塊103的輸出值進(jìn)行比較，其比較結(jié)果送入可 編程邏輯門陣列模塊105中進(jìn)行處理。可編程邏輯門陣列模塊105將處理結(jié)果進(jìn)行編碼組 合通過(guò)PCI接口模塊106發(fā)送給PC機(jī)107。
權(quán)利要求
1.一種用于電介質(zhì)微弱發(fā)光測(cè)量的單光子計(jì)數(shù)系統(tǒng)，包括單光子光電轉(zhuǎn)換模塊 (100)、輸入信號(hào)光電隔離模塊(101)、脈沖信號(hào)輸出模塊(102)、外部觸發(fā)信號(hào)采集模塊 (103)、觸發(fā)閾值調(diào)節(jié)模塊(104)、可編程邏輯門陣列模塊(10 和PCI接口模塊(106)，其 特征在于所述單光子光電轉(zhuǎn)換模塊(100)輸出的脈沖信號(hào)經(jīng)過(guò)輸入信號(hào)光電隔離模塊(101) 輸出端接到可編程邏輯門陣列模塊(105)的I/O輸入端(110)，所述的脈沖信號(hào)輸出模塊 (102)的輸入端連接到可編程邏輯門陣列模塊(105)的I/O輸出端(113)上，外部觸發(fā)信號(hào) 采集模塊(103)的AD數(shù)字結(jié)果輸出端(120)接到可編程邏輯門陣列模塊(105)的I/O總 線輸入端(111)，外部觸發(fā)信號(hào)采集模塊(103)的AD芯片控制輸入端(122)接到可編程邏 輯門陣列模塊(105)的I/O輸出端(114)，外部觸發(fā)信號(hào)采集模塊(103)的模擬信號(hào)輸出端 (121)連接到觸發(fā)閾值調(diào)節(jié)模塊(104)的模擬信號(hào)輸入端(123)，閾值結(jié)果輸出端(124)連 接到可編程邏輯門陣列模塊(105)的I/O輸入端(112)上，可編程邏輯門陣列模塊(105)的 I/O輸出端(115)接到觸發(fā)閾值調(diào)節(jié)模塊(104)的DA控制輸入端(125)上，可編程邏輯門 陣列模塊(105)通過(guò)I/O總線輸出端(116)與PCI接口模塊(106)實(shí)現(xiàn)雙向連接，PCI接 口模塊(106)與PC機(jī)(107)之間雙相連接。
2.根據(jù)權(quán)利要求1所述的用于電介質(zhì)微弱發(fā)光測(cè)量的單光子計(jì)數(shù)系統(tǒng)，其特征在于 所述的脈沖輸入信號(hào)光電隔離模塊(101)具有4路獨(dú)立的輸入通道，每一路通道由BNC標(biāo) 準(zhǔn)接口 001)，防靜電保護(hù)電路(202)和光電隔離電路(203)連接組成，外部脈沖源信號(hào) 通過(guò)同軸電纜與BNC標(biāo)準(zhǔn)接口(201)相連，通過(guò)防靜電保護(hù)電路(202)送入光電隔離電路 (203)的輸入端，經(jīng)過(guò)光電隔離電路(20 之后再送入可編程邏輯門陣列模塊(10 的輸入 端(110)。
3.根據(jù)權(quán)利要求1所述的用于電介質(zhì)微弱發(fā)光測(cè)量的單光子計(jì)數(shù)系統(tǒng)，其特征在于 所述的脈沖信號(hào)輸出模塊(102)的實(shí)現(xiàn)電路由電平轉(zhuǎn)換電路(301)、保護(hù)電路(302)及 BNC標(biāo)準(zhǔn)接口(303)構(gòu)成，其中，電平轉(zhuǎn)換電路(301)的輸入端接到可編程邏輯門陣列模塊 (105)的輸出端，電平轉(zhuǎn)換電路(301)的輸出端接到保護(hù)電路(302)的輸入端，保護(hù)電路 (302)的輸出端接到BNC標(biāo)準(zhǔn)接口 (303)上。
4.根據(jù)權(quán)利要求1所述的用于電介質(zhì)電致發(fā)光測(cè)量的單光子計(jì)數(shù)系統(tǒng)，其特征在于 所述外部觸發(fā)信號(hào)采集模塊(103)包括NC標(biāo)準(zhǔn)接口 001)，防靜電保護(hù)電路002)，跟隨運(yùn) 算放大器(40 和模數(shù)轉(zhuǎn)換電路(404)；所述外部觸發(fā)信號(hào)采集模塊(103)的模擬信號(hào)輸 入范圍為士5V，通過(guò)BNC接口(401)和保護(hù)電路(402)后，送入跟隨運(yùn)算放大器(403)進(jìn)行 阻抗轉(zhuǎn)換，一路模擬信號(hào)送入觸發(fā)閾值調(diào)節(jié)模塊(104)中模擬信號(hào)輸入端(123)，一路送入 模數(shù)轉(zhuǎn)換芯片(404)進(jìn)行模數(shù)轉(zhuǎn)換，AD轉(zhuǎn)換結(jié)果送入可編程邏輯門陣列模塊(105)的I/O 總線輸入端(111)。
5.根據(jù)權(quán)利要求1所述的用于電介質(zhì)微弱發(fā)光測(cè)量的單光子計(jì)數(shù)系統(tǒng)，其特征在于 所述觸發(fā)閾值調(diào)節(jié)模塊(104)包含DA轉(zhuǎn)換電路(501)，電壓基準(zhǔn)電路(502)，阻抗轉(zhuǎn)換電路 (503)，比較電路(504)和光電隔離電路(505)，其中，DA轉(zhuǎn)換電路(501)的輸入端接到可編 程邏輯門陣列(FPGA)模塊(10 的輸出端(115)，電壓基準(zhǔn)電路(50 接到DA轉(zhuǎn)換電路 (501)的基準(zhǔn)輸入端，DA轉(zhuǎn)換電路(501)的輸出端接到阻抗轉(zhuǎn)換電路(503)的輸入端，阻抗 轉(zhuǎn)換電路(503)的輸出端接到比較電路(504)的一路輸入端，比較電路(504)的第二路輸入端接到外部觸發(fā)信號(hào)采集模塊(103)的模擬信號(hào)輸出端(121)上，比較電路(504)的比 較結(jié)果接到光電隔離電路(505)的輸入端，光電隔離電路(505)的輸出端接到可編程邏輯 門陣列(FPGA)模塊(105)的輸入端(112)。
6.根據(jù)權(quán)利要求1所述的用于電介質(zhì)微弱發(fā)光測(cè)量的單光子計(jì)數(shù)系統(tǒng)，其特征在于 所述可編程邏輯門陣列模塊(105)，其內(nèi)部實(shí)現(xiàn)由計(jì)數(shù)測(cè)量單元(601)、ADC芯片控制單元 (602)、DAC芯片控制單元(60 、計(jì)數(shù)控制單元(60 、第一數(shù)據(jù)緩存器(606)、第二數(shù)據(jù)緩 存器(607)和PCI數(shù)據(jù)接口單元(604)構(gòu)成，其中，計(jì)數(shù)測(cè)量單元(601)、ADC芯片控制單元 (602)、DAC芯片控制單元(6(X3)、PCI數(shù)據(jù)接口單元(604)、第一數(shù)據(jù)緩存器(606)和第二數(shù) 據(jù)緩存器(607)均與計(jì)數(shù)控制單元(60 構(gòu)成信號(hào)及數(shù)據(jù)的雙向連接。
7.根據(jù)權(quán)利要求6所述的用于電介質(zhì)微弱發(fā)光測(cè)量的單光子計(jì)數(shù)系統(tǒng)，其特征在于 所述的計(jì)數(shù)控制單元(60 系統(tǒng)采用50MHz的晶振驅(qū)動(dòng)，所述驅(qū)動(dòng)計(jì)數(shù)測(cè)量單元(601)和 ADC芯片控制單元(602)按照既定的時(shí)序采集數(shù)據(jù)。
全文摘要
本發(fā)明公開(kāi)了一種用于電介質(zhì)微弱發(fā)光測(cè)量的單光子計(jì)數(shù)系統(tǒng)，包括單光子光電轉(zhuǎn)換模塊、輸入信號(hào)光電隔離模塊、脈沖信號(hào)輸出模塊、外部觸發(fā)信號(hào)采集模塊、觸發(fā)閾值調(diào)節(jié)模塊、可編程邏輯門陣列模塊和PCI接口模塊。本發(fā)明采用了可編程邏輯門陣列(FPGA)模塊，將復(fù)雜的控制電路在一個(gè)芯片中完成，減小了設(shè)備的體積，簡(jiǎn)化了電路設(shè)計(jì)，便于生產(chǎn)調(diào)試。同時(shí)本發(fā)明采用了PCI接口和PC進(jìn)行數(shù)據(jù)傳輸，憑借PCI接口通信速率和良好的抗干擾性，滿足了聚合物微弱發(fā)光光子測(cè)量的需求。
文檔編號(hào)G01J11/00GK102072774SQ20111002721
公開(kāi)日2011年5月25日 申請(qǐng)日期2011年1月25日 優(yōu)先權(quán)日2011年1月25日
發(fā)明者張冠軍, 穆海寶, 郭一欣 申請(qǐng)人:西安交通大學(xué)