專(zhuān)利名稱：一種基于fpga的集成電路芯片測(cè)試系統(tǒng)與方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種基于FPGA的集成電路芯片測(cè)試系統(tǒng)，以及利用該測(cè)試系統(tǒng)對(duì)帶數(shù)字模塊的集成電路芯片或者以數(shù)字模塊為主、帶有少量模擬模塊的數(shù)模混合集成電路芯片進(jìn)行測(cè)試的方法。
背景技術(shù)：
隨著集成電路產(chǎn)業(yè)的發(fā)展，集成電路芯片的測(cè)試成本所占比例不斷攀升，集成電路設(shè)計(jì)公司在芯片設(shè)計(jì)和生產(chǎn)出來(lái)后往往需要尋找專(zhuān)業(yè)芯片測(cè)試機(jī)對(duì)芯片進(jìn)行測(cè)試，以識(shí)別并挑選出壞片，只有通過(guò)測(cè)試的合格芯片才可以銷(xiāo)售使用。目前國(guó)內(nèi)的集成電路芯片測(cè)試主要由集成電路設(shè)計(jì)公司自行購(gòu)買(mǎi)機(jī)臺(tái)測(cè)試或委托專(zhuān)業(yè)測(cè)試機(jī)構(gòu)進(jìn)行測(cè)試。但由于專(zhuān)業(yè)測(cè)試機(jī)價(jià)格昂貴，國(guó)內(nèi)設(shè)計(jì)公司一般不愿意將大量資金投入到購(gòu)買(mǎi)昂貴的設(shè)備上，同時(shí)國(guó)內(nèi)的專(zhuān)業(yè)測(cè)試機(jī)構(gòu)不多，造成芯片的量測(cè)試成為產(chǎn)品不能快速投入市場(chǎng)的一大瓶頸。目前市場(chǎng)上的以數(shù)字模塊為主，加以少量模擬模塊的集成電路非常多，設(shè)計(jì)周期短，成本低廉， 出貨量大，因此對(duì)此類(lèi)芯片的測(cè)試成本控制也比較嚴(yán)。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是克服現(xiàn)有技術(shù)的不足，提供一種結(jié)構(gòu)簡(jiǎn)單、便于攜帶、成本較低、性能穩(wěn)定的基于FPGA的集成電路芯片測(cè)試系統(tǒng)。本發(fā)明還提供了一種利用上述集成電路芯片測(cè)試系統(tǒng)來(lái)對(duì)帶數(shù)字模塊的集成電路芯片或者以數(shù)字模塊為主、帶有少量模擬模塊的數(shù)?；旌霞呻娐沸酒M(jìn)行測(cè)試的方法，通過(guò)該方法，可以達(dá)到測(cè)試周期短、測(cè)試成本低、測(cè)試快速的效果。本發(fā)明一種基于FPGA的集成電路芯片測(cè)試系統(tǒng)所采用的技術(shù)方案是該系統(tǒng)包括PC機(jī)、主控芯片、FPGA芯片、配置信息存儲(chǔ)設(shè)備、測(cè)試向量存儲(chǔ)設(shè)備，
所述配置信息存儲(chǔ)設(shè)備用于存儲(chǔ)對(duì)所述FPGA芯片進(jìn)行配置的配置信息； 所述測(cè)試向量存儲(chǔ)設(shè)備用于存儲(chǔ)與待測(cè)芯片進(jìn)行比較的測(cè)試向量； 所述主控芯片用于配置所述FPGA芯片，控制所述FPGA芯片對(duì)待測(cè)芯片進(jìn)行測(cè)試，并將所述FPGA芯片反饋回來(lái)的測(cè)試結(jié)果傳送至所述PC機(jī)； 所述PC機(jī)用于顯示所述主控芯片傳送來(lái)的測(cè)試結(jié)果；
所述FPGA芯片用于接收所述主控芯片發(fā)出的測(cè)試命令，從所述測(cè)試向量存儲(chǔ)設(shè)備中讀取測(cè)試向量，對(duì)待測(cè)芯片進(jìn)行測(cè)試，判斷待測(cè)芯片是否為良品，并把測(cè)試結(jié)果反饋給所述主控芯片。所述基于FPGA的集成電路芯片測(cè)試系統(tǒng)還包括模擬參數(shù)模塊，所述模擬參數(shù)模塊用于測(cè)試待測(cè)芯片的模擬參數(shù)值，并將測(cè)試值傳送到所述FPGA芯片。所述基于FPGA的集成電路芯片測(cè)試系統(tǒng)還包括機(jī)械手接口，所述機(jī)械手接口用于與外圍的機(jī)械手相連接并控制所述機(jī)械手進(jìn)行被測(cè)芯片的分類(lèi)。所述PC機(jī)還可用于修改所述配置信息存儲(chǔ)設(shè)備中的配置信息，或者用于更新所述測(cè)試向量存儲(chǔ)設(shè)備中的測(cè)試向量，以適應(yīng)不同的待測(cè)芯片的測(cè)試要求。所述FPGA芯片包括CPU、時(shí)鐘發(fā)生器、測(cè)試向量存儲(chǔ)器、定時(shí)器、移動(dòng)存儲(chǔ)接口、串行數(shù)據(jù)接口。所述測(cè)試向量存儲(chǔ)設(shè)備為U盤(pán)或SD卡或MS卡。本發(fā)明一種基于FPGA的集成電路芯片測(cè)試方法所采用的技術(shù)方案包括以下步驟
(1)所述主控芯片把存儲(chǔ)在所述配置信息存儲(chǔ)設(shè)備中的配置信息來(lái)對(duì)所述FPGA芯片進(jìn)行配置，將其配置成與待測(cè)芯片相對(duì)應(yīng)的控制和數(shù)據(jù)端口處理器；
(2)所述主控芯片發(fā)送測(cè)試命令給所述FPGA芯片；
(3)所述FPGA芯片接收到測(cè)試命令后，從所述測(cè)試向量存儲(chǔ)設(shè)備中讀取測(cè)試向量，并對(duì)讀取到的測(cè)試向量進(jìn)行信息解析，把所述測(cè)試向量中的測(cè)試信息通過(guò)測(cè)試要求的時(shí)序?qū)⒓?lì)信號(hào)傳輸給待測(cè)芯片，
(4)所述FPGA芯片采集待測(cè)芯片受到激勵(lì)后的輸出響應(yīng)；
(5)所述FPGA芯片把采集到的待測(cè)芯片的輸出響應(yīng)與所述測(cè)試向量中的測(cè)試信息進(jìn)行比較，判斷比較結(jié)果的一致性；
(6)比較結(jié)果判斷為一致，則判定待測(cè)芯片為良品，比較結(jié)果判斷為不一致，則判定待測(cè)芯片為不良品?；蛘撸捎盟龌贔PGA的集成電路芯片測(cè)試系統(tǒng)來(lái)對(duì)集成電路芯片進(jìn)行測(cè)試的方法包括以下步驟
(a)所述主控芯片把存儲(chǔ)在所述配置信息存儲(chǔ)設(shè)備中的配置信息來(lái)對(duì)所述FPGA芯片進(jìn)行配置，將其配置成與待測(cè)芯片相對(duì)應(yīng)的控制和數(shù)據(jù)端口處理器；
(b)所述主控芯片發(fā)送測(cè)試命令給所述FPGA芯片；
(c)所述FPGA芯片接收到測(cè)試命令后，從所述測(cè)試向量存儲(chǔ)設(shè)備中讀取測(cè)試向量，并對(duì)讀取到的測(cè)試向量進(jìn)行信息解析，把所述測(cè)試向量中的測(cè)試信息通過(guò)測(cè)試要求的時(shí)序?qū)⒓?lì)信號(hào)傳輸給待測(cè)芯片；
若待測(cè)芯片中包含有數(shù)字模塊，則轉(zhuǎn)向以下步驟
(d)所述FPGA芯片采集待測(cè)芯片受到激勵(lì)后的輸出響應(yīng)；
(e)所述FPGA芯片把采集到的待測(cè)芯片的輸出響應(yīng)與所述測(cè)試向量中的測(cè)試信息進(jìn)行比較，判斷比較結(jié)果的一致性；
(f)比較結(jié)果判斷為一致，則判定待測(cè)芯片為良品，比較結(jié)果判斷為不一致，則判定待測(cè)芯片為不良品；
若待測(cè)芯片中包含有模擬模塊，則轉(zhuǎn)向以下步驟
(g)所述模擬參數(shù)模塊采集待測(cè)芯片受到激勵(lì)后的模擬輸出響應(yīng)并把采集到的模擬輸出響應(yīng)發(fā)送到所述FPGA芯片；
(h)所述FPGA芯片把接收到的待測(cè)芯片的模擬輸出響應(yīng)與所述測(cè)試向量中的測(cè)試信息進(jìn)行比較，判斷比較結(jié)果的一致性；
(i)比較結(jié)果判斷為一致，則判定待測(cè)芯片為良品，比較結(jié)果判斷為不一致，則判定待測(cè)芯片為不良品。本發(fā)明的有益效果是由于本發(fā)明基于FPGA的集成電路芯片測(cè)試系統(tǒng)主要包括PC機(jī)、主控芯片、FPGA芯片以及外圍的一些存儲(chǔ)設(shè)備，既可以對(duì)待測(cè)芯片的數(shù)字模塊進(jìn)行測(cè)試，又能對(duì)待測(cè)芯片的模擬模塊進(jìn)行測(cè)試，而整個(gè)測(cè)試系統(tǒng)是作為一個(gè)獨(dú)立的測(cè)試系統(tǒng)而無(wú)需與其他測(cè)試機(jī)配合就能完成芯片測(cè)試，所以本發(fā)明所述的測(cè)試系統(tǒng)在結(jié)構(gòu)上是較為簡(jiǎn)單的，這便于攜帶；由于本發(fā)明所述的測(cè)試系統(tǒng)的整體費(fèi)用主要是集中在所述FPGA芯片上，其他如主控芯片等元器件都是常用的元器件，而所述FPGA芯片都是低成本的，所以本發(fā)明所述的測(cè)試系統(tǒng)成本是低廉的；由于本發(fā)明所述的測(cè)試系統(tǒng)只要對(duì)所述FPGA芯片進(jìn)行設(shè)置，就能對(duì)待測(cè)芯片進(jìn)行測(cè)試，并且其他元器件不會(huì)發(fā)生改變，所以本發(fā)明所述的測(cè)試系統(tǒng)性能是穩(wěn)定的。由于本發(fā)明基于FPGA的集成電路芯片測(cè)試方法是利用所述主控芯片來(lái)配置所述 FPGA芯片，進(jìn)而利用所述FPGA芯片來(lái)對(duì)待測(cè)芯片進(jìn)行檢測(cè)，其測(cè)試速度快，所以本發(fā)明所述的測(cè)試方法測(cè)試周期短，同時(shí)間接地降低了測(cè)試成本。由于本發(fā)明系統(tǒng)與外圍的PC機(jī)相連接，可以通過(guò)所述PC機(jī)來(lái)來(lái)顯示測(cè)試結(jié)果，或者修改所述存儲(chǔ)在所述配置信息存儲(chǔ)設(shè)備中的配置信息和更新所述測(cè)試向量存儲(chǔ)設(shè)備中的測(cè)試向量，以應(yīng)對(duì)不同款芯片的測(cè)試要求，所以本發(fā)明配置方便，功能完善。由于本發(fā)明中的測(cè)試頻率、所述測(cè)試向量中的測(cè)試信息、通信通道均可調(diào)，所以本發(fā)明可以解決在對(duì)待測(cè)芯片進(jìn)行測(cè)試時(shí)的激勵(lì)和采樣的時(shí)序問(wèn)題。由于本發(fā)明系統(tǒng)中的所述主控芯片通過(guò)所述機(jī)械手接口還連接有機(jī)械手，所述機(jī)械手可以根據(jù)主控芯片發(fā)出的指令，實(shí)現(xiàn)自動(dòng)化取芯片一測(cè)試芯片一自動(dòng)化芯片分類(lèi)，所以本發(fā)明既可以人工手動(dòng)對(duì)芯片分類(lèi)，也可以通過(guò)所述機(jī)械手實(shí)現(xiàn)測(cè)試全自動(dòng)化，極大地提高了測(cè)試效率。本發(fā)明整個(gè)系統(tǒng)體積和質(zhì)量均比較小，攜帶方便，易于維護(hù)和調(diào)試。


圖1是本發(fā)明的原理框圖2是本發(fā)明實(shí)施例一的流程圖； 圖3是本發(fā)明實(shí)施例二的流程圖； 圖4是所述FPGA芯片結(jié)構(gòu)圖。
具體實(shí)施例方式實(shí)施例一
如圖1、圖2所示，本發(fā)明涉及的是一種基于FPGA的集成電路芯片測(cè)試系統(tǒng)以及利用該測(cè)試系統(tǒng)來(lái)對(duì)帶有數(shù)字模塊的集成電路芯片進(jìn)行測(cè)試的方法。在本實(shí)施例中，所述測(cè)試系統(tǒng)包括PC機(jī)、主控芯片、FPGA芯片、配置信息存儲(chǔ)設(shè)備、測(cè)試向量存儲(chǔ)設(shè)備以及機(jī)械手接口。所述測(cè)試向量存儲(chǔ)設(shè)備可以為U盤(pán)或SD卡或MS卡。如圖4所示，所述FPGA芯片包括 CPU、時(shí)鐘發(fā)生器、測(cè)試向量存儲(chǔ)器、定時(shí)器、移動(dòng)存儲(chǔ)接口、串行數(shù)據(jù)接口。所述PC機(jī)與所述主控芯片之間、所述主控芯片與所述FPGA芯片之間、所述主控芯片與所述配置信息存儲(chǔ)設(shè)備之間、所述PFGA芯片與所述測(cè)試向量存儲(chǔ)設(shè)備之間、所述FPGA芯片與待測(cè)芯片之間均實(shí)現(xiàn)連接。所述機(jī)械手接口用于與外圍的機(jī)械手相連接并控制所述機(jī)械手進(jìn)行芯片分類(lèi)， 所述機(jī)械手可以根據(jù)所述主控芯片發(fā)出的指令，對(duì)生產(chǎn)線上的被測(cè)芯片實(shí)現(xiàn)自動(dòng)化取芯片—測(cè)試芯片一自動(dòng)化對(duì)芯片分類(lèi)，把經(jīng)過(guò)測(cè)試并確定為良品和不良品的芯片分開(kāi)，極大地提高了測(cè)試效率。所述配置信息存儲(chǔ)設(shè)備用于存儲(chǔ)對(duì)所述FPGA芯片進(jìn)行配置的配置信息；所述測(cè)試向量存儲(chǔ)設(shè)備用于存儲(chǔ)與待測(cè)芯片進(jìn)行比較的測(cè)試向量；所述主控芯片用于配置所述 FPGA芯片，控制所述FPGA芯片對(duì)待測(cè)芯片進(jìn)行測(cè)試，并將所述FPGA芯片反饋回來(lái)的測(cè)試結(jié)果傳送至所述PC機(jī)；所述PC機(jī)用于顯示所述主控芯片傳送來(lái)的測(cè)試結(jié)果，或者用于修改所述配置信息存儲(chǔ)設(shè)備中的配置信息，或者用于更新所述測(cè)試向量存儲(chǔ)設(shè)備中的測(cè)試向量，以適應(yīng)不同的待測(cè)芯片的測(cè)試要求；所述FPGA芯片用于接收所述主控芯片發(fā)出的測(cè)試命令，從所述測(cè)試向量存儲(chǔ)設(shè)備中讀取測(cè)試向量，對(duì)待測(cè)芯片進(jìn)行測(cè)試，判斷待測(cè)芯片是否為良品，并把測(cè)試結(jié)果反饋給所述主控芯片。在本實(shí)施例中，待測(cè)芯片中只帶有數(shù)字模塊，本發(fā)明一種基于FPGA的集成電路芯片測(cè)試方法所采用的技術(shù)方案包括以下步驟
(1)所述主控芯片把存儲(chǔ)在所述配置信息存儲(chǔ)設(shè)備中的配置信息來(lái)對(duì)所述FPGA芯片進(jìn)行配置，將其配置成與待測(cè)芯片相對(duì)應(yīng)的控制和數(shù)據(jù)端口處理器；
(2)所述主控芯片發(fā)送測(cè)試命令給所述FPGA芯片；
(3)所述FPGA芯片接收到測(cè)試命令后，從所述測(cè)試向量存儲(chǔ)設(shè)備中讀取測(cè)試向量，并對(duì)讀取到的測(cè)試向量進(jìn)行信息解析，把所述測(cè)試向量中的測(cè)試信息通過(guò)測(cè)試要求的時(shí)序?qū)⒓?lì)信號(hào)傳輸給待測(cè)芯片，
(4)所述FPGA芯片采集待測(cè)芯片受到激勵(lì)后的輸出響應(yīng)；
(5)所述FPGA芯片把采集到的待測(cè)芯片的輸出響應(yīng)與所述測(cè)試向量中的測(cè)試信息進(jìn)行比較，判斷比較結(jié)果的一致性；
(6)比較結(jié)果判斷為一致，則判定待測(cè)芯片為良品，比較結(jié)果判斷為不一致，則判定待測(cè)芯片為不良品。當(dāng)判定被測(cè)芯片為不良品，所述FPGA芯片就會(huì)在所述測(cè)試向量的相應(yīng)位置標(biāo)記失效點(diǎn)，并把失效情況記錄下來(lái)，通過(guò)失效分析和問(wèn)題查找，找出失效原因，以便對(duì)被測(cè)芯片進(jìn)行修復(fù)或直接重新設(shè)計(jì)制作。所述FPGA 芯片可以采用 ALTERA cyclone III EP3C25、EP3C40 系列的低成本 FPGA-H-· I I心片。實(shí)施例二
本實(shí)施例與實(shí)施例一的不同之處在于所述待測(cè)芯片中除了包含有數(shù)字模塊以外，還包含有模擬模塊，相應(yīng)地，在基于FPGA的集成電路芯片測(cè)試系統(tǒng)中還包括有模擬參數(shù)模塊，所述模擬參數(shù)模塊用于測(cè)試待測(cè)芯片的模擬參數(shù)值，并將測(cè)試值傳送到所述FPGA芯片。在本實(shí)施例中，采用所述基于FPGA的集成電路芯片測(cè)試系統(tǒng)來(lái)對(duì)待測(cè)芯片進(jìn)行測(cè)試時(shí)的測(cè)試步驟如下
(a)所述主控芯片把存儲(chǔ)在所述配置信息存儲(chǔ)設(shè)備中的配置信息來(lái)對(duì)所述FPGA芯片進(jìn)行配置，將其配置成與待測(cè)芯片相對(duì)應(yīng)的控制和數(shù)據(jù)端口處理器；
(b)所述主控芯片發(fā)送測(cè)試命令給所述FPGA芯片；
(c)所述FPGA芯片接收到測(cè)試命令后，從所述測(cè)試向量存儲(chǔ)設(shè)備中讀取測(cè)試向量，并對(duì)讀取到的測(cè)試向量進(jìn)行信息解析，把所述測(cè)試向量中的測(cè)試信息通過(guò)測(cè)試要求的時(shí)序?qū)⒓?lì)信號(hào)傳輸給待測(cè)芯片；
以下是對(duì)待測(cè)芯片中包含的數(shù)字模塊進(jìn)行測(cè)試的步驟
(d)所述FPGA芯片采集待測(cè)芯片受到激勵(lì)后的輸出響應(yīng)；
(e)所述FPGA芯片把采集到的待測(cè)芯片的輸出響應(yīng)與所述測(cè)試向量中的測(cè)試信息進(jìn)行比較，判斷比較結(jié)果的一致性；
(f)比較結(jié)果判斷為一致，則判定待測(cè)芯片為良品，比較結(jié)果判斷為不一致，則判定待測(cè)芯片為不良品。以下是對(duì)待測(cè)芯片中包含有的模擬模塊進(jìn)行測(cè)試的步驟
(g)所述模擬參數(shù)模塊采集待測(cè)芯片受到激勵(lì)后的模擬輸出響應(yīng)并把采集到的模擬輸出響應(yīng)發(fā)送到所述FPGA芯片；
(h)所述FPGA芯片把接收到的待測(cè)芯片的模擬輸出響應(yīng)與所述測(cè)試向量中的測(cè)試信息進(jìn)行比較，判斷比較結(jié)果的一致性；
(i)比較結(jié)果判斷為一致，則判定待測(cè)芯片為良品，比較結(jié)果判斷為不一致，則判定待測(cè)芯片為不良品。在上述步驟中采用到的模擬參數(shù)模塊可以設(shè)置為較為精準(zhǔn)的ADC芯片。本發(fā)明可廣泛應(yīng)用于集成電路芯片測(cè)試領(lǐng)域。
權(quán)利要求
1.一種基于FPGA的集成電路芯片測(cè)試系統(tǒng)，其特征在于所述系統(tǒng)包括PC機(jī)、主控芯片、FPGA芯片、配置信息存儲(chǔ)設(shè)備、測(cè)試向量存儲(chǔ)設(shè)備，所述配置信息存儲(chǔ)設(shè)備用于存儲(chǔ)對(duì)所述FPGA芯片進(jìn)行配置的配置信息；所述測(cè)試向量存儲(chǔ)設(shè)備用于存儲(chǔ)與待測(cè)芯片進(jìn)行比較的測(cè)試向量；所述主控芯片用于配置所述FPGA芯片，控制所述FPGA芯片對(duì)待測(cè)芯片進(jìn)行測(cè)試，并將所述FPGA芯片反饋回來(lái)的測(cè)試結(jié)果傳送至所述PC機(jī)；所述PC機(jī)用于顯示所述主控芯片傳送來(lái)的測(cè)試結(jié)果；所述FPGA芯片用于接收所述主控芯片發(fā)出的測(cè)試命令，從所述測(cè)試向量存儲(chǔ)設(shè)備中讀取測(cè)試向量，對(duì)待測(cè)芯片進(jìn)行測(cè)試，判斷待測(cè)芯片是否為良品，并把測(cè)試結(jié)果反饋給所述主控芯片。
2.根據(jù)權(quán)利要求1所述的基于FPGA的集成電路芯片測(cè)試系統(tǒng)，其特征在于所述基于 FPGA的集成電路芯片測(cè)試系統(tǒng)還包括模擬參數(shù)模塊，所述模擬參數(shù)模塊用于測(cè)試待測(cè)芯片的模擬參數(shù)值，并將測(cè)試值傳送到所述FPGA芯片。
3.根據(jù)權(quán)利要求1所述的基于FPGA的集成電路芯片測(cè)試系統(tǒng)，其特征在于所述基于 FPGA的集成電路芯片測(cè)試系統(tǒng)還包括機(jī)械手接口，所述機(jī)械手接口用于與外圍的機(jī)械手相連接并控制所述機(jī)械手進(jìn)行芯片分類(lèi)。
4.根據(jù)權(quán)利要求1所述的基于FPGA的集成電路芯片測(cè)試系統(tǒng)，其特征在于所述PC機(jī)還可用于修改所述配置信息存儲(chǔ)設(shè)備中的配置信息，或者用于更新所述測(cè)試向量存儲(chǔ)設(shè)備中的測(cè)試向量，以適應(yīng)不同的待測(cè)芯片的測(cè)試要求。
5.根據(jù)權(quán)利要求1所述的基于FPGA的集成電路芯片測(cè)試系統(tǒng)，其特征在于所述FPGA 芯片包括CPU、時(shí)鐘發(fā)生器、測(cè)試向量存儲(chǔ)器、定時(shí)器、移動(dòng)存儲(chǔ)接口、串行數(shù)據(jù)接口。
6.根據(jù)權(quán)利要求1所述的基于FPGA的集成電路芯片測(cè)試系統(tǒng)，其特征在于所述測(cè)試向量存儲(chǔ)設(shè)備為U盤(pán)或SD卡或MS卡。
7.一種采用權(quán)利要求1所述的基于FPGA的集成電路芯片測(cè)試系統(tǒng)來(lái)對(duì)集成電路芯片進(jìn)行測(cè)試的方法，其特征在于，該方法包括以下步驟(1)所述主控芯片把存儲(chǔ)在所述配置信息存儲(chǔ)設(shè)備中的配置信息來(lái)對(duì)所述FPGA芯片進(jìn)行配置，將其配置成與待測(cè)芯片相對(duì)應(yīng)的控制和數(shù)據(jù)端口處理器；(2)所述主控芯片發(fā)送測(cè)試命令給所述FPGA芯片；(3)所述FPGA芯片接收到測(cè)試命令后，從所述測(cè)試向量存儲(chǔ)設(shè)備中讀取測(cè)試向量，并對(duì)讀取到的測(cè)試向量進(jìn)行信息解析，把所述測(cè)試向量中的測(cè)試信息通過(guò)測(cè)試要求的時(shí)序?qū)⒓?lì)信號(hào)傳輸給待測(cè)芯片；(4)所述FPGA芯片采集待測(cè)芯片受到激勵(lì)后的輸出響應(yīng)；(5)所述FPGA芯片把采集到的待測(cè)芯片的輸出響應(yīng)與所述測(cè)試向量中的測(cè)試信息進(jìn)行比較，判斷比較結(jié)果的一致性；(6)比較結(jié)果判斷為一致，則判定待測(cè)芯片為良品，比較結(jié)果判斷為不一致，則判定待測(cè)芯片為不良品。
8.一種采用權(quán)利要求2所述的基于FPGA的集成電路芯片測(cè)試系統(tǒng)來(lái)對(duì)集成電路芯片進(jìn)行測(cè)試的方法，其特征在于，該方法包括以下步驟(a)所述主控芯片把存儲(chǔ)在所述配置信息存儲(chǔ)設(shè)備中的配置信息來(lái)對(duì)所述FPGA芯片進(jìn)行配置，將其配置成與待測(cè)芯片相對(duì)應(yīng)的控制和數(shù)據(jù)端口處理器；(b)所述主控芯片發(fā)送測(cè)試命令給所述FPGA芯片；(c)所述FPGA芯片接收到測(cè)試命令后，從所述測(cè)試向量存儲(chǔ)設(shè)備中讀取測(cè)試向量，并對(duì)讀取到的測(cè)試向量進(jìn)行信息解析，把所述測(cè)試向量中的測(cè)試信息通過(guò)測(cè)試要求的時(shí)序?qū)⒓?lì)信號(hào)傳輸給待測(cè)芯片；若待測(cè)芯片中包含有數(shù)字模塊，則轉(zhuǎn)向以下步驟(d)所述FPGA芯片采集待測(cè)芯片受到激勵(lì)后的輸出響應(yīng)；(e)所述FPGA芯片把采集到的待測(cè)芯片的輸出響應(yīng)與所述測(cè)試向量中的測(cè)試信息進(jìn)行比較，判斷比較結(jié)果的一致性；(f)比較結(jié)果判斷為一致，則判定待測(cè)芯片為良品，比較結(jié)果判斷為不一致，則判定待測(cè)芯片為不良品；若待測(cè)芯片中包含有模擬模塊，則轉(zhuǎn)向以下步驟(g)所述模擬參數(shù)模塊采集待測(cè)芯片受到激勵(lì)后的模擬輸出響應(yīng)并把采集到的模擬輸出響應(yīng)發(fā)送到所述FPGA芯片；(h)所述FPGA芯片把接收到的待測(cè)芯片的模擬輸出響應(yīng)與所述測(cè)試向量中的測(cè)試信息進(jìn)行比較，判斷比較結(jié)果的一致性；(i)比較結(jié)果判斷為一致，則判定待測(cè)芯片為良品，比較結(jié)果判斷為不一致，則判定待測(cè)芯片為不良品。
全文摘要
本發(fā)明公開(kāi)了一種基于FPGA的集成電路測(cè)試系統(tǒng)，以及利用該測(cè)試系統(tǒng)對(duì)帶有數(shù)字模塊或者以數(shù)字模塊為主、帶有少量模擬模塊的數(shù)?；旌霞呻娐沸酒M(jìn)行測(cè)試的方法。本發(fā)明系統(tǒng)主要包括PC機(jī)、主控芯片、FPGA芯片、配置信息存儲(chǔ)設(shè)備、測(cè)試向量存儲(chǔ)設(shè)備；本發(fā)明測(cè)試方法是按以下步驟實(shí)現(xiàn)的主控芯片對(duì)FPGA芯片進(jìn)行配置→主控芯片向FPGA芯片發(fā)送測(cè)試命令→FPGA芯片向待測(cè)芯片發(fā)送激勵(lì)信號(hào)并采集待測(cè)芯片的輸出響應(yīng)，或者通過(guò)模擬參數(shù)模塊采集模擬輸出響應(yīng)→FPGA芯片把待測(cè)芯片的輸出響應(yīng)或模擬輸出響應(yīng)與測(cè)試信息進(jìn)行比較，并判斷其一致性→判定待測(cè)芯片為良品或不良品。本發(fā)明可廣泛應(yīng)用于集成電路芯片測(cè)試領(lǐng)域。
文檔編號(hào)G01R31/317GK102183726SQ20111006337
公開(kāi)日2011年9月14日 申請(qǐng)日期2011年3月16日 優(yōu)先權(quán)日2011年3月16日
發(fā)明者楊林, 鄭灼榮 申請(qǐng)人:建榮集成電路科技(珠海)有限公司