專利名稱：信號(hào)穩(wěn)定性檢測(cè)器及時(shí)延測(cè)試裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體工藝技術(shù)領(lǐng)域，尤其涉及在高性能的芯片中，通過對(duì)芯片中的時(shí)延故障進(jìn)行有效的檢測(cè)，確保芯片的性能和可靠性。
背景技術(shù)：
隨著集成電路制造工藝的發(fā)展，晶體管特征尺寸不斷細(xì)化。整個(gè)芯片的復(fù)雜度和集成度不斷提高。芯片在制造后包含各種缺陷的現(xiàn)象越來(lái)越顯著，并由此給芯片的性能和可靠性帶來(lái)了嚴(yán)重的挑戰(zhàn)。此外，在深亞微米工藝下，集成電路中的工藝參數(shù)難以精確地控制到相應(yīng)的期望值，而是存在一個(gè)工藝偏差。從而導(dǎo)致芯片中的邏輯門和信號(hào)傳播通路會(huì)存在很大的時(shí)延偏差，并可能導(dǎo)致芯片定時(shí)失效。由此，為了確保芯片交付的品質(zhì)，在芯片的定時(shí)約束也變得越來(lái)越嚴(yán)格的情況下，通常需要對(duì)芯片進(jìn)行有效的時(shí)延測(cè)試來(lái)確保其能正確的工作在額定的時(shí)鐘頻率之下。通常來(lái)說(shuō)，為了測(cè)試芯片中的時(shí)延故障，需要在被測(cè)電路上應(yīng)用一組測(cè)試向量 <V1，V2>來(lái)完成。其中第一個(gè)測(cè)試向量，即初始化向量VI，用來(lái)初始化被測(cè)電路的內(nèi)部邏輯狀態(tài)；第二個(gè)測(cè)試向量，即加載向量V2，用來(lái)激發(fā)和傳播目標(biāo)故障的故障效應(yīng)，從而通過在額定的時(shí)鐘周期之后捕獲電路的響應(yīng)來(lái)檢測(cè)電路中的時(shí)延故障。時(shí)延測(cè)試向量對(duì)中的初始化向量Vl —般是應(yīng)用慢速的掃描測(cè)試時(shí)鐘通過對(duì)掃描鏈進(jìn)行移位得到。根據(jù)對(duì)時(shí)延測(cè)試向量對(duì)中加載向量V2的獲取方式，可以把常見的時(shí)延測(cè)試方法大致分為增強(qiáng)型掃描，捕獲加載，移位加載以及三種方法。在增強(qiáng)型掃描時(shí)延測(cè)試方法中，掃描觸發(fā)器中能同時(shí)保存兩位數(shù)據(jù)，測(cè)試時(shí)初始化向量Vl與加載向量V2之間可以不存在任何結(jié)構(gòu)約束。因此，這種方法能達(dá)到非常滿意的跳變時(shí)延故障覆蓋率。但是，為了保存兩位測(cè)試數(shù)據(jù)而不影響移位時(shí)的電路測(cè)試狀態(tài)，需要非常大的硬件開銷，從而很少被采用。在捕獲加載方式中，加載向量 V2是通過在加載時(shí)鐘周期階段，電路捕獲初始化向量Vl的電路響應(yīng)得到。這種時(shí)延測(cè)試方式的實(shí)現(xiàn)代價(jià)很小。然而在這種方法當(dāng)中，由于在獲取加載向量V2時(shí)將會(huì)受到電路結(jié)構(gòu)的約束，從而導(dǎo)致很多跳變故障不可檢測(cè)，即得不到一個(gè)相應(yīng)的電路狀態(tài)能夠激勵(lì)這些故障的故障效應(yīng)并傳播到芯片的可觀測(cè)輸出。因此，捕獲加載時(shí)延測(cè)試方法的故障覆蓋率相對(duì)較低。在移位加載時(shí)延測(cè)試方式中，加載向量V2是通過初始化向量Vl進(jìn)行移位得到，雖然移位加載時(shí)延測(cè)試需要實(shí)現(xiàn)一個(gè)實(shí)速的掃描使能信號(hào)，然而這種方法能實(shí)現(xiàn)較高的故障覆蓋率，并且只需要較小的測(cè)試向量集規(guī)模。芯片在出廠前，通常都需要采用前述的離線時(shí)延測(cè)試方法來(lái)確保其能正確地工作在額定的工作頻率下。即使芯片在離線時(shí)延測(cè)試時(shí)能正確地工作在芯片額定的時(shí)鐘頻率下，芯片在使用過程當(dāng)中，也可能由于發(fā)生了軟錯(cuò)誤、串?dāng)_、電源噪聲等而導(dǎo)致芯片發(fā)生瞬態(tài)時(shí)延故障，并最終發(fā)生功能失效。因此，對(duì)于一些關(guān)鍵的應(yīng)用來(lái)說(shuō)，通常還需要芯片在正常操作模式進(jìn)行功能失效的在線時(shí)延故障檢測(cè)。通過監(jiān)測(cè)電路在正常功能模式下組合邏輯輸出的信號(hào)穩(wěn)定性，可以在線的來(lái)檢測(cè)芯片中是否發(fā)生的瞬態(tài)時(shí)延故障。在以前的在線時(shí)延檢測(cè)技術(shù)中，有人通過在組合邏輯輸出上設(shè)計(jì)一種并發(fā)的檢測(cè)器來(lái)檢測(cè)組邏輯輸出信號(hào)上的延遲。然而采用這種并發(fā)檢測(cè)器，還需要在電路中每個(gè)組合邏輯輸出上增加設(shè)計(jì)一個(gè)異或門才能支持信號(hào)時(shí)延的檢測(cè)。此外，芯片中還需要設(shè)計(jì)一個(gè)額外的電路復(fù)雜網(wǎng)絡(luò)來(lái)分析每一個(gè)組合邏輯輸出上的延遲情況來(lái)判斷電路當(dāng)中是否存在時(shí)延故障。從而采用這種方法，將帶來(lái)很大的電路設(shè)計(jì)復(fù)雜度和硬件開銷。此外，在以前的技術(shù)中，為了支持芯片實(shí)現(xiàn)移位加載離線時(shí)延測(cè)試以及支持芯片在線的時(shí)延測(cè)試技術(shù)都被分開來(lái)考慮，即分別需要設(shè)計(jì)不同地硬件結(jié)構(gòu)來(lái)實(shí)現(xiàn)。

發(fā)明內(nèi)容
可見為了保證芯片的可靠性要求，既非常有必要對(duì)芯片采用有效的離線時(shí)延測(cè)試，也非常有必要對(duì)其采用有效的在線時(shí)延測(cè)試。因此，本發(fā)明的目的在于克服上述現(xiàn)有技術(shù)的缺陷，在集成電路片內(nèi)設(shè)計(jì)了一種低開銷的測(cè)試裝置，這種測(cè)試裝置既能有效地實(shí)現(xiàn)在線時(shí)延故障檢測(cè)，又能對(duì)離線時(shí)延故障的檢測(cè)進(jìn)行有效地支持，從而提高芯片出廠的質(zhì)
量和可靠性。本發(fā)明的目的是通過以下技術(shù)方案實(shí)現(xiàn)的一方面，在本發(fā)明的實(shí)施例中提供了一種信號(hào)穩(wěn)定性檢測(cè)器，包括第一晶體管、 第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管和一個(gè)反相器；其中，第一晶體管的柵極接收組合邏輯輸出信號(hào)，第一晶體管的源極接電源，第一晶體管的漏極連接第二晶體管的源極并連接至第四晶體管的柵極和第六晶體管的柵極；第二晶體管的柵極接收時(shí)鐘信號(hào)，第二晶體管的漏極連接第三晶體管的漏極并通過反相器連接至第五晶體管的柵極；第三晶體管的柵極接收組合邏輯輸出信號(hào)，第三晶體管的源極接地；第四晶體管的源極提供輸出信號(hào)；第四晶體管的漏極連接第五晶體管的源極；第五晶體管的漏極連接第六晶體管的漏極；第六晶體管的源極接地。根據(jù)本發(fā)明實(shí)施例的信號(hào)穩(wěn)定性檢測(cè)器，其在組合邏輯輸出信號(hào)的穩(wěn)定階段內(nèi)， 如果所述信號(hào)穩(wěn)定性檢測(cè)器的輸出信號(hào)從邏輯高電平轉(zhuǎn)為邏輯低電平，則可確定組合邏輯輸出信號(hào)發(fā)生了翻轉(zhuǎn)；所述穩(wěn)定階段的開始時(shí)間為時(shí)鐘的觸發(fā)沿到來(lái)的時(shí)刻減去觸發(fā)器的建立時(shí)間；所述穩(wěn)定階段的終止時(shí)間為時(shí)鐘的觸發(fā)沿到來(lái)時(shí)刻加上觸發(fā)器的時(shí)鐘到數(shù)據(jù)端延時(shí)與被測(cè)電路中的最短路徑延時(shí)。根據(jù)本發(fā)明實(shí)施例的信號(hào)穩(wěn)定性檢測(cè)器，其中所述第一晶體管為PMOS晶體管，其他晶體管為NMOS晶體管。又一方面，在本發(fā)明的實(shí)施例中提供了一種時(shí)延測(cè)試裝置，包括一個(gè)或多個(gè)如上所述的信號(hào)穩(wěn)定性檢測(cè)器，其設(shè)置在至少一個(gè)需要檢測(cè)的組合邏輯輸出點(diǎn)；以及與所述一個(gè)或多個(gè)信號(hào)穩(wěn)定性檢測(cè)器相連的一個(gè)全局錯(cuò)誤信號(hào)生成器；當(dāng)任何一個(gè)所述信號(hào)穩(wěn)定性檢測(cè)器檢測(cè)到組合邏輯輸出信號(hào)發(fā)生翻轉(zhuǎn)時(shí)，所述全局錯(cuò)誤信號(hào)生成器生成一個(gè)全局錯(cuò)誤信號(hào)，所述全局錯(cuò)誤信號(hào)用于指示電路的定時(shí)失效。根據(jù)本發(fā)明實(shí)施例的時(shí)延測(cè)試裝置，其中所述全局錯(cuò)誤信號(hào)生成器包括第七晶體管、反相器和緩沖器，第七晶體管的柵極連接于接收時(shí)鐘信號(hào)的反相器輸出，第七晶體管的源極接電源，第七晶體管的漏極通過連接線與一個(gè)或多個(gè)所述信號(hào)穩(wěn)定性檢測(cè)器的輸出相連接并通過緩沖器輸出全局錯(cuò)誤信號(hào)，所述第七晶體管是PMOS晶體管。根據(jù)本發(fā)明實(shí)施例的時(shí)延測(cè)試裝置，其中還可以包括一個(gè)設(shè)置在被測(cè)電路的掃描鏈中的局部掃描使能信號(hào)生成器，所述局部掃描使能信號(hào)生器的輸入為掃描使能信號(hào)，掃描輸入信號(hào)和電路時(shí)鐘信號(hào)；所述局部掃描使能信號(hào)生器的第一輸出連接到掃描鏈中與之相鄰的下一個(gè)掃描單元的掃描輸入端，第二輸出為局部掃描使能信號(hào)，所述局部掃描使能信號(hào)用來(lái)驅(qū)動(dòng)掃描鏈中掃描單元的掃描使能端。根據(jù)本發(fā)明實(shí)施例的時(shí)延測(cè)試裝置，其中，所述局部掃描使能信號(hào)生成器包括第一、二、三觸發(fā)器、一個(gè)選擇器和一個(gè)或門；其中所述第一觸發(fā)器不與被測(cè)電路相連接，其輸入為掃描輸入信號(hào)和時(shí)鐘信號(hào)，輸出連接至選擇器的第二輸入端，所述選擇器的輸出連接到第二觸發(fā)器的輸入端，第二觸發(fā)器的輸出連接至第三觸發(fā)器的輸入端、所述選擇器的第一輸入端和或門的第一輸入端；所述或門的第二輸入端接收掃描使能信號(hào)，其輸出連接至所述選擇器的選擇端，并輸出局部使能信號(hào)；所述第三觸發(fā)器的輸出連接到被測(cè)電路掃描鏈的下一個(gè)掃描單元。根據(jù)本發(fā)明實(shí)施例的時(shí)延測(cè)試裝置，在移位加載時(shí)延測(cè)試時(shí)，所述局部掃描使能信號(hào)生成器的第二觸發(fā)器在掃描移入的最后一個(gè)時(shí)鐘周期時(shí)被掃入邏輯高電平，在加載時(shí)鐘周期時(shí)被加載邏輯低電平；所述局部掃描使能信號(hào)在加載時(shí)鐘周期后，隨著第二觸發(fā)器的狀態(tài)翻轉(zhuǎn)而翻轉(zhuǎn)到邏輯低電平；在捕獲時(shí)鐘周期后，隨掃描使能信號(hào)翻轉(zhuǎn)到邏輯高電平。與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)在于首先，提供了一種低開銷的測(cè)試裝置，在進(jìn)行在線時(shí)延故障檢測(cè)時(shí)，任何一個(gè)設(shè)置在關(guān)鍵的組合邏輯輸出點(diǎn)的信號(hào)穩(wěn)定性檢測(cè)器檢測(cè)到信號(hào)穩(wěn)定性違反，全局錯(cuò)誤信號(hào)生成器就會(huì)生成一個(gè)全局錯(cuò)誤信號(hào)，用來(lái)指示電路的定時(shí)失效，從而使芯片在正常功能模式下發(fā)生的瞬態(tài)時(shí)延故障能得到有效地檢測(cè)。其次，通過在被測(cè)電路的掃描鏈中設(shè)置了一個(gè)局部掃描使能信號(hào)生成器，該測(cè)試裝置還可以有效地支持芯片移位加載離線時(shí)延測(cè)試。所以，該測(cè)試裝置采用相同的硬件結(jié)構(gòu)來(lái)統(tǒng)一支持離線和在線時(shí)延故障檢測(cè)。


以下參照附圖對(duì)本發(fā)明實(shí)施例作進(jìn)一步說(shuō)明，其中圖1為根據(jù)本發(fā)明實(shí)施例的組合邏輯輸出信號(hào)波形示意圖；圖2為根據(jù)本發(fā)明實(shí)施例的信號(hào)穩(wěn)定性檢測(cè)器示意圖；圖3為根據(jù)本發(fā)明實(shí)施例的全局錯(cuò)誤信號(hào)生成器示意圖；圖4為根據(jù)本發(fā)明實(shí)施例的局部掃描使能信號(hào)生成器示意圖；圖5為根據(jù)本發(fā)明實(shí)施例的用于在線和離線時(shí)延測(cè)試的裝置的示意圖；圖6為根據(jù)本發(fā)明實(shí)施例的在線時(shí)延測(cè)試仿真波形示意圖；圖7為根據(jù)本發(fā)明實(shí)施例的離線時(shí)延測(cè)試仿真波形示意圖。
具體實(shí)施例方式為了使本發(fā)明的目的，技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖通過具體實(shí)施例對(duì)本發(fā)明進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明， 并不用于限定本發(fā)明。一個(gè)完全的時(shí)延測(cè)試要求能夠檢驗(yàn)被測(cè)電路中任何通路的傳輸延遲是否超過工作時(shí)鐘周期。這里的通路是組合電路中的物理通路，即從電路的原始輸入或觸發(fā)器的輸出端到電路的原始輸出或觸發(fā)器的輸入端之間的由引線和門組成的交替序列。由于上升跳變信號(hào)和下降跳變信號(hào)在電路元件中的傳播延遲是不一樣的，每條物理通路又對(duì)應(yīng)于兩條邏輯通路。對(duì)于任一條邏輯通路，如果它的信號(hào)傳播時(shí)延超過了工作時(shí)鐘周期，則該邏輯通路存在通路時(shí)延故障(path delay fault)。因此，在時(shí)延測(cè)試中，通常指對(duì)組合電路的邏輯通路的測(cè)試。在本發(fā)明實(shí)施例中所采用的電路屬于時(shí)鐘下降邊沿敏感，實(shí)際上，本發(fā)明也能應(yīng)用到上升沿敏感的時(shí)序電路當(dāng)中。對(duì)一個(gè)同步時(shí)序電路來(lái)說(shuō)，理論上，如果這個(gè)電路不存在任何故障，那么對(duì)一個(gè)組合邏輯輸出信號(hào)S來(lái)說(shuō)，必然存在一個(gè)信號(hào)穩(wěn)定的階段。這個(gè)階段可以用公式TS= (tl，t2)來(lái)代表，其中tl和t2分別代表穩(wěn)定階段的起始和終止時(shí)間。實(shí)際上，之所以存在這么一個(gè)信號(hào)穩(wěn)定時(shí)期是由于信號(hào)必須在時(shí)鐘觸發(fā)信號(hào)到來(lái)前的一個(gè)建立時(shí)間保持穩(wěn)定，此外，這個(gè)信號(hào)還在將在接下來(lái)的時(shí)鐘到觸發(fā)器數(shù)據(jù)輸出加上最短的電路延時(shí)期間內(nèi)保持穩(wěn)定。其中，信號(hào)穩(wěn)定階段TS可以用如下公式來(lái)表示TS= ((Tc-Tsetup)，(Tc+Tcq+Tcommin)) (1)其中Tsetup代表觸發(fā)器的建立時(shí)間，Tcommin代表電路中最短路徑延時(shí)，Tcq代表觸發(fā)器的時(shí)鐘到數(shù)據(jù)端延時(shí)，Tc代表時(shí)鐘的觸發(fā)沿到來(lái)時(shí)刻。圖1為根據(jù)本發(fā)明實(shí)施例的組合邏輯輸出信號(hào)波形的示意圖，其中分別示出了組合邏輯輸出信號(hào)的穩(wěn)定階段，變化階段和檢測(cè)范圍。顯然，如果電路正常工作，所有的組合邏輯輸出信號(hào)在穩(wěn)定階段內(nèi)將保持信號(hào)穩(wěn)定。否則，至少一個(gè)組合邏輯輸出信號(hào)在這個(gè)期間發(fā)生信號(hào)翻轉(zhuǎn)，也可以稱為信號(hào)發(fā)生穩(wěn)定性違反。因此，在本發(fā)明的實(shí)施例中對(duì)時(shí)延故障進(jìn)行檢測(cè)也是基于對(duì)組合邏輯輸出信號(hào)在穩(wěn)定階段內(nèi)是否發(fā)生翻轉(zhuǎn)進(jìn)行檢測(cè)，檢測(cè)范圍就是信號(hào)的穩(wěn)定階段TS。實(shí)際應(yīng)用當(dāng)中，需要一個(gè)信號(hào)來(lái)標(biāo)識(shí)這個(gè)檢測(cè)范圍。然而，如果專門設(shè)計(jì)一個(gè)標(biāo)識(shí)信號(hào)，那么將會(huì)產(chǎn)生比較大的代價(jià)開銷。因此可以采用時(shí)鐘信號(hào)的負(fù)半周期來(lái)指示這個(gè)檢測(cè)范圍。需要注意的是，本發(fā)明的實(shí)施例是基于高速電路，并且電路中最短的通路時(shí)延也超過了電路延時(shí)的一半。否則，在應(yīng)用本發(fā)明的時(shí)候，就需要調(diào)整時(shí)鐘信號(hào)的占空比，使得時(shí)鐘信號(hào)的負(fù)半周期寬度小于電路的最短時(shí)延。在本發(fā)明的一個(gè)實(shí)施例中提供了用于在檢測(cè)范圍檢測(cè)信號(hào)是否發(fā)生穩(wěn)定性違反的信號(hào)穩(wěn)定性檢測(cè)器。圖2為根據(jù)本發(fā)明實(shí)施例的信號(hào)穩(wěn)定性檢測(cè)器的晶體管級(jí)實(shí)現(xiàn)的示意圖，其中有兩個(gè)輸入信號(hào)時(shí)鐘信號(hào)CLK和組合邏輯輸出信號(hào)CO1 ；和一個(gè)輸出信號(hào)。如圖2所示，所述信號(hào)穩(wěn)定性檢測(cè)器包括6個(gè)MOS型晶體管M1，M2，M3，M4，M5，M6， 和一個(gè)反相器；其中Ml的柵極接收組合邏輯輸出信號(hào)，Ml的源極連接到電源VDD，Ml的漏極在Sl處連接M2的源極并連接至M4的柵極和M6的柵極；M2的柵極接收時(shí)鐘信號(hào)CLK，M2 的漏極在S2處連接M3的漏極并通過反相器在S3處連接至M5的柵極；M3的柵極接收組合邏輯輸出信號(hào)CO1, M3的源極接地GND ；M4的源極在結(jié)點(diǎn)Errorl處提供輸出信號(hào)，M4的漏極連接M5的源極；M5的漏極連接M6的漏極；M6的源極接地。其中，Ml是PMOS晶體管，其他晶體管為NMOS晶體管。如圖2所示，當(dāng)時(shí)鐘信號(hào)CLK處于邏輯高電平時(shí)，晶體管M2將被導(dǎo)通，從而在Sl 和S2處將產(chǎn)生相同的邏輯值。此時(shí)，當(dāng)組合邏輯輸出信號(hào)CO1為O時(shí)，Ml也被導(dǎo)通，在結(jié)點(diǎn) Sl和S2的邏輯值為1 ；當(dāng)CLK信號(hào)切換至邏輯低電平時(shí)，S2將處于浮動(dòng)狀態(tài)并保持之前的邏輯值1，而另一個(gè)接電的結(jié)點(diǎn)Sl的邏輯值為1。此時(shí)如果組合邏輯信號(hào)CO1上發(fā)生了信號(hào)翻轉(zhuǎn)變?yōu)?，M3被導(dǎo)通，S2的邏輯值將放電為0，S3處的邏輯值變?yōu)?，S1處于浮動(dòng)狀態(tài)， 保持之前的邏輯值1，此時(shí)由于Sl和S3將會(huì)都具有邏輯高電平，Error1結(jié)點(diǎn)和GND之間將形成一個(gè)通路，從而Error1將會(huì)放電至邏輯低電平，因此在結(jié)點(diǎn)Error1處將提供邏輯低電平的輸出信號(hào)。類似地，當(dāng)時(shí)鐘信號(hào)CLK處于邏輯高電平，當(dāng)組合邏輯輸出信號(hào)CO1為1時(shí)，M2和 M3被導(dǎo)通，Sl和S2為O ；當(dāng)CLK信號(hào)切換至邏輯低電平時(shí)，Sl將處于浮動(dòng)狀態(tài)并保持之前的邏輯值0，而另一個(gè)接地的結(jié)點(diǎn)S2放電至O。此時(shí)如果組合邏輯信號(hào)CO1上發(fā)生了信號(hào)翻轉(zhuǎn)變?yōu)?，Ml被導(dǎo)通，S2將處于浮動(dòng)狀態(tài)并保持之前的邏輯值0，S3處的邏輯值為1，Sl的邏輯值將變?yōu)?，此時(shí)由于Sl和S3都具有邏輯高電平，Error1結(jié)點(diǎn)和GND之間將形成一個(gè)通路，從而Error1將會(huì)放電至邏輯低電平，因此在結(jié)點(diǎn)Error1處將提供邏輯低電平的輸出信號(hào)。可見，在組合邏輯輸出信號(hào)的穩(wěn)定階段內(nèi)，如果所述Ml的漏極和M3的漏極處于不同的邏輯電平，則M4，M5，M6三個(gè)晶體管均將與地導(dǎo)通，所述信號(hào)穩(wěn)定性檢測(cè)器的輸出信號(hào)從邏輯高電平轉(zhuǎn)為邏輯低電平，從而可以判斷出組合邏輯輸出信號(hào)CO1在檢測(cè)范圍內(nèi)發(fā)生了信號(hào)翻轉(zhuǎn)。在本發(fā)明的又一個(gè)實(shí)施例中，如圖2所示的信號(hào)穩(wěn)定性檢測(cè)器中的晶體管M4的源極在結(jié)點(diǎn)Error1還可以通過連接線連接至如圖3所示的全局錯(cuò)誤信號(hào)生成器。圖3是根據(jù)本發(fā)明實(shí)施例的全局錯(cuò)誤信號(hào)生成器的晶體管級(jí)實(shí)現(xiàn)的示意圖，其可以連接一個(gè)或多個(gè)信號(hào)穩(wěn)定性檢測(cè)器，當(dāng)其所連接的任何一個(gè)信號(hào)穩(wěn)定性檢測(cè)器檢測(cè)到一個(gè)信號(hào)穩(wěn)定性違反情況，其將生成一個(gè)全局錯(cuò)誤信號(hào)用來(lái)指示電路的定時(shí)失效。如圖3所示全局錯(cuò)誤信號(hào)生成器包括PMOS晶體管M7, M7的柵極連接于接收時(shí)鐘信號(hào)的反相器輸出，M7的源極接電源，M7的漏極通過連接線與各個(gè)的信號(hào)穩(wěn)定性檢測(cè)器的 Error結(jié)點(diǎn)處的輸出相連接并通過緩沖器輸出全局錯(cuò)誤信號(hào)。在時(shí)鐘信號(hào)CLK處于邏輯高電平時(shí)，M7被導(dǎo)通，各個(gè)信號(hào)穩(wěn)定性檢測(cè)器的Error結(jié)點(diǎn)被充電至邏輯高電平，Error1結(jié)點(diǎn)和GND之間將形成一個(gè)高阻路徑(如圖2所示)，這是由于Sl和S3有著不同的邏輯電平值。當(dāng)時(shí)鐘信號(hào)CLK處于邏輯低電平時(shí)，各Error結(jié)點(diǎn)的邏輯值處于浮動(dòng)狀態(tài)，保持之前的邏輯高電平，此時(shí)輸出的全局錯(cuò)誤信號(hào)為邏輯高電平。當(dāng)其連接的任何一個(gè)信號(hào)穩(wěn)定性檢測(cè)器檢測(cè)到了信號(hào)的翻轉(zhuǎn)，(如圖2所示)由于組合邏輯輸出信號(hào)CO1在檢測(cè)范圍內(nèi)發(fā)生翻轉(zhuǎn)，結(jié)點(diǎn)Sl和S3處將都具有邏輯高電平，Error1結(jié)點(diǎn)和GND之間將形成一個(gè)通路，從而 Error1將會(huì)放電至邏輯低電平，全局錯(cuò)誤信號(hào)也會(huì)通過該Error1結(jié)點(diǎn)到接地點(diǎn)GND之間的通路放電至低電平。當(dāng)全局錯(cuò)誤信號(hào)為邏輯低電平時(shí)，就意味著電路發(fā)生了時(shí)延故障。在本發(fā)明的又一個(gè)實(shí)施例中，提供了一種統(tǒng)一的用于在線和離線時(shí)延故障檢測(cè)的測(cè)試裝置，圖4為根據(jù)本發(fā)明實(shí)施例的用于在線和離線時(shí)延測(cè)試裝置示意圖，該時(shí)延測(cè)試裝置主要包括一個(gè)或多個(gè)信號(hào)穩(wěn)定性檢測(cè)器和一個(gè)全局錯(cuò)誤信號(hào)生成器，以及一個(gè)局部掃描使能信號(hào)生成器。其中，在被測(cè)電路的每一個(gè)關(guān)鍵的組合邏輯輸出點(diǎn)都插入了一個(gè)如圖2所示的信號(hào)穩(wěn)定性檢測(cè)器；每個(gè)信號(hào)穩(wěn)定性檢測(cè)器都可直接連接到一個(gè)如圖3所示的全局錯(cuò)誤信號(hào)生成器；當(dāng)任何一個(gè)信號(hào)穩(wěn)定性檢測(cè)器檢測(cè)到了信號(hào)穩(wěn)定性違反，全局錯(cuò)誤信號(hào)生成器能生成一個(gè)全局錯(cuò)誤信號(hào)，用來(lái)指示電路的定時(shí)失效。參考圖2，當(dāng)Error1節(jié)點(diǎn)變?yōu)檫壿嫷碗娖綍r(shí)，就意味組合邏輯輸出信號(hào)CO1在穩(wěn)定階段發(fā)了信號(hào)翻轉(zhuǎn)。對(duì)于每一個(gè)組合邏輯輸出 COi (1 <= i <= N)來(lái)說(shuō)，都分別設(shè)置了一個(gè)信號(hào)穩(wěn)定性檢測(cè)器，相應(yīng)的ErrorJf號(hào)可以用來(lái)驅(qū)動(dòng)全局錯(cuò)誤信號(hào)生成器(如圖3所示)。當(dāng)某個(gè)Error結(jié)點(diǎn)的邏輯值發(fā)生翻轉(zhuǎn)變成低電平，全局錯(cuò)誤信號(hào)也會(huì)通過該Error結(jié)點(diǎn)到接地點(diǎn)之間的通路放電至低電平。當(dāng)全局錯(cuò)誤信號(hào)為邏輯低電平時(shí)，就意味著電路發(fā)生了時(shí)延故障。另外為了有效地支持離線時(shí)延測(cè)試，還在被測(cè)電路的掃描鏈中應(yīng)用了一個(gè)局部掃描使能信號(hào)生成器。在進(jìn)行離線時(shí)延測(cè)試時(shí)，通常采用一個(gè)由片內(nèi)生成的高速時(shí)鐘加載并捕獲電路的測(cè)試響應(yīng)，而采用一個(gè)外部自動(dòng)測(cè)試儀提供的慢速掃描時(shí)鐘來(lái)移入和移出測(cè)試激勵(lì)和測(cè)試響應(yīng)。通常，掃描使能信號(hào)SEN (Scan Enable)被用來(lái)作為高速和慢速時(shí)鐘的選擇信號(hào)。當(dāng)掃描使能信號(hào)為邏輯低電平時(shí)，片內(nèi)生成的高速時(shí)鐘被傳輸?shù)诫娐穬?nèi)部時(shí)序單元，否則，將傳輸測(cè)試儀提供的慢速的掃描時(shí)鐘。因此，在采用移位加載時(shí)延測(cè)試方式時(shí)，通常很難保證時(shí)延測(cè)試在加載和捕獲之間的間隔恰好為一個(gè)高速時(shí)鐘周期。為了克服上述問題，在本發(fā)明的實(shí)施例中在被測(cè)電路的掃描鏈中插入了一個(gè)局部掃描使能信號(hào)生成器，采用了如圖5所示的局部掃描使能信號(hào)生成電路，局部掃描使能信號(hào)生器的輸入為掃描使能信號(hào)SEN，掃描輸入信號(hào)SI和電路時(shí)鐘信號(hào)CLK ；其輸出Q連接到掃描鏈中的下一個(gè)掃描單元的輸入端，同時(shí)還輸出局部掃描使能信號(hào)LSEN(Local Scan Enable)，局部掃描使能信號(hào)LSEN用來(lái)驅(qū)動(dòng)被測(cè)電路中掃描單元的掃描使能端(如圖5所示)。局部掃描使能信號(hào)生成電路在由N. Ahmed等在文獻(xiàn)“At-Speed Transition Fault Testing With Low Speed Scan Enable,，，Proceedings of VLSI Test Symposium,2005, pp. 1-6沖提出的內(nèi)部掃描使能信號(hào)生成電路(Local Scan Enable Generator)的基礎(chǔ)上增加了一個(gè)觸發(fā)器FFO用來(lái)避免FFl (Flip Flop)對(duì)前面與之相連掃描觸發(fā)器的取值約束，其中，取值約束是指由于FFl在加載時(shí)鐘周期后須取值為0，而這個(gè)值來(lái)源于前面與之相連掃描觸發(fā)器的狀態(tài)值的掃描移入。顯然如果限定了這個(gè)前面與FFl相連掃描觸發(fā)器的狀態(tài)， 將可能導(dǎo)致電路故障覆蓋率的降低。為了避免這個(gè)約束，在局部掃描使能信號(hào)生成電路中， 在FFl觸發(fā)器前面增加了一個(gè)不與被測(cè)電路相連的FFO觸發(fā)器。如圖5所示的局部掃描使能信號(hào)生成器包括3個(gè)觸發(fā)器FF0，F(xiàn)F1，F(xiàn)F2 ；觸發(fā)器FFO不與被測(cè)電路相連接，其輸入為掃描輸入信號(hào)SI和時(shí)鐘信號(hào)CLK，其輸出連接至選擇器的第二輸入端，該選擇器的輸出連接到觸發(fā)器FFl的輸入端，觸發(fā)器FFl的輸出連接至觸發(fā)器FF2的輸入端、所述選擇器的第一輸入端和或門的第一輸入端；所述或門的第二輸入端接收掃描使能信號(hào)SEN，其輸出連接至所述選擇器的選擇端，并輸出局部使能信號(hào)LSEN ；所述觸發(fā)器FF2的輸出連接到被測(cè)電路掃描鏈的下一個(gè)掃描單元。在移位加載離線時(shí)延測(cè)試時(shí)，首先為被測(cè)電路生成相應(yīng)的時(shí)延測(cè)試向量；接著，把掃描使能信號(hào)SEN設(shè)置為邏輯高電平，從而通過慢速測(cè)試時(shí)鐘把移位加載時(shí)延測(cè)試向量移入被測(cè)電路的掃描鏈中。在掃描移入的最后一個(gè)時(shí)鐘周期通過應(yīng)用測(cè)試向量把邏輯高電平移位到局部掃描使能信號(hào)生成電路單元中的FFl觸發(fā)器中。然后，SEN信號(hào)從邏輯高電平切換至邏輯低電平；在加載時(shí)鐘周期時(shí)通過應(yīng)用測(cè)試向量把邏輯低電平加載到局部掃描使能信號(hào)生成電路單元中的FFl觸發(fā)器中。從而在加載時(shí)鐘周期后，局部掃描使能信號(hào)LSEN將隨著FFl的狀態(tài)翻轉(zhuǎn)而翻轉(zhuǎn)到邏輯低電平。顯然，在捕獲時(shí)鐘周期后，局部掃描使能信號(hào) LSEN將跟隨掃描使能信號(hào)SEN翻轉(zhuǎn)到邏輯高電平。對(duì)于捕獲加載時(shí)延測(cè)試方式來(lái)說(shuō)，只要掃描移入的最后一個(gè)時(shí)鐘周期和加載時(shí)鐘周期時(shí)，把局部掃描使能信號(hào)生成電路單元中的 FFl約束成邏輯低電平，那么顯然局部掃描使能信號(hào)LSEN將跟隨掃描使能信號(hào)SEN進(jìn)行狀態(tài)翻轉(zhuǎn)。對(duì)于基于局部掃描使能信號(hào)生成器應(yīng)用的移位加載和捕獲加載離線時(shí)延測(cè)試，就掃描使能SEN信號(hào)來(lái)說(shuō)，都是在掃描移入最后一個(gè)時(shí)鐘周期變成邏輯低電平，在加載和捕獲時(shí)鐘周期均為邏輯低電平。通過前面所述，當(dāng)掃描使能SEN信號(hào)為邏輯低電平，片內(nèi)高速時(shí)鐘被送至電路當(dāng)中，從而保證了測(cè)試向量在加載和捕獲之間的實(shí)速特性。最后，當(dāng)在采樣時(shí)鐘到來(lái)后，由處于每個(gè)關(guān)鍵的組合邏輯輸出點(diǎn)的信號(hào)穩(wěn)定器檢測(cè)對(duì)被測(cè)電路施加測(cè)試向量后組合邏輯輸出在檢測(cè)范圍內(nèi)是否發(fā)生穩(wěn)定性違反，如果有， 則通過全局錯(cuò)誤生成器生成全局錯(cuò)誤信號(hào)來(lái)指示電路中的時(shí)延故障。這樣，通過采用生成的局部掃描使能信號(hào)，該測(cè)試裝置可以有效地支持移位加載時(shí)延測(cè)試方式。可以發(fā)現(xiàn)，只需忽略本發(fā)明結(jié)構(gòu)，傳統(tǒng)的捕獲加載時(shí)延測(cè)試和固定型故障檢測(cè)不會(huì)受到影響。在本發(fā)明實(shí)施例所提供的時(shí)延測(cè)試裝置中，通過引入這樣一個(gè)局部掃描使能信號(hào)生成器，掃描使能信號(hào)SEN能在確保選擇一個(gè)高速的片內(nèi)時(shí)鐘進(jìn)入到電路中的同時(shí)，還能保證使用生成的局部掃描使能信號(hào)來(lái)支持移位加載時(shí)延測(cè)試方式。需要注意的是，在本發(fā)明實(shí)施例中采用局部掃描使能信號(hào)生成器的主要目的在于為芯片移位加載時(shí)延測(cè)試時(shí)確保測(cè)試向量在加載和捕獲之間的實(shí)速特性，而并不是為了把局部掃描使能信號(hào)設(shè)計(jì)成一個(gè)定時(shí)關(guān)鍵信號(hào)。從而在本發(fā)明中只需要應(yīng)用一個(gè)局部掃描使能信號(hào)生成電路，而不像上述參考文獻(xiàn)，需要在電路中設(shè)計(jì)大量的局部掃描使能信號(hào)生成電路。上述實(shí)施例中的時(shí)延測(cè)試裝置可以用來(lái)在線和離線地檢測(cè)芯片的時(shí)延故障，從而提高芯片出廠的質(zhì)量和可靠性，其實(shí)施步驟如下在線時(shí)延測(cè)試當(dāng)電路處于正常功能狀態(tài)下，如果一個(gè)關(guān)鍵的組合邏輯輸出被檢測(cè)到有穩(wěn)定性違反，可能由于串?dāng)_，電源噪聲，軟錯(cuò)誤等導(dǎo)致，那么全局錯(cuò)誤信號(hào)就會(huì)指示這個(gè)電路發(fā)生了定時(shí)失效。在采樣時(shí)鐘到來(lái)后，檢測(cè)每個(gè)關(guān)鍵的組合邏輯輸出信號(hào)；如果發(fā)現(xiàn)有組合邏輯輸出信號(hào)在檢測(cè)范圍內(nèi)發(fā)生翻轉(zhuǎn)，則產(chǎn)生一個(gè)全局錯(cuò)誤信號(hào)來(lái)指示電路中是否存在時(shí)延故障。移位加載離線時(shí)延測(cè)試步驟1 為被測(cè)電路生成相應(yīng)的時(shí)延測(cè)試向量；步驟2 把SEN信號(hào)設(shè)置為邏輯高電平，從而通過慢速測(cè)試時(shí)鐘把移位加載時(shí)延測(cè)試向量移入被測(cè)電路的掃描鏈中，在最后一個(gè)移位掃入階段后，通過應(yīng)用測(cè)試向量將邏輯高電平掃入局部掃描使能信號(hào)生成器中的觸發(fā)器FFl中；步驟3 :SEN信號(hào)從邏輯高電平切換至邏輯低電平，在加載時(shí)鐘周期時(shí)通過應(yīng)用測(cè)試向量把邏輯低電平加載到局部掃描使能信號(hào)生成器中的FFl觸發(fā)器中；步驟4:在采樣時(shí)鐘到來(lái)后，在檢測(cè)范圍內(nèi)檢測(cè)是否有組合邏輯輸出發(fā)生穩(wěn)定性違反，如果有，則生成全局錯(cuò)誤信號(hào)來(lái)指示電路中的時(shí)延故障。為了說(shuō)明本發(fā)明實(shí)施例中時(shí)延測(cè)試裝置的積極效果，發(fā)明人采用90nmCM0S工藝進(jìn)行了仿真實(shí)驗(yàn)。圖6為根據(jù)本發(fā)明實(shí)施例的測(cè)試裝置進(jìn)行在線時(shí)延測(cè)試的仿真波形示意圖。電路中的最短通路時(shí)延大于半個(gè)電路時(shí)鐘周期。為了圖示方便，圖6中只列出了兩個(gè)組合邏輯輸出信號(hào)CO1和C02。從圖6中可以發(fā)現(xiàn)，在電路正常工作時(shí)，當(dāng)發(fā)生了時(shí)延故障時(shí)，全局錯(cuò)誤信號(hào)Global Error將變?yōu)檫壿嫷碗娖?，從而指示電路中的定時(shí)失效。圖7為根據(jù)本發(fā)明實(shí)施例的時(shí)延測(cè)試裝置進(jìn)行離線時(shí)延測(cè)試的仿真波形示意圖。 從圖7中可以看出，當(dāng)SEN信號(hào)為邏輯高電平時(shí)，慢速掃描時(shí)鐘SCLK被選擇送入系統(tǒng)時(shí)鐘樹并把測(cè)試向量Vl掃入到電路當(dāng)中。當(dāng)SEN切換至邏輯低電平時(shí)，高速電路時(shí)鐘FCLK被送至電路系統(tǒng)時(shí)鐘樹用來(lái)加載測(cè)試向量V2并指示信號(hào)檢測(cè)范圍。在掃描移入的最后階段和加載階段，局部掃描使能信號(hào)生成電路中的FFl被分別置為1和0，從而在加載階段時(shí)， LSEN信號(hào)將會(huì)從邏輯高電平翻轉(zhuǎn)至邏輯低電平。V2向量從而可以通過對(duì)Vl向量進(jìn)行1位移位而得到。設(shè)置在每個(gè)關(guān)鍵組合邏輯輸出點(diǎn)的信號(hào)穩(wěn)定器用來(lái)檢測(cè)對(duì)被測(cè)電路施加測(cè)試向量后組合邏輯輸出線上的延遲情況，這樣被測(cè)電路的時(shí)延故障也可以通過在檢測(cè)范圍內(nèi)通過檢測(cè)信號(hào)的穩(wěn)定性違反來(lái)檢測(cè)。表 權(quán)利要求
1.一種信號(hào)穩(wěn)定性檢測(cè)器，其特征在于包括第一晶體管、第二晶體管、第三晶體管、 第四晶體管、第五晶體管、第六晶體管和一個(gè)反相器；其中，第一晶體管的柵極接收組合邏輯輸出信號(hào)，第一晶體管的源極接電源，第一晶體管的漏極連接第二晶體管的源極并連接至第四晶體管的柵極和第六晶體管的柵極；第二晶體管的柵極接收時(shí)鐘信號(hào)，第二晶體管的漏極連接第三晶體管的漏極并通過反相器連接至第五晶體管的柵極；第三晶體管的柵極接收組合邏輯輸出信號(hào)，第三晶體管的源極接地；第四晶體管的源極提供輸出信號(hào)；第四晶體管的漏極連接第五晶體管的源極；第五晶體管的漏極連接第六晶體管的漏極；第六晶體管的源極接地。
2.根據(jù)權(quán)利要求1所述的信號(hào)穩(wěn)定性檢測(cè)器，其特征在于在組合邏輯輸出信號(hào)的穩(wěn)定階段內(nèi)，如果所述信號(hào)穩(wěn)定性檢測(cè)器的輸出信號(hào)從邏輯高電平轉(zhuǎn)為邏輯低電平，則可確定組合邏輯輸出信號(hào)發(fā)生了翻轉(zhuǎn)；所述穩(wěn)定階段的開始時(shí)間為時(shí)鐘的觸發(fā)沿到來(lái)的時(shí)刻減去觸發(fā)器的建立時(shí)間；所述穩(wěn)定階段的終止時(shí)間為時(shí)鐘的觸發(fā)沿到來(lái)時(shí)刻加上觸發(fā)器的時(shí)鐘到數(shù)據(jù)端延時(shí)與被測(cè)電路中的最短路徑延時(shí)。
3.根據(jù)權(quán)利要求2所述的信號(hào)穩(wěn)定性檢測(cè)器，其特征在于所述第一晶體管為PMOS晶體管，其他晶體管為NMOS晶體管。
4.一種時(shí)延測(cè)試裝置，其特征在于包括一個(gè)或多個(gè)如上述任一權(quán)利要求所述的信號(hào)穩(wěn)定性檢測(cè)器，其設(shè)置在至少一個(gè)需要檢測(cè)的組合邏輯輸出點(diǎn)；以及與所述一個(gè)或多個(gè)信號(hào)穩(wěn)定性檢測(cè)器相連的一個(gè)全局錯(cuò)誤信號(hào)生成器；當(dāng)任何一個(gè)所述信號(hào)穩(wěn)定性檢測(cè)器檢測(cè)到組合邏輯輸出信號(hào)發(fā)生翻轉(zhuǎn)時(shí)，所述全局錯(cuò)誤信號(hào)生成器生成一個(gè)全局錯(cuò)誤信號(hào)，所述全局錯(cuò)誤信號(hào)用于指示電路的定時(shí)失效。
5.根據(jù)權(quán)利要求4所述的時(shí)延測(cè)試裝置，其特征在于所述全局錯(cuò)誤信號(hào)生成器包括第七晶體管、反相器和緩沖器，第七晶體管的柵極連接于接收時(shí)鐘信號(hào)的反相器輸出，第七晶體管的源極接電源，第七晶體管的漏極通過連接線與一個(gè)或多個(gè)所述信號(hào)穩(wěn)定性檢測(cè)器的輸出相連接并通過緩沖器輸出全局錯(cuò)誤信號(hào)，所述第七晶體管是PMOS晶體管。
6.根據(jù)權(quán)利要求4或5所述的時(shí)延測(cè)試裝置，其特征在于還包括一個(gè)設(shè)置在被測(cè)電路的掃描鏈中的局部掃描使能信號(hào)生成器，所述局部掃描使能信號(hào)生器的輸入為掃描使能信號(hào)，掃描輸入信號(hào)和電路時(shí)鐘信號(hào)；所述局部掃描使能信號(hào)生器的第一輸出連接到掃描鏈中與之相鄰的下一個(gè)掃描單元的掃描輸入端，第二輸出為局部掃描使能信號(hào)，所述局部掃描使能信號(hào)用來(lái)驅(qū)動(dòng)掃描鏈中掃描單元的掃描使能端。
7.根據(jù)權(quán)利要求6所述的時(shí)延測(cè)試裝置，其特征在于所述局部掃描使能信號(hào)生成器包括第一、二、三觸發(fā)器、一個(gè)選擇器和一個(gè)或門；其中所述第一觸發(fā)器不與被測(cè)電路相連接， 其輸入為掃描輸入信號(hào)和時(shí)鐘信號(hào)，輸出連接至選擇器的第二輸入端，所述選擇器的輸出連接到第二觸發(fā)器的輸入端，第二觸發(fā)器的輸出連接至第三觸發(fā)器的輸入端、所述選擇器的第一輸入端和或門的第一輸入端；所述或門的第二輸入端接收掃描使能信號(hào)，其輸出連接至所述選擇器的選擇端，并輸出局部使能信號(hào)；所述第三觸發(fā)器的輸出連接到被測(cè)電路掃描鏈的下一個(gè)掃描單元。
8.根據(jù)權(quán)利要求7所述的時(shí)延測(cè)試裝置，其特征在于在移位加載時(shí)延測(cè)試時(shí)，所述局部掃描使能信號(hào)生成器的第二觸發(fā)器在掃描移入的最后一個(gè)時(shí)鐘周期時(shí)被掃入邏輯高電平，在加載時(shí)鐘周期時(shí)被加載邏輯低電平；所述局部掃描使能信號(hào)在加載時(shí)鐘周期后，隨著第二觸發(fā)器的狀態(tài)翻轉(zhuǎn)而翻轉(zhuǎn)到邏輯低電平；在捕獲時(shí)鐘周期后，隨掃描使能信號(hào)翻轉(zhuǎn)到邏輯高電平。
全文摘要
本發(fā)明提供了信號(hào)穩(wěn)定性檢測(cè)器以及采用該信號(hào)穩(wěn)定性檢測(cè)器的時(shí)延測(cè)試裝置。所述時(shí)延測(cè)試裝置在每一個(gè)關(guān)鍵的組合邏輯輸出點(diǎn)都設(shè)置了一個(gè)相應(yīng)的信號(hào)穩(wěn)定性檢測(cè)器，用于檢測(cè)在組合邏輯信號(hào)的穩(wěn)定階段內(nèi)每個(gè)關(guān)鍵組合邏輯點(diǎn)輸出的信號(hào)是否發(fā)生翻轉(zhuǎn)；以及設(shè)置了一個(gè)全局錯(cuò)誤信號(hào)生成器，用于在于當(dāng)任何一個(gè)信號(hào)穩(wěn)定性檢測(cè)器檢測(cè)到了組合邏輯信號(hào)在檢測(cè)范圍內(nèi)發(fā)生翻轉(zhuǎn)時(shí)生成一個(gè)全局錯(cuò)誤信號(hào)，用來(lái)指示電路的定時(shí)失效。為了有效地支持離線時(shí)延測(cè)試，還在電路的掃描鏈中應(yīng)用了一個(gè)局部掃描使能信號(hào)生成器。該時(shí)延測(cè)試裝置可以有效地進(jìn)行在線時(shí)延故障檢測(cè)，又能對(duì)離線時(shí)延故障檢測(cè)提供有效地支持，而且硬件開銷比較低。
文檔編號(hào)G01R31/3177GK102221671SQ201110078659
公開日2011年10月19日 申請(qǐng)日期2011年3月30日 優(yōu)先權(quán)日2011年3月30日
發(fā)明者李華偉, 李曉維, 裴頌偉 申請(qǐng)人:中國(guó)科學(xué)院計(jì)算技術(shù)研究所