專利名稱：自動焦度計(jì)控制設(shè)備和自動焦度計(jì)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及驗(yàn)光配鏡技術(shù)領(lǐng)域，更具體地說，涉及一種自動焦度計(jì)控制設(shè)備和一種自動焦度計(jì)系統(tǒng)。
背景技術(shù)：
自動焦度計(jì)是用于驗(yàn)光配鏡的小型半智能化測量儀器，其作為一種高級測量儀器已經(jīng)在眼鏡行業(yè)中得到廣泛應(yīng)用。所述自動焦度計(jì)的控制核心要求體積小且處理速度快，以適應(yīng)輕便快捷的使用需求，現(xiàn)有的自動焦度計(jì)大多使用小型MCU和DSP組成的控制核心，雖然價(jià)格低廉，但數(shù)據(jù)處理速度不理想且測量精度低下，系統(tǒng)可拓展度??；而用ARM的嵌入式系統(tǒng)雖然滿足了數(shù)據(jù)處理快速的要求，但成本高昂。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種自動焦度計(jì)控制設(shè)備和一種自動焦度計(jì)系統(tǒng)，基于 FPGA/S0PC/NI0SII控制系統(tǒng)，以實(shí)現(xiàn)數(shù)據(jù)處理快速且成本低廉的目的。一種自動焦度計(jì)控制設(shè)備，包括片上可編程器件FPGA、作為協(xié)處理器的微控制單元MCU、閃存FLASH和互補(bǔ)金屬氧化物半導(dǎo)體CMOS圖像傳感器其中所述FPGA嵌入可編程片上系統(tǒng)S0PC，并在所述SOPC中集成微處理軟核NI0SII， 所述FPGA與所述MCU連接；所述FPGA分別以地址線及數(shù)據(jù)線與所述FLASH連接；所述CMOS圖像傳感器與所述FPGA連接。該實(shí)施方式中的控制設(shè)備在FPGA中嵌入S0PC，并在其中集成NI0SII，由于所述 FPGA可進(jìn)行并行處理及高速的圖像數(shù)據(jù)處理，實(shí)現(xiàn)了圖像的閥值分割、二值化和空域?yàn)V波及邊緣檢測等功能，嵌入的SOPC可解決SOC方案，設(shè)計(jì)周期短且成本低并結(jié)合嵌入的 NIOSII軟核的技術(shù)，達(dá)到了快速處理圖像數(shù)據(jù)及節(jié)省成本的技術(shù)效果。優(yōu)選地，所述FPGA通過所述串行外圍設(shè)備接口 SPI與所述MCU連接實(shí)現(xiàn)串行通該實(shí)施例方式中的MCU與所述FPGA之間以SPI實(shí)現(xiàn)串行通信，處理速度高，使主、 協(xié)處理器之間的指令交互快速便捷。優(yōu)選地，所述FPGA分別以地址線及數(shù)據(jù)線與所述FLASH連接具體為FPGA分別以 23條地址線和8條數(shù)據(jù)線與所述FLASH連接。所述23條地址線和8條數(shù)據(jù)線作為優(yōu)選在該實(shí)施例中選用，而并不局限于該種形式。優(yōu)選地，所述設(shè)備還包括復(fù)雜可編程邏輯器件CPLD，所述CPLD對所述FPGA加載配置并接收所述MCU發(fā)出的中斷處理指令，分別以23條地址線和8條數(shù)據(jù)線與所述FLASH 連接。
所述CPLD連接于所述MCU與所述FLASH之間，提供了對FLASH讀寫的第二條通道， 使成本較低的MCU發(fā)揮協(xié)處理器的作用，系統(tǒng)的擴(kuò)展度提高。優(yōu)選地，所述CMOS圖像傳感器與所述FPGA連接具體為所述CMOS圖像傳感器通過LVDS與所述FPGA連接。所述FPGA與CMOS圖像傳感器之間以LVDS高速差分傳輸線連接，保證了圖像數(shù)據(jù)的實(shí)時(shí)高質(zhì)量傳輸。優(yōu)選地，所述設(shè)備還包括薄膜晶體管液晶顯示器TFT-IXD，與所述FPGA通過LVDS 連接。TFT-IXD作為優(yōu)選在該實(shí)施例中選用，而并不局限于上述列舉形式。一種自動焦度計(jì)系統(tǒng)，包括自動焦度計(jì)及控制所述自動焦度計(jì)工作的自動焦度計(jì)控制設(shè)備，所述控制設(shè)備包括片上可編程器件FPGA、作為協(xié)處理器的微控制單元MCU、 閃存FLASH和互補(bǔ)金屬氧化物半導(dǎo)體CMOS圖像傳感器其中所述FPGA嵌入可編程片上系統(tǒng)S0PC，并在所述SOPC中集成微處理軟核NI0SII， 所述FPGA與所述MCU連接；所述FPGA分別以地址線及數(shù)據(jù)線與所述FLASH連接；所述CMOS圖像傳感器與所述FPGA連接。優(yōu)選地，所述NIOSII具體為NI0SII/f型。優(yōu)選地，所述設(shè)備還包括復(fù)雜可編程邏輯器件CPLD，所述CPLD對所述FPGA加載配置并接收所述MCU發(fā)出的中斷處理指令，分別以23條地址線和8條數(shù)據(jù)線與所述FLASH 連接。優(yōu)選地，所述CMOS圖像傳感器的像素為130萬。本系統(tǒng)與上述設(shè)備對應(yīng)，系統(tǒng)中包含有控制設(shè)備及自動焦度計(jì)，所述控制設(shè)備通過SOPC技術(shù)嵌入FPGA，并在SOPC系統(tǒng)中集成NI0SII，實(shí)現(xiàn)了處理快速和成本降低的技術(shù)效果，所述NI0SII/f屬快速型處理器，進(jìn)一步提高了處理能力。而作為優(yōu)選可將復(fù)雜可編程邏輯器件CPLD連接于所述MCU與所述FLASH之間，為FLASH讀寫的第二通道。從上述的技術(shù)方案可以看出，本發(fā)明實(shí)施例以FPGA核心處理器為載體以FPGA為載體嵌入了 SOPC系統(tǒng)，并在所述SOPC系統(tǒng)中集成了軟核NI0SII，具備針對圖像的二值化、 低通濾波和邊緣檢測等功能，并對眼鏡鏡片的球鏡度、柱鏡度、柱鏡軸位角等的快速準(zhǔn)確測量，并將MCU作為協(xié)處理器，節(jié)省了該控制設(shè)備的成本，嵌入的SOPC可解決SOC方案，設(shè)計(jì)周期短且成本低并結(jié)合嵌入的NIOSII軟核的技術(shù)，達(dá)到了快速處理圖像數(shù)據(jù)及節(jié)省成本的技術(shù)效果。


為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖Ia為本發(fā)明實(shí)施例公開的一種自動焦度計(jì)控制設(shè)備結(jié)構(gòu)示意圖；圖Ib為本發(fā)明實(shí)施例公開的一種自動焦度計(jì)控制設(shè)備對應(yīng)的方法流程圖2為本發(fā)明實(shí)施例公開的一種自動焦度計(jì)控制設(shè)備結(jié)構(gòu)示意圖；圖3為本發(fā)明實(shí)施例公開的一種自動焦度計(jì)系統(tǒng)結(jié)構(gòu)示意圖。
具體實(shí)施例方式為了引用和清楚起見，下文中使用的技術(shù)名詞、簡寫或縮寫總結(jié)如下FPGA Field-Programmable Gate Array，現(xiàn)場可編程門陣列；SPI =Serial Peripheral Interface，串行外圍設(shè)備接口 ；MCU =Micro Control Unit，微控制單元；CPLD Complex Programmable Logic Device，復(fù)雜可編程邏輯器件；LVDS 一個數(shù)字信號接口，可進(jìn)行視頻輸出，一般在工業(yè)領(lǐng)域或行業(yè)內(nèi)部使用。下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。本發(fā)明實(shí)施例公開了一種自動焦度計(jì)控制設(shè)備和一種自動焦度計(jì)系統(tǒng)，基于 FPGA/S0PC/NI0SII控制系統(tǒng)，以實(shí)現(xiàn)數(shù)據(jù)處理快速且成本低廉的目的。圖Ia示出了一種自動焦度計(jì)控制設(shè)備，包括片上可編程器件FPGA11、作為協(xié)處理器的微控制單元MCU12、閃存FLASH13和CMOS 圖像傳感器14其中所述FPGAll嵌入可編程片上系統(tǒng)SOPC及嵌入式微處理軟核NI0SII，并與所述 MCUl2連接；所述FPGAll分別以地址線及數(shù)據(jù)線與所述FLASH13連接；所述CMOS圖像傳感器14與所述FPGAll連接。所述FPGA可進(jìn)行并行處理及矩陣運(yùn)算，其接收CMOS圖像傳感器的圖像信息，實(shí)現(xiàn)針對圖像的閥值分割、二值化、空域?yàn)V波及邊緣檢測等功能，為了提高其浮點(diǎn)處理能力，使用Altera的浮點(diǎn)自定義指令I(lǐng)P核，其固有存儲設(shè)備與4M或8M片外NOR FLASH作為存儲器，所述FPGAll與所述FLASH分別以23條地址線及8條數(shù)據(jù)線連接，可方便的實(shí)現(xiàn)所述 FPGA對FLASH存儲器的讀寫存儲。所述NIOSII是Altera的嵌入式微處理軟核，是一種采用單指令流的RISC32位嵌入式微處理器，多數(shù)指令可在一個時(shí)鐘周期內(nèi)完成，使用方便靈活，作為優(yōu)選，本實(shí)施例使用的NIOSII處理器為NI0SII/f型快速型處理器，進(jìn)一步加快了圖像處理速度。所述SOPC為可編程片上系統(tǒng)，其基于可編程邏輯器件可重構(gòu)的S0C，并集成了硬核或軟核CPU，該系統(tǒng)可靈活高效地解決SOC方案，設(shè)計(jì)周期短設(shè)計(jì)成本低。更為具體地，利用所述SOPC技術(shù)對圖像數(shù)據(jù)進(jìn)行處理，如圖Ib所示步驟11 對述CMOS采集的原始圖像進(jìn)行直方圖統(tǒng)計(jì)，確定圖像中主經(jīng)和背景的分界線，即分割閥值；步驟12 對所述CMOS采集的原始圖像利用空域?yàn)V波算法中的低通濾波算子，對圖像信息進(jìn)行濾波處理，以盡可能去除高頻噪聲使圖像變得平滑；濾波后的圖像分為兩路進(jìn)行處理，分別是步驟121與步驟122 ；
步驟121 通過光斑向X-Y方向上的投射圖，分割出每個光斑所在的區(qū)域；步驟122 利用前述步驟12中獲得的分割閥值對圖像進(jìn)行二值化處理，然后對二值圖像進(jìn)行拉普拉斯邊緣檢測，獲得每一個光斑的單像素邊緣圖像；步驟13 利用上述步驟121與步驟122兩條路徑的處理結(jié)果，提取每一個已確定區(qū)域的光斑的中心，最終形成光斑中心坐標(biāo)矩陣；步驟14 利用所述光斑中心坐標(biāo)矩陣可計(jì)算鏡片的球鏡度、柱鏡度、棱鏡度及柱鏡軸位方向等光學(xué)參數(shù)。充分利用FPGA的并行處理特點(diǎn)，避免了其浮點(diǎn)處理能力差的缺陷，使得整個圖像處理流程的時(shí)間大幅減少，系統(tǒng)運(yùn)行更加流暢。所述MCU為協(xié)處理器，為系統(tǒng)提供SPI、I2C、USB和UART等通信接口，并在開機(jī)時(shí)對TFT-LCD，及CMOS進(jìn)行初始化。優(yōu)選地所述FPGA通過所述串行外圍設(shè)備接口 SPI與所述MCU連接實(shí)現(xiàn)串行通信，該實(shí)施例中的MCU與所述FPGA之間以SPI實(shí)現(xiàn)串行通信，處理速度高，使主、協(xié)處理器之間的指令交互快速便捷； 所述FPGA與CMOS圖像傳感器之間以LVDS高速差分傳輸線連接，保證了圖像數(shù)據(jù)的實(shí)時(shí)高質(zhì)量傳輸。該實(shí)施例中，控制設(shè)備在FPGA中集成NIOSII，由于所述FPGA可進(jìn)行并行處理及高速的圖像數(shù)據(jù)處理，實(shí)現(xiàn)了圖像的閥值分割、二值化和空域?yàn)V波及邊緣檢測等功能，嵌入的 SOPC可解決SOC方案，設(shè)計(jì)周期短且成本低并結(jié)合嵌入的OTOSII軟核的技術(shù)，達(dá)到了快速處理圖像數(shù)據(jù)及節(jié)省成本的技術(shù)效果。圖2示出了又一種自動焦度計(jì)控制設(shè)備，相同之處參見圖1圖示及其說明不再贅述，現(xiàn)就不同部件進(jìn)行描述，基于圖1，圖2還包括復(fù)雜可編程邏輯器件CPLD21，所述CPLD 對所述FPGA加載配置并接收所述MCU發(fā)出的中斷處理指令，分別以23條地址線和8條數(shù)據(jù)線與所述FLASH連接。所述FPGA與所述CPLD公用23條地址線和8條數(shù)據(jù)線不僅能把FPGA在工作時(shí)能將FLASH中的數(shù)據(jù)轉(zhuǎn)移到SDRAM中，也可通過USB進(jìn)行數(shù)據(jù)傳輸，接收所述MCU的中斷協(xié)處理，快速對FLASH進(jìn)行讀寫操作；所述CPLD連接于所述MCU與所述FLASH之間，提供了對FLASH讀寫的第二條通道，使成本較低的MCU發(fā)揮協(xié)處理器高性能價(jià)值，系統(tǒng)的擴(kuò)展度提尚；以及，薄膜晶體管液晶顯示器TFT-LCD22，與所述FPGA通過LVDS連接。所述LVDS的使用使焦度計(jì)使用過程中可進(jìn)行實(shí)時(shí)顯示，操作界面更人性化， TFT-LCD作為優(yōu)選在該實(shí)施例中選用，而并不局限于上述列舉形式。圖3示出了一種自動焦度計(jì)系統(tǒng)，包括自動焦度計(jì)31及控制所述自動焦度計(jì)工作的自動焦度計(jì)控制設(shè)備，所述控制設(shè)備包括片上可編程器件FPGA321、作為協(xié)處理器的微控制單元MCU322、閃存FLASH323和互補(bǔ)金屬氧化物半導(dǎo)體CMOS圖像傳感器3M其中所述FPGA321嵌入可編程片上系統(tǒng)S0PC，并在所述SOPC中集成微處理軟核 NI0SII，所述FPGA321與所述MCU322連接；
所述FPGA321分別以地址線及數(shù)據(jù)線與所述FLASH323連接；所述CMOS圖像傳感器3M與所述FPGA321連接；復(fù)雜可編程邏輯器件CPLD325，所述CPLD對所述FPGA加載配置并接收所述MCU發(fā)出的中斷處理指令，分別以23條地址線和8條數(shù)據(jù)線與所述FLASH連接。薄膜晶體管液晶顯示器TFT-LCD326，與所述FPGA通過LVDS連接。需要說明的是，所述FPGA分別以地址線及數(shù)據(jù)線與所述FLASH連接具體為FPGA 分別以23條地址線和8條數(shù)據(jù)線與所述FLASH連接；所述NIOSII具體為NIOSII/f型；所述CMOS圖像傳感器的像素為130萬。本系統(tǒng)與上述設(shè)備對應(yīng)，對于設(shè)備各部件的詳細(xì)描述參見圖1圖示及其說明， 不再贅述，所述系統(tǒng)中包含有控制設(shè)備及自動焦度計(jì)，所述控制設(shè)備嵌入SOPC并集成 NI0SII，實(shí)現(xiàn)了處理快速和成本降低的技術(shù)效果，所述NIOSII/f屬快速型處理器，進(jìn)一步提高了處理能力。而作為優(yōu)選可將復(fù)雜可編程邏輯器件CPLD連接于所述MCU與所述FLASH 之間，為FLASH讀寫的第二通道。綜上所述本發(fā)明實(shí)施例以FPGA核心處理器為載體以FPGA為載體嵌入了 SOPC系統(tǒng)，并在所述SOPC系統(tǒng)中集成了軟核NIOS II，具備針對圖像的二值化、低通濾波和邊緣檢測等功能， 并對眼鏡鏡片的球鏡度、柱鏡度、柱鏡軸位角等的快速準(zhǔn)確測量，并將MCU作為協(xié)處理器， 節(jié)省了該控制設(shè)備的成本，嵌入的SOPC可解決SOC方案，設(shè)計(jì)周期短且成本低并結(jié)合嵌入的NIOSII軟核的技術(shù)，達(dá)到了快速處理圖像數(shù)據(jù)及節(jié)省成本的技術(shù)效果；另外，本發(fā)明的實(shí)施例中，將所述CPLD連接于所述MCU與所述FLASH之間，提供了對FLASH讀寫的第二條通道，使成本較低的MCU發(fā)揮協(xié)處理器高性能價(jià)值，系統(tǒng)的擴(kuò)展度提高，保證了后續(xù)軟件升級的方便性；本說明書中各個實(shí)施例采用遞進(jìn)的方式描述，每個實(shí)施例重點(diǎn)說明的都是與其他實(shí)施例的不同之處，各個實(shí)施例之間相同相似部分互相參見即可。專業(yè)人員還可以進(jìn)一步意識到，結(jié)合本文中所公開的實(shí)施例描述的各示例的單元及算法步驟，能夠以電子硬件、計(jì)算機(jī)軟件或者二者的結(jié)合來實(shí)現(xiàn)，為了清楚地說明硬件和軟件的可互換性，在上述說明中已經(jīng)按照功能一般性地描述了各示例的組成及步驟。這些功能究竟以硬件還是軟件方式來執(zhí)行，取決于技術(shù)方案的特定應(yīng)用和設(shè)計(jì)約束條件。專業(yè)技術(shù)人員可以對每個特定的應(yīng)用來使用不同方法來實(shí)現(xiàn)所描述的功能，但是這種實(shí)現(xiàn)不應(yīng)認(rèn)為超出本發(fā)明的范圍。結(jié)合本文中所公開的實(shí)施例描述的方法或算法的步驟可以直接用硬件、處理器執(zhí)行的軟件模塊，或者二者的結(jié)合來實(shí)施。軟件模塊可以置于隨機(jī)存儲器(RAM)、內(nèi)存、只讀存儲器(ROM)、電可編程ROM、電可擦除可編程ROM、寄存器、硬盤、可移動磁盤、CD-ROM、或技術(shù)領(lǐng)域內(nèi)所公知的任意其它形式的存儲介質(zhì)中。對所公開的實(shí)施例的上述說明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。 對這些實(shí)施例的多種修改對本領(lǐng)域的專業(yè)技術(shù)人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實(shí)施例中實(shí)現(xiàn)。因此，本發(fā)明將不會被限制于本文所示的這些實(shí)施例，而是要符合與本文所公開的原理和新穎特點(diǎn)相一致的最寬的范圍。
權(quán)利要求
1.一種自動焦度計(jì)控制設(shè)備，其特征在于，包括片上可編程器件FPGA、作為協(xié)處理器的微控制單元MCU、閃存FLASH和互補(bǔ)金屬氧化物半導(dǎo)體CMOS圖像傳感器其中所述FPGA嵌入可編程片上系統(tǒng)S0PC，并在所述SOPC中集成微處理軟核NI0SII，所述 FPGA與所述MCU連接；所述FPGA分別以地址線及數(shù)據(jù)線與所述FLASH連接；所述CMOS圖像傳感器與所述FPGA連接。
2.根據(jù)權(quán)利要求1所述的設(shè)備，其特征在于，所述FPGA通過所述串行外圍設(shè)備接口 SPI與所述MCU連接實(shí)現(xiàn)串行通信。
3.根據(jù)權(quán)利要求1所述的設(shè)備，其特征在于，所述FPGA分別以地址線及數(shù)據(jù)線與所述 FLASH連接具體為FPGA分別以23條地址線和8條數(shù)據(jù)線與所述FLASH連接。
4.根據(jù)權(quán)利要求1所述的設(shè)備，其特征在于，還包括復(fù)雜可編程邏輯器件CPLD，所述 CPLD對所述FPGA加載配置并接收所述MCU發(fā)出的中斷處理指令，分別以23條地址線和8 條數(shù)據(jù)線與所述FLASH連接。
5.根據(jù)權(quán)利要求1所述的設(shè)備，其特征在于，所述CMOS圖像傳感器與所述FPGA連接具體為所述CMOS圖像傳感器通過LVDS與所述FPGA連接。
6.根據(jù)權(quán)利要求1所述的設(shè)備，其特征在于，還包括薄膜晶體管液晶顯示器TFT-LCD， 與所述FPGA通過LVDS連接。
7.一種自動焦度計(jì)系統(tǒng)，其特征在于，包括自動焦度計(jì)及控制所述自動焦度計(jì)工作的自動焦度計(jì)控制設(shè)備，所述控制設(shè)備包括片上可編程器件FPGA、作為協(xié)處理器的微控制單元MCU、閃存FLASH和互補(bǔ)金屬氧化物半導(dǎo)體CMOS圖像傳感器其中所述FPGA嵌入可編程片上系統(tǒng)S0PC，并在所述SOPC中集成微處理軟核NI0SII，所述 FPGA與所述MCU連接；所述FPGA分別以地址線及數(shù)據(jù)線與所述FLASH連接；所述CMOS圖像傳感器與所述FPGA連接。
8.根據(jù)權(quán)利要求7所述的系統(tǒng)，其特征在于，所述NIOSII具體為NIOSII/f型。
9.根據(jù)權(quán)利要求7所述的系統(tǒng)，其特征在于，所述控制設(shè)備還包括復(fù)雜可編程邏輯器件CPLD，所述CPLD對所述FPGA加載配置并接收所述MCU發(fā)出的中斷處理指令，分別以23 條地址線和8條數(shù)據(jù)線與所述FLASH連接。
10.根據(jù)權(quán)利要求7所述的系統(tǒng)，其特征在于，所述CMOS圖像傳感器的像素為130萬。
全文摘要
本發(fā)明實(shí)施例公開了一種自動焦度計(jì)控制設(shè)備和一種自動焦度計(jì)系統(tǒng)，以FPGA為載體嵌入了SOPC系統(tǒng)，并在所述SOPC系統(tǒng)中集成了軟核NIOSII，處理由所述CMOS采集的圖像信息，具備針對圖像的二值化、低通濾波和邊緣檢測等功能，并對眼鏡鏡片的球鏡度、柱鏡度、柱鏡軸位角等的快速準(zhǔn)確測量，并將MCU作為協(xié)處理器，節(jié)省了該控制設(shè)備的成本，嵌入的SOPC可解決SOC方案，設(shè)計(jì)周期短且成本低并結(jié)合嵌入的NIOSII軟核的技術(shù)，達(dá)到了快速處理圖像數(shù)據(jù)及節(jié)省成本的技術(shù)效果。
文檔編號G01M11/02GK102252827SQ201110096898
公開日2011年11月23日 申請日期2011年4月18日 優(yōu)先權(quán)日2011年4月18日
發(fā)明者胡冰 申請人:重慶遠(yuǎn)視科技有限公司