專利名稱：多芯片封裝結構的測試方法和系統(tǒng)的制作方法
多芯片封裝結構的測試方法和系統(tǒng)
技術領域：
本發(fā)明涉及芯片測試，尤其是涉及一種多芯片封裝結構的測試方法和系統(tǒng)。背景技術：
隨著集成電路的飛速發(fā)展，多個芯片封裝(例如系統(tǒng)級封裝)使得封裝在一起的多芯片之間的連接關系十分復雜，而且由于特殊的規(guī)定或功能需求，封裝技術提供的可引出的測試引腳數(shù)量有限。在傳統(tǒng)的芯片測試中，大多采用邊界掃描測試，簡稱JTAG規(guī)范。邊界掃描具有傳統(tǒng)的探針式測試所不具備的優(yōu)點可以迅速準確地測試兩個芯片管腳的連接是否可靠，提高測試檢驗效率。此外，邊界掃描還可以將支持邊界掃描測試的芯片以菊花鏈的形式連接起來一起測試。然而在多芯片封裝的條件下，并不是所有芯片都支持邊界掃描測試，因此在有限的引腳下測試，并沒有辦法對不支持邊界掃描測試的芯片進行測試。

發(fā)明內容基于此，有必要提供一種能夠對多芯片封裝中不支持邊界掃描測試的芯片進行測試的方法。一種多芯片封裝結構的測試方法，用于對多芯片系統(tǒng)進行邊界掃描測試，包括以下步驟查找待測多芯片系統(tǒng)中的透明芯片，所述透明芯片是指不包括邊界掃描單元的芯片；將所述透明芯片的管腳引出與所述可編程邏輯器件模塊的邊界掃描單元連接；通過邊界掃描下載線將待測多芯片系統(tǒng)的外部測試管腳與邊界掃描裝置的測試接口連接，并使透明芯片通過可編程邏輯器件和待測多芯片系統(tǒng)中的可測芯片形成完整的掃描鏈，所述邊界掃描裝置通過所述測試接口發(fā)送測試指令和接收測試反饋數(shù)據(jù)；邊界掃描裝置通過測試接口發(fā)送測試指令對待測多芯片系統(tǒng)進行掃描測試。優(yōu)選地，還包括對可編程邏輯器件模塊的邊界掃描描述語言文件進行分析，確定可編程邏輯器件模塊的管腳的高低邏輯以避免處于懸空狀態(tài)。優(yōu)選地，還包括檢測掃描鏈的連接方式、所有芯片的唯一標識以及掃描鏈的完整性。一種多芯片封裝結構的測試系統(tǒng)，包括可編程邏輯器件模塊，包括邊界掃描單元；邊界掃描下載線，用于將所述邊界掃描裝置與待測多芯片系統(tǒng)、可編程邏輯器件模塊連接；邊界掃描裝置，具有發(fā)送測試指令并接收測試反饋數(shù)據(jù)的測試接口，所述邊界掃描裝置的測試接口通過邊界掃描下載線與待測多芯片系統(tǒng)的外部測試管腳、可編程邏輯器件模塊連接；透明芯片的管腳引出與所述可編程邏輯器件模塊的邊界掃描單元連接，且透明芯片通過可編程邏輯器件與待測多芯片系統(tǒng)中的可測芯片形成完整的掃描鏈，所述透明芯片是指不包括邊界掃描單元的芯片。優(yōu)選地，所述邊界掃描裝置還用于對可編程邏輯器件模塊的邊界掃描描述語言文件進行分析，確定可編程邏輯器件模塊的管腳的高低邏輯以避免處于懸空狀態(tài)。優(yōu)選地，所述邊界掃描裝置還用于檢測掃描鏈的連接方式、所有芯片的唯一標識以及掃描鏈的完整性。上述方法和系統(tǒng)，通過可編程邏輯器件模塊的邊界掃描單元將透明芯片與邊界掃描測試裝置連接，將透明芯片納入到邊界掃描測試的掃描鏈中，從而能夠對不支持邊界掃描測試的芯片進行測試。

圖1為一實施例的多芯片封裝結構的測試方法流程圖；圖2為掃描測試中多芯片形成掃描鏈的結構示意圖；圖3為掃描測試中加入透明芯片后多芯片形成掃描鏈的結構示意圖；圖4為一實施例的芯片封裝結構的測試裝置模塊圖。
具體實施方式如圖1所示，為一實施例的多芯片封裝結構的測試方法流程圖。該方法包括如下步驟SllO 查找待測多芯片系統(tǒng)中的透明芯片。為滿足邊界掃描測試的需要，傳統(tǒng)的超大規(guī)模集成電路(VLSI) —般都會包含邊界掃描單元，但是在一些系統(tǒng)級封裝的芯片中，也存在本身不包括邊界掃描單元的芯片。這些不包括邊界掃描單元的芯片稱為透明芯片，利用邊界掃描測試，其可測性較差或者根本不可測。為此，需要首先找出透明芯片。S120:將所述透明芯片的管腳引出與所述可編程邏輯器件模塊的邊界掃描單元連接。芯片測試一般在整個多芯片封裝結構封裝前，因此在找到透明芯片后，可將透明芯片的管腳引出連接到可編程邏輯器件模塊的邊界掃描單元?？删幊踢壿嬈骷K，如本實施例所用的FPGA (Field-Programmable Gate Array，現(xiàn)場可編程門陣列)，是通過寫入不同的程序讓器件具有不同的功能的電子模塊?？删幊踢壿嬈骷K通過管腳與外部電路連接，通過核心邏輯根據(jù)寫入其中的程序進行邏輯運算，實現(xiàn)管腳功能。S130:通過邊界掃描下載線將待測多芯片系統(tǒng)的外部測試管腳與邊界掃描裝置的測試接口連接，并使透明芯片通過可編程邏輯器件和待測多芯片系統(tǒng)中的可測芯片形成完整的掃描鏈。邊界掃描裝置通過測試接口發(fā)送測試指令和接收測試反饋數(shù)據(jù)，邊界掃描下載線是邊界掃描裝置訪問待測多芯片系統(tǒng)的媒介，支持邊界掃描裝置的測試數(shù)據(jù)加載和響應結果的反饋傳輸。邊界掃描測試一般采取的方式是將所有的可測芯片連接起來形成菊花鏈一起測試。IEEE 1149. 1標準規(guī)定了一個四線串行接口(第五條線是可選的)，該接口稱作測試訪問端口(TAP)，用于訪問復雜的集成電路(IC)。該訪問端口與邊界掃描測試模塊連接，進行數(shù)據(jù)交互。其中TDI表示測試數(shù)據(jù)輸入，用于將測試數(shù)據(jù)輸入到芯片中，測試數(shù)據(jù)存儲在邊界測試單元的指令寄存器中或數(shù)據(jù)寄存器中。TDO表示測試數(shù)據(jù)輸出，串行數(shù)據(jù)從TDO引線上離開芯片。TCK表示測試時鐘，邊界掃描邏輯由TCK上的信號計時。
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TMS表示測試模式選擇，TMS輸入信號驅動TAP控制器的狀態(tài)。TRST表示測試重置，是可選項。如圖2所示，ICl、IC2、IC3的測試訪問端口中的TMS和TCK分別連接至邊界掃描裝置的模式選擇信號和時鐘信號輸出端，ICl的TDI連接至邊界掃描裝置的測試輸入信號， 此后的IC2和IC3的TDO和TDI順次連接，最后以IC3的TDO作為測試數(shù)據(jù)的輸出反饋。當芯片的數(shù)量更多時，應當按照上述的方式將所有的芯片鏈接起來，形成掃描測試的菊花鏈。透明芯片由于開始并不具備被掃描測試的條件，因此不能加入到上述的菊花鏈中。但是通過連接可編程邏輯器件模塊，其也具備了掃描測試的條件。如圖3所示，IC4通過可編程邏輯器件模塊中的掃描測試單元與其他的可測芯片連接形成菊花鏈，最終可參與掃描測試。S140 邊界掃描裝置對待測多芯片系統(tǒng)進行掃描測試。將透明元件納入掃描鏈后， 即可開始完整的測試。進一步地，上述測試流程的步驟中，還可包括對可編程邏輯器件的邊界掃描描述語言文件進行分析，確定可編程邏輯器件模塊的管腳的高低邏輯以避免處于懸空狀態(tài)。對可編程邏輯器件(FPGA)的邊界掃描描述語言 (BSDL)文件進行分析，確保在測試模式下保護可編程邏輯器件(FPGA)。BSDL是硬件描述語言(VHDL)的一個子集，用于描述器件中邊界掃描如何實現(xiàn)如何操作，邊界掃描工具需要用戶提供對應器件的邊界掃描描述語言(BSDL)文件以正確的生產測試向量，廣泛應用于系統(tǒng)編程或者功能測試等。進一步地，上述測試流程的步驟中，還可包括檢測掃描鏈的連接方式、所有芯片的唯一標識以及掃描鏈的完整性。如圖4所示，為一實施例的多芯片封裝結構的測試系統(tǒng)。該裝置包括可編程邏輯器件模塊100、邊界掃描裝置200以及連接可編程邏輯器件模塊100和邊界掃描裝置200的邊界掃描下載線300。待測多芯片系統(tǒng)400是測試裝置的測試對象，其中一般包括可測芯片 410和透明芯片420，可測芯片410通過邊界掃描能夠測試芯片故障，而透明芯片420的可測性較差或者完全不具備可測性?？蓽y芯片410與邊界掃描裝置200之間也通過邊界掃描下載線300連接?？删幊踢壿嬈骷K100包括邊界掃描單元110。邊界掃描單元100為用于邊界掃描的移位寄存器。邊界掃描裝置200提供測試數(shù)據(jù)，接收測試反饋數(shù)據(jù)。邊界掃描裝置200是芯片外部的測試掃描工具，例如安裝有測試程序的計算機。邊界掃描裝置200通過測試訪問端口 TAP向待測多芯片系統(tǒng)400發(fā)送測試數(shù)據(jù)，接收測試反饋數(shù)據(jù)。邊界掃描裝置200通過邊界掃描下載線300與待測多芯片系統(tǒng)400的外部測試管腳、可編程邏輯器件模塊100 (具體的，是與邊界掃描單元110)連接。透明芯片420的管腳引出與可編程邏輯器件模塊100的邊界掃描單元110連接， 且透明芯片420通過可編程邏輯器件100和待測多芯片系統(tǒng)400中的可測芯片410形成完整的掃描鏈。具體連接方式請參考圖3。以上所述實施例僅表達了本發(fā)明的幾種實施方式，其描述較為具體和詳細，但并不能因此而理解為對本發(fā)明專利范圍的限制。應當指出的是，對于本領域的普通技術人員來說，在不脫離本發(fā)明構思的前提下，還可以做出若干變形和改進，這些都屬于本發(fā)明的保護范圍。因此，本發(fā)明專利的保護范圍應以所附權利要求為準。
權利要求
1.一種多芯片封裝結構的測試方法，用于對多芯片系統(tǒng)進行邊界掃描測試，其特征在于，包括以下步驟查找待測多芯片系統(tǒng)中的透明芯片，所述透明芯片是指不包括邊界掃描單元的芯片；將所述透明芯片的管腳引出與所述可編程邏輯器件模塊的邊界掃描單元連接；通過邊界掃描下載線將待測多芯片系統(tǒng)的外部測試管腳與邊界掃描裝置的測試接口連接，并使透明芯片通過可編程邏輯器件和待測多芯片系統(tǒng)中的可測芯片形成完整的掃描鏈，所述邊界掃描裝置通過所述測試接口發(fā)送測試指令和接收測試反饋數(shù)據(jù)；邊界掃描裝置通過測試接口發(fā)送測試指令對待測多芯片系統(tǒng)進行掃描測試。
2.如權利要求1所述的多芯片封裝結構的測試方法，其特征在于，還包括對可編程邏輯器件模塊的邊界掃描描述語言文件進行分析，確定可編程邏輯器件模塊的管腳的高低邏輯以避免處于懸空狀態(tài)。
3.如權利要求1所述的多芯片封裝結構的測試方法，其特征在于，還包括檢測掃描鏈的連接方式、所有芯片的唯一標識以及掃描鏈的完整性。
4.一種多芯片封裝結構的測試系統(tǒng)，其特征在于，包括可編程邏輯器件模塊，包括邊界掃描單元；邊界掃描下載線，用于將所述邊界掃描裝置與待測多芯片系統(tǒng)、可編程邏輯器件模塊連接；邊界掃描裝置，具有發(fā)送測試指令并接收測試反饋數(shù)據(jù)的測試接口，所述邊界掃描裝置的測試接口通過邊界掃描下載線與待測多芯片系統(tǒng)的外部測試管腳、可編程邏輯器件模塊連接；透明芯片的管腳引出與所述可編程邏輯器件模塊的邊界掃描單元連接，且透明芯片通過可編程邏輯器件與待測多芯片系統(tǒng)中的可測芯片形成完整的掃描鏈，所述透明芯片是指不包括邊界掃描單元的芯片。
5.如權利要求4所述的多芯片封裝結構的測試系統(tǒng)，其特征在于，所述邊界掃描裝置還用于對可編程邏輯器件模塊的邊界掃描描述語言文件進行分析，確定可編程邏輯器件模塊的管腳的高低邏輯以避免處于懸空狀態(tài)。
6.如權利要求4所述的多芯片封裝結構的測試系統(tǒng)，其特征在于，所述邊界掃描裝置還用于檢測掃描鏈的連接方式、所有芯片的唯一標識以及掃描鏈的完整性。
全文摘要
本發(fā)明涉及一種多芯片封裝結構的測試方法，包括查找待測多芯片系統(tǒng)中的透明芯片；將所述透明芯片的管腳引出與所述可編程邏輯器件模塊的邊界掃描單元連接；通過邊界掃描下載線將待測多芯片系統(tǒng)的外部測試管腳與邊界掃描裝置的測試接口連接，并使透明芯片通過可編程邏輯器件和待測多芯片系統(tǒng)中的可測芯片形成完整的掃描鏈；邊界掃描裝置通過測試接口發(fā)送測試指令對待測多芯片系統(tǒng)進行掃描測試。此外，還公開一種應用上述測試方法的測試裝置。上述方法和裝置，通過可編程邏輯器件模塊的邊界掃描單元將透明芯片與邊界掃描測試模塊連接，將透明芯片納入到邊界掃描測試的掃描鏈中，從而能夠對不支持邊界掃描測試的芯片進行測試。
文檔編號G01R31/02GK102305907SQ20111014473
公開日2012年1月4日 申請日期2011年5月31日 優(yōu)先權日2011年5月31日
發(fā)明者李慧云, 李磊, 龔銀水 申請人:中國科學院深圳先進技術研究院