專利名稱：用于全球衛(wèi)星導(dǎo)航系統(tǒng)的捕獲裝置的fft處理器模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于衛(wèi)星導(dǎo)航領(lǐng)域，具體的說，涉及用于全球衛(wèi)星導(dǎo)航系統(tǒng)的捕獲裝置的技術(shù)領(lǐng)域。
背景技術(shù)：
全球衛(wèi)星導(dǎo)航系統(tǒng)是一種全天候的導(dǎo)航系統(tǒng)，它在可用性、連續(xù)性和完好性方面的保障將遠(yuǎn)比單一模式的導(dǎo)航系統(tǒng)好。它采用直接序列擴頻(DSSQ技術(shù)，每顆衛(wèi)星將要發(fā)送的資料比特流與一個PRN碼進(jìn)行擴頻編碼并采用BPSK (Binary Phase Shift Keying，二進(jìn)制相移鍵控)方式調(diào)制為模擬波形。PRN碼是一個周期性的偽隨機噪聲序列，具有偽隨機噪聲序列的自相關(guān)和互相關(guān)特性。捕獲裝置是全球衛(wèi)星導(dǎo)航接收機基帶系統(tǒng)的核心模塊之一。它主要完成本地 PRN碼與衛(wèi)星基帶信號的相關(guān)功能。捕獲裝置的捕獲方法主要有兩種方法，一種是串行搜索，另一種是使用FFT進(jìn)行并行搜索。由于并行搜索可以同時搜索到碼相位和載波的多普勒頻移，故已廣泛的應(yīng)用于數(shù)字接收機。并行搜索中的快速傅立葉變換(Fast Fourier Transform, FFT)是實現(xiàn)離散傅立葉變換的一種高效算法，它利用旋轉(zhuǎn)因子的對稱性原理， 能夠大大減小離散傅立葉變換的運算量?，F(xiàn)有的捕獲裝置中的FFT處理器模塊主要用于進(jìn)行快速傅立葉變換的運算，其結(jié)構(gòu)原理如圖1所示，它主要由基-4蝶形運算單元，控制單元，只讀存儲器單元，隨機存儲器單元以及多路選擇器組成。其中只讀存儲器單元用來存儲旋轉(zhuǎn)因子的數(shù)值， 基-4蝶形運算單元是FFT處理器的核心部件，傳統(tǒng)的FFT處理器的基-4蝶形運算單元的結(jié)構(gòu)如圖2所示，它主要由硬件乘法器，分路器和加法器組成。圖中A、B、C、D分別代表進(jìn)行基-4蝶形運算的四個數(shù)據(jù)，而f^、Wf、巧“表示的是進(jìn)行基-4蝶形運算的旋轉(zhuǎn)因子， 而A’、B’、C’、D’為經(jīng)過基-4運算后的數(shù)據(jù)。傳統(tǒng)基-4蝶形運算單元采用硬件乘法器來實現(xiàn)復(fù)數(shù)的乘法操作，所以其對應(yīng)的只讀存儲器單元中需要存儲旋轉(zhuǎn)因子的實部和虛部， 這大大增加了系統(tǒng)對存儲資源的消耗。在全球衛(wèi)星導(dǎo)航接收機中，現(xiàn)有的FFT處理器模塊在進(jìn)行處理時，由于北斗系統(tǒng)， GPS和GL0NASS系統(tǒng)的碼長不同，因此需要分別配置對應(yīng)的FFT處理器模塊，這就進(jìn)一步增加了接收機的存儲資源消耗。

發(fā)明內(nèi)容
本發(fā)明的目的是為了克服現(xiàn)有的用于全球衛(wèi)星導(dǎo)航系統(tǒng)的捕獲裝置的FFT處理器模塊占用存儲資源過多的不足，提出了用于全球衛(wèi)星導(dǎo)航系統(tǒng)的捕獲裝置的FFT處理器模塊。為了實現(xiàn)上述目的，本發(fā)明的技術(shù)方案是用于全球衛(wèi)星導(dǎo)航系統(tǒng)的捕獲裝置的 FFT處理器模塊，包括控制單元、只讀存儲器單元、隨機存儲器單元、多路選擇器單元，其特征在于，還包括輸入預(yù)處理單元、基于CORDIC算法的蝶形運算單元、輸出處理單元和倒序輸出單元；所述控制單元分別與只讀存儲器單元、隨機存儲器單元、輸入預(yù)處理單元、輸出處理單元和倒序輸出單元連接，用于控制上述單元的工作時序；所述只讀存儲器單元包括一個ROM地址產(chǎn)生器和一個ROM存儲器，所述ROM地址產(chǎn)生器的輸入端與控制單元連接用于接收控制單元傳輸過來的控制信號，所述ROM地址產(chǎn)生器的輸出端與ROM存儲器連接用于產(chǎn)生ROM存儲器的讀取地址，所述ROM存儲器與輸入預(yù)處理單元連接用于輸出ROM存儲器中存儲的數(shù)據(jù)；所述隨機存儲器單元包括RAM地址產(chǎn)生器，第一 RAM存儲器(RAM-I)和，第二 RAM 存儲器(RAM-幻和一個選擇器，RAM地址產(chǎn)生器的輸入端與控制單元連接用于接收控制單元產(chǎn)生的控制信號，所述RAM地址產(chǎn)生器的輸出端與選擇器的輸入端相連，選擇器的輸出端與第一 RAM存儲器和第二 RAM存儲器連接，在一次運算中，選擇器將選擇任一個RAM存儲器進(jìn)行工作，它將RAM地址產(chǎn)生器產(chǎn)生的RAM存儲器的讀取地址傳遞給被選擇的工作中的 RAM存儲器，選擇器的另一個輸入端與輸出處理單元的輸出端連接，用來接收每一級運算后輸出的中間數(shù)據(jù)并將其存入工作中的那個RAM存儲器中去。第一 RAM存儲器和第二 RAM 存儲器的輸出端與多路選擇器的輸入端相連，在一次運算中多路選擇器只將工作中的那塊 RAM存儲器的輸入數(shù)據(jù)進(jìn)行輸出，所述多路選擇器的輸出端連接至輸入預(yù)處理單元，將讀取出的數(shù)據(jù)送入輸入預(yù)處理單元中去，另一個輸出端連接至倒序處理單元；所述多路選擇器單元的輸入端連接隨機存儲器單元中的RAM-I和RAM-2的輸出， 用于接收RAM中讀出的數(shù)據(jù)，多路選擇器的輸出端分別連接至輸入預(yù)處理單元和倒序輸出單元；所述輸入預(yù)處理單元的輸入端接收控制單元產(chǎn)生的控制信號以及多路選擇器單元和只讀存儲器單元輸出的數(shù)據(jù)，其輸出端連接基于CORDIC的蝶形運算單元，將預(yù)處理后的數(shù)據(jù)送入基于CORDIC的蝶形運算單元中去；所述基于CORDIC算法的蝶形運算單元的輸入端接收輸入預(yù)處理單元輸出的相關(guān)數(shù)據(jù)，它包括只讀存儲器單元中產(chǎn)生的基于CORDIC算法的蝶形運算單元所需要的旋轉(zhuǎn)因子的角度值和隨機存儲器單元中的時域數(shù)據(jù)或運算中間數(shù)據(jù)，基于CORDIC算法的蝶形運算單元的輸出端與輸出處理單元的輸入端連接，將運算后的數(shù)據(jù)輸入送入輸出處理單元；所述輸出處理單元的輸入端與基于CORDIC算法的蝶形運算單元的輸出端相連， 它將運算后的中間數(shù)據(jù)進(jìn)行處理，輸出處理單元的另一個輸入端與控制單元相連，用于接收控制信號，輸出處理單元的一個輸出端連接隨機存儲器單元的選擇器，它將運算的中間數(shù)據(jù)輸出至隨機存儲器單元的選擇器；所述倒序輸出單元的輸入端連接至多路選擇器單元，當(dāng)一次FFT運算完成后，多路選擇器根據(jù)控制單元產(chǎn)生的控制信號，將數(shù)據(jù)輸入至倒序處理單元，倒序輸出單元的另一個輸入是控制單元產(chǎn)生的，倒序處理單元根據(jù)控制單元產(chǎn)生的控制信號進(jìn)行相關(guān)的處理，輸出為整個FFT處理器運算后的輸出結(jié)果。本發(fā)明的有益效果是采用本發(fā)明的FFT處理器模塊，可以有效的減少系統(tǒng)的存儲資源的使用量，由于本發(fā)明采用了 CORDIC算法，所以FFT處理器模塊中的ROM不需要存儲旋轉(zhuǎn)因子而只需要存儲旋轉(zhuǎn)因子的角度，這樣可以大大的節(jié)省存儲資源。例如使用16位來表示數(shù)據(jù)，則傳統(tǒng)FFT處理器各需要16位存儲旋轉(zhuǎn)因子的實部和虛部值，但是CORDIC算法只需要16位來存儲旋轉(zhuǎn)因子的角度值即可，可以節(jié)省1/2的存儲資源，進(jìn)行IOM點運算的情況下，可以節(jié)省IOMXiebit的存儲資源。


圖1為現(xiàn)有的捕獲裝置中的FFT處理器模的結(jié)構(gòu)示意圖。圖2為傳統(tǒng)的FFT處理器的基-4蝶形運算單元的結(jié)構(gòu)示意圖。圖3為本發(fā)明的用于全球衛(wèi)星導(dǎo)航系統(tǒng)的捕獲裝置的FFT處理器模塊的結(jié)構(gòu)示意圖。圖4為本發(fā)明的基于CORDIC的蝶形運算單元的結(jié)構(gòu)示意圖。圖5為本發(fā)明的基于CORDIC算法的蝶形運算單元的基于CORDIC算法的乘法器的結(jié)構(gòu)示意圖。圖6為本發(fā)明的捕獲的裝置的結(jié)構(gòu)示意圖。
具體實施例方式下面結(jié)合附圖和具體的實施例對本發(fā)明做進(jìn)一步的說明。如圖3所示，用于全球衛(wèi)星導(dǎo)航系統(tǒng)的捕獲裝置的FFT處理器模塊，包括控制單元、只讀存儲器單元(ROM、ROM地址產(chǎn)生器)、隨機存儲器單元(RAMI、RAM2、RAM地址產(chǎn)生器，選擇器)、多路選擇器單元，其特征在于，還包括輸入預(yù)處理單元、基于CORDIC算法的蝶形運算單元、輸出處理單元和倒序輸出單元；所述控制單元分別與只讀存儲器單元、隨機存儲器單元、輸入預(yù)處理單元、輸出處理單元和倒序輸出單元連接，用于控制上述單元的工作時序；所述只讀存儲器單元包括一個ROM地址產(chǎn)生器和一個ROM存儲器，所述ROM地址產(chǎn)生器的輸入端與控制單元連接用于接收控制單元傳輸過來的控制信號，所述ROM地址產(chǎn)生器的輸出端與ROM存儲器連接用于產(chǎn)生ROM存儲器的讀取地址，所述ROM存儲器與輸入預(yù)處理單元連接用于輸出ROM存儲器中存儲的數(shù)據(jù)；所述隨機存儲器單元包括RAM地址產(chǎn)生器，第一 RAM存儲器(RAM-I)和，第二 RAM 存儲器(RAM-幻和一個選擇器，RAM地址產(chǎn)生器的輸入端與控制單元連接用于接收控制單元產(chǎn)生的控制信號，所述RAM地址產(chǎn)生器的輸出端與選擇器的輸入端相連，選擇器的輸出端與第一 RAM存儲器和第二 RAM存儲器連接，在一次運算中，選擇器將選擇任一個RAM存儲器進(jìn)行工作，它將RAM地址產(chǎn)生器產(chǎn)生的RAM存儲器的讀取地址傳遞給被選擇的工作中的 RAM存儲器，選擇器的另一個輸入端與輸出處理單元的輸出端連接，用來接收每一級運算后輸出的中間數(shù)據(jù)并將其存入工作中的那個RAM存儲器中去。第一 RAM存儲器和第二 RAM 存儲器的輸出端與多路選擇器的輸入端相連，在一次運算中多路選擇器只將工作中的那塊 RAM存儲器的輸入數(shù)據(jù)進(jìn)行輸出，所述多路選擇器的輸出端連接至輸入預(yù)處理單元，將讀取出的數(shù)據(jù)送入輸入預(yù)處理單元中去，另一個輸出端連接至倒序處理單元；所述多路選擇器單元的輸入端連接隨機存儲器單元中的RAM-I和RAM-2的輸出， 用于接收RAM中讀出的數(shù)據(jù)，多路選擇器的輸出端分別連接至輸入預(yù)處理單元和倒序輸出單元；所述輸入預(yù)處理單元的輸入端接收控制單元產(chǎn)生的控制信號以及多路選擇器單元和只讀存儲器單元輸出的數(shù)據(jù)，其輸出端連接基于CORDIC的蝶形運算單元，將預(yù)處理后的數(shù)據(jù)送入基于CORDIC的蝶形運算單元中去；所述基于CORDIC算法的蝶形運算單元的輸入端接收輸入預(yù)處理單元輸出的相關(guān)數(shù)據(jù)，它包括只讀存儲器單元中產(chǎn)生的基于CORDIC算法的蝶形運算單元所需要的旋轉(zhuǎn)因子的角度值和隨機存儲器單元中的時域數(shù)據(jù)或運算中間數(shù)據(jù)，基于CORDIC算法的蝶形運算單元的輸出端與輸出處理單元的輸入端連接，將運算后的數(shù)據(jù)輸入送入輸出處理單元；所述輸出處理單元的輸入端與基于CORDIC算法的蝶形運算單元的輸出端相連， 它將運算后的中間數(shù)據(jù)進(jìn)行處理，輸出處理單元的另一個輸入端與控制單元相連，用于接收控制信號，輸出處理單元的一個輸出端連接隨機存儲器單元的選擇器，它將運算的中間數(shù)據(jù)輸出至隨機存儲器單元的選擇器；所述倒序輸出單元的輸入端連接至多路選擇器單元，當(dāng)一次FFT運算完成后，多路選擇器根據(jù)控制單元產(chǎn)生的控制信號，將數(shù)據(jù)輸入至倒序處理單元，倒序輸出單元的另一個輸入是控制單元產(chǎn)生的，倒序處理單元根據(jù)控制單元產(chǎn)生的控制信號進(jìn)行相關(guān)的處理，輸出為整個FFT處理器運算后的輸出結(jié)果。下面通過一個具體的實施例對上述方案的工作過程做詳細(xì)的描述控制單元首先產(chǎn)生初始化信號，需要進(jìn)行FFT運算的時域數(shù)據(jù)輸入至RAM-I或RAM-2中的一個進(jìn)行初始化；輸入完成后，控制單元產(chǎn)生一個第一級運算的指示信號分別輸入至RAM地址產(chǎn)生器， ROM地址產(chǎn)生器，輸入預(yù)處理單元和輸出處理單元，此時RAM地址產(chǎn)生器和ROM地址產(chǎn)生器將按照第一級運算的地址規(guī)律產(chǎn)生需要的地址；第一級運算結(jié)束后，F(xiàn)FT處理器模塊進(jìn)入第二級運算，控制單元首先產(chǎn)生第二級運算的指示信號給RAM地址產(chǎn)生器，ROM地址產(chǎn)生器，輸入預(yù)處理單元和輸出處理單元，則整個FFT處理器模塊將按照第二級來進(jìn)行運算；依此步驟，當(dāng)FFT處理器模塊完成第五級的運算后，控制單元將產(chǎn)生輸出結(jié)果的控制信號給倒序輸出單元，倒序輸出單元將從隨機存儲器單元讀出的數(shù)據(jù)進(jìn)行倒序處理后輸出。如圖4所示，上述基于CORDIC的蝶形運算單元包括基于CORDIC算法的乘法器，加法器，減法器以及交換實部和虛部并取反單元，基于CORDIC的蝶形運算單元使用了三個基于CORDIC算法的乘法器來完成旋轉(zhuǎn)因子的相乘操作，使用四個加法器和四個減法器來完成蝶形運算的加減操作。采用本文提出的基于CORDIC的蝶形運算單元進(jìn)行FFT運算，不需要進(jìn)行復(fù)數(shù)乘法操作，只需要進(jìn)行3次旋轉(zhuǎn)和8次復(fù)數(shù)加法即可完成一次基4FFT單元的運算。圖中C_re，C_im, B_re, B_im, D_re, D_im分別代表輸入數(shù)據(jù)的實部與虛部，Phase_c, Phase_b, Phased分別代表進(jìn)行運算的旋轉(zhuǎn)因子的角度值，其中A路的數(shù)據(jù)不需要進(jìn)行乘法的操作。基于CORDIC的蝶形運算單元的結(jié)構(gòu)如圖4所示，基于CORDIC的蝶形運算單元總共有四個運算通路A路、B路、C路、D路。其中B路、C路和D路需要首先和旋轉(zhuǎn)因子相乘， 三路的數(shù)據(jù)首先經(jīng)過一個基于CORDIC算法的乘法器，其中B路和D路的基于CORDIC算法的乘法器的輸出端分別與B路的加法器和D路的第一減法器相連，而C路的基于CORDIC算法的乘法器的輸出端分別和A路第一加法器和C路的減法器相連。A路第一加法器和B路加法器的輸出端連接至A路第二加法器與B路減法器，C路減法器的輸出端連接至C路加法器和D路第二減法器，D路第一減法器的輸出端連接至交換實部和虛部并取反單元，交換實部和虛部并取反單元的輸出端連接至C路加法器和D路第二減法器，A路和C路加法器與B路和D路第二減法器的輸出即為經(jīng)過一級蝶形運算后的輸出A’、B’、C’、D’?；贑ORDIC的蝶形運算單元的數(shù)學(xué)表達(dá)式為
權(quán)利要求
1.用于全球衛(wèi)星導(dǎo)航系統(tǒng)的捕獲裝置的FFT處理器模塊，包括控制單元、只讀存儲器單元、隨機存儲器單元、多路選擇器單元，其特征在于，還包括輸入預(yù)處理單元、基于CORDIC 算法的蝶形運算單元、輸出處理單元和倒序輸出單元；所述控制單元分別與只讀存儲器單元、隨機存儲器單元、輸入預(yù)處理單元、輸出處理單元和倒序輸出單元連接，用于控制上述單元的工作時序；所述只讀存儲器單元包括一個ROM地址產(chǎn)生器和一個ROM存儲器，所述ROM地址產(chǎn)生器的輸入端與控制單元連接用于接收控制單元傳輸過來的控制信號，所述ROM地址產(chǎn)生器的輸出端與ROM存儲器連接用于產(chǎn)生ROM存儲器的讀取地址，所述ROM存儲器與輸入預(yù)處理單元連接用于輸出ROM存儲器中存儲的數(shù)據(jù)；所述隨機存儲器單元包括RAM地址產(chǎn)生器，第一 RAM存儲器(RAM-I)和，第二 RAM存儲器(RAM-幻和一個選擇器，RAM地址產(chǎn)生器的輸入端與控制單元連接用于接收控制單元產(chǎn)生的控制信號，所述RAM地址產(chǎn)生器的輸出端與選擇器的輸入端相連，選擇器的輸出端與第一 RAM存儲器和第二 RAM存儲器連接，在一次運算中，選擇器將選擇任一個RAM存儲器進(jìn)行工作，它將RAM地址產(chǎn)生器產(chǎn)生的RAM存儲器的讀取地址傳遞給被選擇的工作中的RAM 存儲器，選擇器的另一個輸入端與輸出處理單元的輸出端連接，用來接收每一級運算后輸出的中間數(shù)據(jù)并將其存入工作中的那個RAM存儲器中去。第一 RAM存儲器和第二 RAM存儲器的輸出端與多路選擇器的輸入端相連，在一次運算中多路選擇器只將工作中的那塊RAM 存儲器的輸入數(shù)據(jù)進(jìn)行輸出，所述多路選擇器的輸出端連接至輸入預(yù)處理單元，將讀取出的數(shù)據(jù)送入輸入預(yù)處理單元中去，另一個輸出端連接至倒序處理單元；所述多路選擇器單元的輸入端連接隨機存儲器單元中的RAM-I和RAM-2的輸出，用于接收RAM中讀出的數(shù)據(jù)，多路選擇器的輸出端分別連接至輸入預(yù)處理單元和倒序輸出單元；所述輸入預(yù)處理單元的輸入端接收控制單元產(chǎn)生的控制信號以及多路選擇器單元和只讀存儲器單元輸出的數(shù)據(jù)，其輸出端連接基于CORDIC的蝶形運算單元，將預(yù)處理后的數(shù)據(jù)送入基于CORDIC的蝶形運算單元中去；所述基于CORDIC算法的蝶形運算單元的輸入端接收輸入預(yù)處理單元輸出的相關(guān)數(shù)據(jù)，它包括只讀存儲器單元中產(chǎn)生的基于CORDIC算法的蝶形運算單元所需要的旋轉(zhuǎn)因子的角度值和隨機存儲器單元中的時域數(shù)據(jù)或運算中間數(shù)據(jù)，基于CORDIC算法的蝶形運算單元的輸出端與輸出處理單元的輸入端連接，將運算后的數(shù)據(jù)輸入送入輸出處理單元；所述輸出處理單元的輸入端與基于CORDIC算法的蝶形運算單元的輸出端相連，它將運算后的中間數(shù)據(jù)進(jìn)行處理，輸出處理單元的另一個輸入端與控制單元相連，用于接收控制信號，輸出處理單元的一個輸出端連接隨機存儲器單元的選擇器，它將運算的中間數(shù)據(jù)輸出至隨機存儲器單元的選擇器；所述倒序輸出單元的輸入端連接至多路選擇器單元，當(dāng)一次FFT運算完成后，多路選擇器根據(jù)控制單元產(chǎn)生的控制信號，將數(shù)據(jù)輸入至倒序處理單元，倒序輸出單元的另一個輸入是控制單元產(chǎn)生的，倒序處理單元根據(jù)控制單元產(chǎn)生的控制信號進(jìn)行相關(guān)的處理，輸出為整個FFT處理器運算后的輸出結(jié)果。
2.根據(jù)權(quán)利要求1所述的用于全球衛(wèi)星導(dǎo)航系統(tǒng)的捕獲裝置的FFT處理器模塊，其特征在于，所述基于CORDIC的蝶形運算單元包括基于CORDIC算法的乘法器，加法器，減法器以及交換實部和虛部并取反單元，基于CORDIC的蝶形運算單元使用了三個基于CORDIC算法的乘法器來完成旋轉(zhuǎn)因子的相乘操作，使用四個加法器和四個減法器來完成蝶形運算的加減操作；上述各原件組成四個運算通路:A路、B路、C路、D路。其中B路、C路和D路需要首先和旋轉(zhuǎn)因子相乘，三路的數(shù)據(jù)首先經(jīng)過一個基于CORDIC算法的乘法器，其中B路和 D路的基于CORDIC算法的乘法器的輸出端分別與B路的加法器和D路的第一減法器相連， 而C路的基于CORDIC算法的乘法器的輸出端分別和A路第一加法器和C路的減法器相連。 A路第一加法器和B路加法器的輸出端連接至A路第二加法器與B路減法器，C路減法器的輸出端連接至C路加法器和D路第二減法器，D路第一減法器的輸出端連接至交換實部和虛部并取反單元，交換實部和虛部并取反單元的輸出端連接至C路加法器和D路第二減法器，A路和C路加法器與B路和D路第二減法器的輸出即為經(jīng)過一級蝶形運算后的輸出A’、 B，、C，、D，。
3.根據(jù)權(quán)利要求2所述的用于全球衛(wèi)星導(dǎo)航系統(tǒng)的捕獲裝置的FFT處理器模塊，其特征在于，上述基于CORDIC算法的蝶形運算單元的基于CORDIC算法的乘法器采用流水線結(jié)構(gòu)，分為χ、，y、ζ三個運算通道，χ運算通道對應(yīng)于C_im、B_im、D_im，y運算通道對應(yīng)于C_ re、B_re、D_re，ζ運算通道對應(yīng)于Wiase_c、Wiase_b、Phase_d，根據(jù)數(shù)據(jù)精度的要求確定流水線的級數(shù)，每一級運算都是由三個加法器、兩個移位器和一個判決器組成，其中每一級的移位器的移位數(shù)相當(dāng)于當(dāng)前級數(shù)減1，每一級χ路加法器的輸入為本級Χ路數(shù)據(jù)以及本級Χ 路移位器的輸出，其中χ路移位器的輸入為本級y路的數(shù)據(jù)，同樣每一級y路加法器的輸入為本級y路數(shù)據(jù)和本級y路移位器的輸出，其中y路移位器的輸入為本級χ路的數(shù)據(jù)，ζ路加法器的輸入為旋轉(zhuǎn)因子的角度值和每一級預(yù)定的微旋轉(zhuǎn)角度，ζ路加法器的輸出端連接本級的判決器，判決器根據(jù)ζ路加法器輸出的結(jié)果進(jìn)行判決，判決器的輸出端連接本級χ路和y路的加法器以及下一級ζ路的加法器，判決器選擇加法器進(jìn)行加法或者減法運算，每一級χ路加法器的輸出連接至下一級χ路加法器與下一級y路移位器。
全文摘要
本發(fā)明涉及用于全球衛(wèi)星導(dǎo)航系統(tǒng)的捕獲裝置的FFT處理器模塊，包括控制單元、只讀存儲器單元、隨機存儲器單元、多路選擇器單元，其特征在于，還包括輸入預(yù)處理單元、基于CORDIC算法的蝶形運算單元、輸出處理單元和倒序輸出單元；所述控制單元分別與只讀存儲器單元、隨機存儲器單元、輸入預(yù)處理單元、輸出處理單元和倒序輸出單元連接，用于控制上述單元的工作時序。本發(fā)明的有益效果是采用本發(fā)明的FFT處理器模塊，可以有效的減少系統(tǒng)的存儲資源的使用量。
文檔編號G01S19/37GK102331584SQ20111014485
公開日2012年1月25日 申請日期2011年5月31日 優(yōu)先權(quán)日2011年5月31日
發(fā)明者何春, 宗竹林, 徐小良, 武鵬, 田忠, 陸永彩 申請人:電子科技大學(xué)