專利名稱：一種fpga單長線斜向開關(guān)的測試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種基于Virtex架構(gòu)的FPGA測試方法，特別是基于Virtex架構(gòu)FPGA 單長線斜向開關(guān)的測試方法。
背景技術(shù)：
現(xiàn)場可編程門陣列FPGA的用戶可編程性、低開發(fā)成本以及短研發(fā)周期等性質(zhì)使它成為實(shí)現(xiàn)現(xiàn)代電路和系統(tǒng)的一種重要技術(shù)。在FPGA芯片中，布線資源占芯片面積的60% 以上，并且隨著器件規(guī)模增大，互連資源也越來越復(fù)雜，其出現(xiàn)故障的可能性很大，所以互連資源測試非常重要。目前，國內(nèi)外公知的FPGA布線開關(guān)測試技術(shù)不是著眼于3X3、4X4等小規(guī)模的布線開關(guān)，而Virtex系列/SpartanII系列的FPGA采用MX M的單長線布線開關(guān)，配合六長線、長線、三態(tài)控制/數(shù)據(jù)線等，共同構(gòu)成了結(jié)構(gòu)復(fù)雜、層次分明的系統(tǒng)化的布線資源。FPGA器件的測試簡單說來就是把FPGA器件配置成相應(yīng)的測試電路，用多次配置來覆蓋所有的資源，然后施加測試向量。如此一來，F(xiàn)PGA產(chǎn)品的測試工作中，配置碼的數(shù)量則成為影響測試周期的關(guān)鍵參數(shù)。國內(nèi)外雖然有所謂四次、六次配置完成FPGA互連資源測試的方法，但一方面上述方法均基于結(jié)構(gòu)簡單的互聯(lián)資源模型實(shí)現(xiàn)的；另一方面由于測試過程中沒有引入觸發(fā)器信號，導(dǎo)致布線資源互連級數(shù)過長，不利于故障定位；并且對于布線通路之間可能發(fā)生的橋接類故障模型也沒有提出明確可用的檢測手段。

發(fā)明內(nèi)容
本發(fā)明的目的是克服現(xiàn)有技術(shù)中存在的不足，開發(fā)一種配置次數(shù)盡可能少的基于 Virtex架構(gòu)的MXM規(guī)模FPGA單長線斜向開關(guān)的測試算法，僅用四次配置就完成的故障覆蓋率達(dá)100%的可精確定位故障位置及類型。該算法測試資源可控性強(qiáng)確保每根單長線的連線與斜向開關(guān)均被測試到；可復(fù)用性強(qiáng)適用于所有基于Virtex架構(gòu)的FPGA ；發(fā)生故障時定位準(zhǔn)確，且可以覆蓋同一 CLB內(nèi)部M根為一組的單長線所有的故障類型，包括固定型故障的開路與短路、以及橋接類故障的與、或、異或、異或非、與非、或非。按照本發(fā)明提供的技術(shù)方案是四次配置完成FPGA完成基于Virtex架構(gòu)的FPGA 單長線斜向開關(guān)的測試方法，第一次配置包括如下步驟11)由左側(cè)頂部的兩個Blockram以只讀模式，依地址計(jì)數(shù)器的結(jié)果輸出M根DO 信號，連入第一組CLB中；所述第一組CLB是指FPGA第一列前四行的4個CLB ；12)步驟11)所述第一組CLB中，序號為奇數(shù)的DO信號連入觸發(fā)器，序號為偶數(shù)的連入組合邏輯，最終M根信號分別經(jīng)由第一組的4個CLB對應(yīng)的OMUX輸出，每個OMUX輸出6根信號；13)步驟11)所述第一組CLB與第二組CLB之間的布線開關(guān)(不包含第一組與第二組CLB對應(yīng)的布線開關(guān))，其單長線斜向開關(guān)北至東與東至南選通；每一組CLB內(nèi)部對應(yīng)
4的布線開關(guān)，其需要聯(lián)通的單長線之間，垂直直連開關(guān)選通；所述第二組CLB是指步驟11) 所述第一組CLB南部用作單長線驅(qū)動的4個CLB ；14)在M根信號進(jìn)入步驟1 所述第二組CLB對應(yīng)的IMUX時，將信號的奇數(shù)位與偶數(shù)位互換；15)按照步驟12)、13)、14)循環(huán)進(jìn)列直至第一列結(jié)束，然后轉(zhuǎn)入下一列，列與列之間采用蛇形通路進(jìn)列；16)將Blockram的初始值需要按如下要求進(jìn)列設(shè)定，確保在地址連續(xù)遞增的情況下，M根傳輸信號波形一致，但相鄰信號之間間隔一個時鐘周期，且這M根信號之中任何兩根之間均依次出現(xiàn){00、01、11、10}四種關(guān)系；所述步驟13)中單長線斜向開關(guān)總計(jì)有四組，分別為北至東、東至南、南至西、西至北，由于單長線斜向開關(guān)沒有方向性，所以上述四組開關(guān)也可命名為東至北、南至東、西至南、北至西。所述步驟15)中列與列之間的級連方式為首尾相接，其蛇形測試通路按順序覆蓋所有除用作單長線驅(qū)動的CLB外的所有單長線斜向開關(guān)；第二次配置包括如下步驟21)由右側(cè)頂部的兩個Blockram以只讀模式，依地址計(jì)數(shù)器的結(jié)果輸出M根DO 信號，連入第一組CLB中；此次所述第一組CLB為FPGA第一列后四行的4個CLB ；22)步驟21)所述第一組CLB中，序號為奇數(shù)的DO信號連入觸發(fā)器，序號為偶數(shù)的連入組合邏輯，最終M根信號分別經(jīng)由第一組的4個CLB對應(yīng)的OMUX輸出，每個OMUX輸出6根信號；23)步驟21)所述第一組CLB與第二組CLB之間的布線開關(guān)(不包含第一組與第二組CLB對應(yīng)的布線開關(guān))，其單長線斜向開關(guān)南至西與西至北選通；每一組CLB內(nèi)部對應(yīng)的布線開關(guān)，其需要聯(lián)通的單長線之間，垂直直連開關(guān)選通；此次所述第二組CLB是指步驟 21)所述第一組CLB北部的4個CLB ；24)在M根信號進(jìn)入步驟2 所述第二組CLB對應(yīng)的IMUX時，將信號的奇數(shù)位與偶數(shù)位互換；25)按照步驟22)、23)、24)循環(huán)進(jìn)列直至第一列結(jié)束，然后轉(zhuǎn)入下一列，列與列之間采用蛇形通路進(jìn)列；26)將Blockram的初始值需要按如下要求進(jìn)列設(shè)定，確保在地址連續(xù)遞增的情況下，M根傳輸信號波形一致，但相鄰信號之間間隔一個時鐘周期；且這M根信號之中任何兩根之間均依次出現(xiàn){00、01、11、10}四種關(guān)系；所述步驟23)中單長線斜向開關(guān)總計(jì)有四組，分別為北至東、東至南、南至西、西至北，由于單長線斜向開關(guān)沒有方向性，所以上述四組開關(guān)也可命名為東至北、南至東、西至南、北至西。所述步驟25)中列與列之間的級連方式為首尾相接，其蛇形測試通路按順序覆蓋所有除用作單長線驅(qū)動的CLB外的所有單長線斜向開關(guān)；第三次配置，將第一次配置中的CLB位置依次向南移4行，其余步驟不變；第四次配置，將第二次配置中的CLB位置依次向北移4行，其余步驟不變。本發(fā)明的優(yōu)點(diǎn)是
1)以移位寄存器鏈模式測試FPGA電路的M根單長線，可以測試M根為一組的單長線的任意2根信號之間的橋接故障；2)僅用四段配置碼即可測試所有CLB的單長線斜向開關(guān)；3)通過Blockram的初始配置，簡化了測試流程，便于用戶操作；4)故障定位準(zhǔn)確，事實(shí)上采用四次配置，后兩次配置CLB位置偏離量為4的情況下，故障定位可精確到四個CLB的斜向開關(guān)或單長線；在故障定位要求極端精確的情況下 (譬如需要對某批次的故障芯片進(jìn)行故障分析)，可仿照上述四次配置方案步驟，實(shí)現(xiàn)以行為蛇形通路的基本結(jié)構(gòu)(上述四次配置均采用的為以列為蛇形通路的基本結(jié)構(gòu))，總計(jì)采用八次配置，故障定位即可精確到具體的唯一確定的CLB對應(yīng)的斜向開關(guān)或單長線。


圖1是垂直單長線測試整體結(jié)構(gòu)示意圖。圖2是垂直單長線測試局部結(jié)構(gòu)示意圖。圖3是CLB內(nèi)部電路原理圖。圖4是測試電路門級仿真波形圖。
具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例對本發(fā)明作進(jìn)一步說明。本測試方法的實(shí)施對象基于 Xilinx公司Virtex 系統(tǒng)架構(gòu)的任何FPGA?；谠摷軜?gòu)的FPGA通常包括嵌入式塊存儲器(Blockram)、可編程輸入輸出單元anput/Output Block, IOB)、大量可編程邏輯單元 (Configurable Logic Block, CLB)和可編程互連資源，經(jīng)典對稱式的FPGA互連資源包括互聯(lián)開關(guān)盒(Switch Box, SB)、輸入開關(guān)盒(Input Mux, IMUX)、輸出開關(guān)盒(Output Mux, 0MUX)，IOB模塊開關(guān)盒、以及互連線段(具體包括單長線、六長線、長線、三態(tài)總線等資源)。圖1，2所示為基于Xilinx公司Virtex 系統(tǒng)架構(gòu)的FPGA邏輯結(jié)構(gòu)示意圖，圖中包括I0B1，IOB的輸入開關(guān)盒2，IOB的互聯(lián)開關(guān)盒3，CLB4, CLB的輸入開關(guān)盒(IMUX) 5， CLB的輸出開關(guān)盒(OMUX)6，CLB的Slice07，CLB的Slicel8，CLB的互連開關(guān)盒(SB)9，斜向開關(guān)東至南(E0-> S6) 10，斜向開關(guān)北至東(N16->E12)11。斜向開關(guān)，即斜向的可編程互連點(diǎn)(Programmable Interconnect Points，PIP)，單長線之間的斜向開關(guān)由2bits的 SRAM構(gòu)成，從而可以提供更好的驅(qū)動能力基于上述架構(gòu)的FPGA。IOB的物理位置依據(jù)頂層、 底層、右側(cè)、左側(cè)分別命名為TCi、BCi、RRi、LRi，i = 1,2,3,…，其中C表示列，R表示行。 頂層、底層的每個開關(guān)盒對應(yīng)2個Ι0Β，右側(cè)、左側(cè)的每個開關(guān)盒對應(yīng)3個Ι0Β。圖中各CLB 模塊對應(yīng)的布線開關(guān)按χ行y列標(biāo)記為CLB RxCy0垂直單長線測試列與列之間采用蛇行結(jié)構(gòu)布局，即當(dāng)奇數(shù)列測試采用自上至下的布線偶數(shù)列測試則采用自下至上的單長線布線， 反之亦然。每列內(nèi)部以4個布線開關(guān)為一組，每個布線開關(guān)輸出6根單長線，共計(jì)輸出M 根單長線。實(shí)現(xiàn)對應(yīng)列布線開關(guān)的所有垂直單長線04根)的斜向開關(guān)測試?？紤]到布線開關(guān)內(nèi)部斜向開關(guān)的測試在輸出單長線的4個CLB中無法測試，固需要額外加一段碼使得該組布線開關(guān)的布局約束向南移4行，從而確保垂直方向的單長線及其對應(yīng)斜向開關(guān)的測試100%覆蓋。本發(fā)明通過四次配置完成基于Virtex架構(gòu)的FPGA單長線斜向開關(guān)的測試。垂直單長線測試列與列之間采用蛇行結(jié)構(gòu)布局，即當(dāng)奇數(shù)列測試采用自上至下的布線偶數(shù)列測試則采用自下至上的單長線布線，反之亦然。每列內(nèi)部以4個布線開關(guān)為一組，每個布線開關(guān)輸出6根單長線，共計(jì)輸出M根單長線。實(shí)現(xiàn)對應(yīng)列布線開關(guān)的所有垂直單長線( 根)的斜向開關(guān)測試。考慮到布線開關(guān)內(nèi)部斜向開關(guān)的測試在輸出單長線的4個CLB中無法測試，固需要額外加一段碼使得該組布線開關(guān)的布局約束向南移4行，從而確保垂直方向的單長線及其對應(yīng)斜向開關(guān)的測試100%覆蓋。具體步驟如下。第一次配置包括如下步驟11)由左側(cè)頂部的兩個Blockram以只讀模式，依地址計(jì)數(shù)器的結(jié)果輸出M根DO 信號，連入第一組CLB中；所述第一組CLB是指FPGA第一列前四行的4個CLB，即CLB_R1C1、 CLB_R2C1、CLB_R3C1、CLB_R4C1 ；所述左側(cè)頂部的兩個 Blockram 即 RAMB4_R0C0 與 RAMB4_ R1C0，其中前者輸出16根DO信號，后者輸出8根DO信號；12)步驟11)所述第一組CLB中，序號為奇數(shù)的DO信號連入觸發(fā)器，序號為偶數(shù)的連入組合邏輯，最終M根信號分別經(jīng)由第一組的4個CLB對應(yīng)的OMUX輸出，每個OMUX輸出6根信號；13)步驟11)所述第一組CLB與第二組CLB之間的布線開關(guān)(不包含第一組與第二組CLB對應(yīng)的布線開關(guān))，其單長線斜向開關(guān)北至東與東至南選通；每一組CLB內(nèi)部對應(yīng)的布線開關(guān)，其需要聯(lián)通的單長線之間，垂直直連開關(guān)選通；所述第二組CLB是指步驟11) 所述第一組CLB南部用作單長線驅(qū)動的4個CLB，在組間間隔為4的情況下，第二組CLB即指 CLB_R9C1、CLB_R10C1、CLB_R11C1、CLB_R12C1 ；14)在M根信號進(jìn)入步驟13)所述第二組CLB對應(yīng)的IMUX時，將信號的奇數(shù)位與偶數(shù)位互換；15)按照步驟12)、13)、14)循環(huán)進(jìn)列直至第一列結(jié)束，然后轉(zhuǎn)入下一列，列與列之間采用蛇形通路進(jìn)列；16)將Blockram的初始值需要按如下要求進(jìn)列設(shè)定，確保在地址連續(xù)遞增的情況下，M根傳輸信號波形一致，但相鄰信號之間間隔一個時鐘周期，且這M根信號之中任何兩根之間均依次出現(xiàn){00、01、11、10}四種關(guān)系；所述步驟11)第二組CLB是指所述第一組CLB南部用作單長線驅(qū)動的4個CLB，在組間間隔為 4 的情況下，第二組 CLB 即指 CLB_R9C1、CLB_R10C1、CLB_R11C1、CLB_R12C1 ；所述步驟13)中單長線斜向開關(guān)總計(jì)有四組，分別為北至東、東至南、南至西、西至北，由于單長線斜向開關(guān)沒有方向性，所以上述四組開關(guān)也可命名為東至北、南至東、西至南、北至西。所述步驟15)中列與列之間的級連方式為首尾相接，其蛇形測試通路按順序覆蓋所有除用作單長線驅(qū)動的CLB外的所有單長線斜向開關(guān)；第二次配置包括如下步驟21)由右側(cè)頂部的兩個Blockram以只讀模式，依地址計(jì)數(shù)器的結(jié)果輸出M根DO 信號，連入第一組CLB中；此次所述第一組CLB為FPGA第一列后四行的4個CLB，若以64行 96列的100萬門FPGA芯片XCV1000為例，第一列后四行的4個CLB即為CLB_R61C1、CLB_ R62C1、CLB_R63CU CLB_R64C1 ；所述右側(cè)頂部的兩個 Blockram 即 RAMB4_R0C1 與 RAMB4_R1C1，其中前者輸出16根DO信號，后者輸出8根DO信號；22)步驟21)所述第一組CLB中，序號為奇數(shù)的DO信號連入觸發(fā)器，序號為偶數(shù)的連入組合邏輯，最終M根信號分別經(jīng)由第一組的4個CLB對應(yīng)的OMUX輸出，每個OMUX輸出6根信號；23)步驟21)所述第一組CLB與第二組CLB之間的布線開關(guān)(不包含第一組與第二組CLB對應(yīng)的布線開關(guān))，其單長線斜向開關(guān)南至西與西至北選通；每一組CLB內(nèi)部對應(yīng)的布線開關(guān)，其需要聯(lián)通的單長線之間，垂直直連開關(guān)選通；此次所述第二組CLB是指步驟 21)所述第一組CLB北部的4個CLB ；24)在M根信號進(jìn)入步驟2 所述第二組CLB對應(yīng)的IMUX時，將信號的奇數(shù)位與偶數(shù)位互換；25)按照步驟22)、23)、24)循環(huán)進(jìn)列直至第一列結(jié)束，然后轉(zhuǎn)入下一列，列與列之間采用蛇形通路進(jìn)列；26)將Blockram的初始值需要按如下要求進(jìn)列設(shè)定，確保在地址連續(xù)遞增的情況下，M根傳輸信號波形一致，但相鄰信號之間間隔一個時鐘周期；且這M根信號之中任何兩根之間均依次出現(xiàn){00、01、11、10}四種關(guān)系；第三次配置，將第一次配置中的CLB位置依次向南移4行，其余步驟不變；第四次配置，將第二次配置中的CLB位置依次向北移4行，其余步驟不變。圖2所示為垂直單長線測試局部結(jié)構(gòu)示意圖。圖2中，Slicel輸出4根信號，自西至東分別為{S1_Y/S1_YQ/S1_X/S1_XG!} ；SliceO輸出2根信號，自西至東分別為{S0_X/ S0_XQ}；上述總計(jì)6根信號輸出至CLB的0MUX，然后轉(zhuǎn)入CLB對應(yīng)的互聯(lián)開關(guān)盒，經(jīng)單長線傳至同行的下一列CLB。輸入信號自西至東為{S1_G_B1/S1_BY/S1_F_B1/S1_BX/S0_F_B1/ S0_BX}。在圖3中，每個CLB輸出的6根信號分為三組(S1_Y/S1_YQ，S0_Y/S0_YQ，S0_X/S0_ XQ)，圖中顯示的為SliceO的兩組(S0_Y/S0_YQ，S0_X/S0_XQ)信號，其中左側(cè)CLB的S0_X 與S0_XQ，在輸入右側(cè)CLB的過程中采用X與XQ串聯(lián)而不是X與X串聯(lián)的模式，從而導(dǎo)致輸出信號每經(jīng)過2個CLB則接受觸發(fā)器驅(qū)動一次，整體而言從宏觀上看，輸出信號為BRAM輸出測試碼經(jīng)η/2級移位寄存器后輸出的結(jié)果。圖4所示為以XCV1000為例的測試電路門級仿真波形圖，圖中20、15分別為 Blockram輸出信號DO與測試電路輸出信號dout的第一段區(qū)間，該區(qū)間內(nèi)任意兩根信號之間至少存在一個周期二者值為01 ；圖中12、16為信號高周期，該時鐘周期內(nèi)的所有M根信號值均為高；圖中13、17為信號低周期，該時鐘周期內(nèi)的所有對根信號值均為低；圖中14、 18分別為DO與dout的第二段區(qū)間，該區(qū)間內(nèi)任意兩根信號之間至少存在一個周期二者值為2’B10 ；圖中19為傳輸延遲區(qū)間，該區(qū)間大小為96X5/2個時鐘周期。其中BRAM輸出數(shù)據(jù)DO經(jīng)96X5/2級寄存器鏈后傳入dout。如前文所述，因傳輸鏈級數(shù)為偶數(shù)，且采用X與 XQ(或Y與YQ)串聯(lián)的模式，固輸出dout的值與DATA相比dout
與DO [1]為一一對應(yīng)關(guān)系，而dout[l]與D0
為一一對應(yīng)關(guān)系，其余對應(yīng)關(guān)系對照圖4均可依上述規(guī)律推出。該算法測試資源可控性強(qiáng)確保每個單長線斜向開關(guān)均被測試到，可復(fù)用性強(qiáng) 適用于所有基于Virtex架構(gòu)的FPGA，發(fā)生故障時定位準(zhǔn)確，且可以覆蓋同一 CLB內(nèi)部M根為一組的單長線所有的故障類型固定型故障的開路與短路、以及橋接類故障。
權(quán)利要求
1. 一種FPGA單長線斜向開關(guān)的測試方法，其特征是通過四次配置完成基于Virtex架構(gòu)的FPGA單長線斜向開關(guān)的測試；第一次配置包括如下步驟11)由左側(cè)頂部的兩個Blockram以只讀模式，依地址計(jì)數(shù)器的結(jié)果輸出對根00信號， 連入第一組CLB中；所述第一組CLB是指FPGA第一列前四行的4個CLB ；12)步驟11)所述第一組CLB中，序號為奇數(shù)的DO信號連入觸發(fā)器，序號為偶數(shù)的連入組合邏輯，最終M根信號分別經(jīng)由第一組的4個CLB對應(yīng)的OMUX輸出，每個OMUX輸出 6根信號；13)步驟11)所述第一組CLB與第二組CLB之間的布線開關(guān)，其單長線斜向開關(guān)北至東與東至南選通，所述第一組CLB與第二組CLB之間的布線開關(guān)不包含第一組與第二組CLB 對應(yīng)的布線開關(guān)；每一組CLB內(nèi)部對應(yīng)的布線開關(guān)，其需要聯(lián)通的單長線之間，垂直直連開關(guān)選通；所述第二組CLB是指步驟11)所述第一組CLB南部用作單長線驅(qū)動的4個CLB ；14)在對根信號進(jìn)入步驟1 所述第二組CLB對應(yīng)的IMUX時，將信號的奇數(shù)位與偶數(shù)位互換；15)按照步驟12)、13)、14)循環(huán)進(jìn)列直至第一列結(jié)束，然后轉(zhuǎn)入下一列，列與列之間采用蛇形通路進(jìn)列；16)將Blockram的初始值需要按如下要求進(jìn)列設(shè)定，確保在地址連續(xù)遞增的情況下， 24根傳輸信號波形一致，但相鄰信號之間間隔一個時鐘周期，且這M根信號之中任何兩根之間均依次出現(xiàn){00、01、11、10}四種關(guān)系；所述步驟13)中單長線斜向開關(guān)總計(jì)有四組，分別為北至東、東至南、南至西、西至北， 或者東至北、南至東、西至南、北至西。所述步驟15)中列與列之間的級連方式為首尾相接，其蛇形測試通路按順序覆蓋所有除用作單長線驅(qū)動的CLB外的所有單長線斜向開關(guān)；第二次配置包括如下步驟21)由右側(cè)頂部的兩個Blockram以只讀模式，依地址計(jì)數(shù)器的結(jié)果輸出對根00信號， 連入第一組CLB中；此次所述第一組CLB為FPGA第一列后四行的4個CLB ；22)步驟21)所述第一組CLB中，序號為奇數(shù)的DO信號連入觸發(fā)器，序號為偶數(shù)的連入組合邏輯，最終M根信號分別經(jīng)由第一組的4個CLB對應(yīng)的OMUX輸出，每個OMUX輸出 6根信號；23)步驟21)所述第一組CLB與第二組CLB之間的布線開關(guān)，其單長線斜向開關(guān)南至西與西至北選通，所述第一組CLB與第二組CLB之間的布線開關(guān)不包含第一組與第二組CLB 對應(yīng)的布線開關(guān)；每一組CLB內(nèi)部對應(yīng)的布線開關(guān)，其需要聯(lián)通的單長線之間，垂直直連開關(guān)選通；此次所述第二組CLB是指步驟21)所述第一組CLB北邊的4個CLB ；24)在M根信號進(jìn)入步驟2 所述第二組CLB對應(yīng)的IMUX時，將信號的奇數(shù)位與偶數(shù)位互換；25)按照步驟22)、23)、24)循環(huán)進(jìn)列直至第一列結(jié)束，然后轉(zhuǎn)入下一列，列與列之間采用蛇形通路進(jìn)列；26)將Blockram的初始值需要按如下要求進(jìn)列設(shè)定，確保在地址連續(xù)遞增的情況下， 24根傳輸信號波形一致，但相鄰信號之間間隔一個時鐘周期；且這M根信號之中任何兩根之間均依次出現(xiàn){00、01、11、10}四種關(guān)系；所述步驟23)中單長線斜向開關(guān)總計(jì)有四組，分別為北至東、東至南、南至西、西至北， 或者東至北、南至東、西至南、北至西。所述步驟25)中列與列之間的級連方式為首尾相接，其蛇形測試通路按順序覆蓋所有除用作單長線驅(qū)動的CLB外的所有單長線斜向開關(guān)；第三次配置，將第一次配置中的CLB位置依次向南移4行，其余步驟不變； 第四次配置，將第二次配置中的CLB位置依次向北移4行，其余步驟不變。
2.如權(quán)利要求1所述FPGA單長線斜向開關(guān)的測試方法，其特征是所述第一次配置的步驟11)和第二次配置的步驟21)中的Blockram以只讀模式，依地址計(jì)數(shù)器的結(jié)果輸出M 根DO信號，連入各自的第一組CLB中。
3.如權(quán)利要求1所述FPGA單長線斜向開關(guān)的測試方法，其特征是所述第一次配置的步驟12)、14)和第二次配置的步驟22)、M)中的DO信號依序號的奇偶特性，分為兩組，分別連入各自第一組CLB內(nèi)部的觸發(fā)器與第二組內(nèi)部的觸發(fā)器，并將這種輪轉(zhuǎn)進(jìn)入觸發(fā)器的形式延續(xù)直至最后一組CLB。
全文摘要
本發(fā)明涉及一種基于Virtex架構(gòu)的FPGA單長線斜向開關(guān)的測試方法，僅用四次配置就完成。本發(fā)明的優(yōu)點(diǎn)是以移位寄存器鏈模式測試FPGA電路的單長線斜向開關(guān)，可以測試24根為一組的單長線的任意2根信號之間的橋接故障；僅用四段配置碼即可測試所有CLB的單長線斜向開關(guān)；通過Blockram的初始配置，簡化了測試流程，便于用戶操作；故障定位準(zhǔn)確，采用四次配置，后兩次配置CLB位置偏離量為4的情況下，故障定位可精確到四個CLB的單長線斜向開關(guān)；在故障定位要求極端精確的情況下，將本發(fā)明的以列為蛇形通路的基本結(jié)構(gòu)改為以行為蛇形通路的基本結(jié)構(gòu)，則可以采用八次配置，將故障定位即可精確到具體的唯一確定的CLB對應(yīng)的單長線斜向開關(guān)。
文檔編號G01R31/327GK102253329SQ20111016428
公開日2011年11月23日 申請日期2011年6月17日 優(yōu)先權(quán)日2011年6月17日
發(fā)明者于大鑫, 周亞麗, 季正凱, 徐彥峰, 李曉磊, 陳誠 申請人:中國電子科技集團(tuán)公司第五十八研究所