專利名稱：Soi型mos晶體管的測(cè)試結(jié)構(gòu)及其的形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別涉及一種SOI型MOS晶體管的測(cè)試結(jié)構(gòu)及其的形成方法。
背景技術(shù)：
絕緣體上硅(SOI)結(jié)構(gòu)與常規(guī)的體硅襯底(bulk substrate)相比有諸多優(yōu)點(diǎn)，例如消除了閂鎖效應(yīng)，減小了器件的短溝道效應(yīng)，改善了抗輻照能力等等。因此，很多半導(dǎo)體芯片制造商采用SOI襯底來制作MOS晶體管。SOI技術(shù)帶來器件和電路性能提高的同時(shí)也不可避免地帶來了不利的影響，其中最大的問題在于部分耗盡SOI器件的浮體效應(yīng)(floating body effect)。當(dāng)器件頂層硅的厚度大于最大耗盡層的寬度時(shí)，由于結(jié)構(gòu)中氧化層的隔離作用，器件開啟后一部分沒有被耗盡的頂層硅將處于電學(xué)浮空的狀態(tài)，這種浮體結(jié)構(gòu)會(huì)給器件特性帶來顯著的影響，稱之為浮體效應(yīng)。浮體效應(yīng)會(huì)引起科克(kink)效應(yīng)、漏擊穿電壓降低、反常亞閾值斜率等現(xiàn)象， 從而影響器件性能。由于浮體效應(yīng)對(duì)器件性能帶來不利的影響，如何抑制浮體效應(yīng)的研究，一直是SOI 器件研究的熱點(diǎn)。針對(duì)浮體效應(yīng)的解決措施分為兩類，一類是采用體接觸方式使積累的空穴或電子得到釋放，一類是從工藝的角度出發(fā)采取源漏工程或襯底工程減輕浮體效應(yīng)。所謂體接觸，就是使氧化層上方、頂層硅底部處于電學(xué)浮空狀態(tài)的區(qū)域和外部相接觸，導(dǎo)致空穴或電子不可能在該區(qū)域積累，因此這種結(jié)構(gòu)可以成功地克服SOI型MOS晶體管的浮體效應(yīng)。因?yàn)轫攲庸栎^常規(guī)的硅襯底厚度小得多，所以所述頂層硅的電阻值較大。又因?yàn)橥ㄟ^體接觸方式將積累的空穴或電子釋放的效果與頂層硅內(nèi)的電阻大小有關(guān)。若電阻過大，則會(huì)影響空穴的釋放效果。所以測(cè)量頂層硅內(nèi)的電阻數(shù)值對(duì)衡量空穴釋放的效果至關(guān)重要。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種SOI型MOS晶體管的測(cè)試結(jié)構(gòu)及其的形成方法，獲取SOI型MOS晶體管的頂層硅的電阻性能，以衡量體接觸方式對(duì)空穴或電子的釋放效果。為解決上述問題，本發(fā)明提供一種SOI型MOS晶體管的測(cè)試結(jié)構(gòu)，所述測(cè)試結(jié)構(gòu)用于衡量所述SOI型MOS晶體管內(nèi)體接觸方式抑制浮體效應(yīng)的效果，所述SOI型MOS晶體管包括第一頂層硅，位于所述第一頂層硅表面的柵極結(jié)構(gòu)，分別位于所述柵極結(jié)構(gòu)兩側(cè)第一頂層硅內(nèi)的源區(qū)、漏區(qū)及體接觸區(qū)，所述測(cè)試結(jié)構(gòu)包括第二頂層硅；位于所述第二頂層硅內(nèi)的第一摻雜區(qū)，及分別位于所述第一摻雜區(qū)兩側(cè)的第二摻雜區(qū)，所述第一摻雜區(qū)和第二摻雜區(qū)通過第二淺隔離區(qū)進(jìn)行隔離，所述第一摻雜區(qū)和所述源區(qū)及漏區(qū)均摻雜有第一離子，且具有相同的離子分布；所述第二摻雜區(qū)與所述體接觸區(qū)均摻雜有第二離子，且具有相同的離子分布。
所述第一離子與第二離子的導(dǎo)電類型相反。所述體接觸區(qū)位于所述源區(qū)或漏區(qū)的與所述柵極結(jié)構(gòu)相對(duì)一側(cè)的第一頂層硅內(nèi)， 或者所述體接觸區(qū)分別位于所述源區(qū)與所述柵極結(jié)構(gòu)相對(duì)一側(cè)的第一頂層硅內(nèi)及所述漏區(qū)與所述柵極結(jié)構(gòu)相對(duì)一側(cè)的第一頂層硅內(nèi)?？蛇x的，所述測(cè)試結(jié)構(gòu)還包括測(cè)試電路，所述測(cè)試電路與所述兩側(cè)的第二摻雜區(qū)電連接，用以測(cè)試所述兩側(cè)的第二摻雜區(qū)之間第二頂層硅的電阻數(shù)值，以衡量所述SOI型 MOS晶體管內(nèi)體接觸區(qū)抑制浮體效應(yīng)的效果?？蛇x的，所述測(cè)試電路與所述第一摻雜區(qū)電連接，以施加不同的反向偏置電壓，用以測(cè)試所述兩側(cè)的第二摻雜區(qū)之間第二頂層硅在不同反向偏置電壓下的電阻數(shù)值，衡量所述SOI型MOS晶體管內(nèi)體接觸區(qū)抑制浮體效應(yīng)的效果?？蛇x的，所述SOI型MOS晶體管的源區(qū)/漏區(qū)與所述體接觸區(qū)之間形成有第一淺隔離區(qū)，所述第一淺隔離區(qū)和所述測(cè)試結(jié)構(gòu)的第二淺隔離區(qū)具有相同的尺寸?？蛇x的，所述第一離子的濃度范圍為1. 0E18 1. 0E20atOm/Cm3，所述第二離子的濃度范圍為 1. 0E18 1. 0E20atom/cm3?？蛇x的，所述第一頂層硅與所述第二頂層硅摻雜有相同離子濃度的第三離子， 所述第三離子的導(dǎo)電類型與所述第二離子的導(dǎo)電類型相同，所述第三離子的濃度范圍為 1. 0E12 1. 0E15atom/cm3。本發(fā)明還提供一種SOI型MOS晶體管的測(cè)試結(jié)構(gòu)的形成方法，包括提供第一基底和第二基底，在所述第一基底表面形成第一頂層硅及在所述第二基底表面形成第二頂層硅；在所述第一頂層硅表面形成柵極結(jié)構(gòu)；在第一摻雜環(huán)境中進(jìn)行離子摻雜，形成位于所述柵極結(jié)構(gòu)兩側(cè)第一頂層硅內(nèi)的源區(qū)和漏區(qū)，及位于所述第二頂層硅內(nèi)的兩個(gè)第一摻雜區(qū)；在第二摻雜環(huán)境中進(jìn)行離子摻雜，形成位于所述源區(qū)或/和漏區(qū)的與所述柵極結(jié)構(gòu)相對(duì)一側(cè)的體接觸區(qū)，及位于所述第二頂層硅內(nèi)的第二摻雜區(qū)，所述第一摻雜區(qū)位于所述兩個(gè)第二摻雜區(qū)之間的第二頂層硅內(nèi)。可選的，所述第一摻雜環(huán)境中進(jìn)行摻雜的離子為第一離子，所述第二摻雜環(huán)境中進(jìn)行摻雜的離子為第二離子，所述第一離子的導(dǎo)電類型與第二離子的導(dǎo)電類型相反。可選的，還包括形成第一淺隔離區(qū)和第二淺隔離區(qū)，所述第一淺隔離區(qū)位于所述體接觸區(qū)與所述源區(qū)或漏區(qū)之間，所述第二淺隔離區(qū)位于所述第一摻雜區(qū)和第二摻雜區(qū)之間?？蛇x的，在所述第一淺隔離區(qū)和第二淺隔離區(qū)同時(shí)形成，且具有相同的尺寸?？蛇x的，所述第一離子的濃度范圍為1. 0E18 1. 0E20atOm/cm3，所述第二離子的濃度范圍為 1. 0E18 1. 0E20atom/cm3。可選的，還包括對(duì)所述第一頂層硅與所述第二頂層硅進(jìn)行第三離子的摻雜，所述第三離子的導(dǎo)電類型與所述第二離子的導(dǎo)電類型相同，所述第三離子的濃度范圍為 1. 0E12 1. 0E15atom/cm3。與現(xiàn)有技術(shù)相比，上述方案具有以下優(yōu)點(diǎn)形成與SOI型MOS晶體管對(duì)應(yīng)的測(cè)試結(jié)構(gòu)，所述第一摻雜區(qū)與所述源區(qū)和漏區(qū)的離子分布相同，所述第二摻雜區(qū)與所述體接觸區(qū)的離子分布相同，并通過測(cè)試所述兩側(cè)的第二摻雜區(qū)間的電阻數(shù)值，對(duì)應(yīng)衡量所述SOI型 MOS晶體管中體接觸區(qū)和與其對(duì)應(yīng)的源區(qū)或漏區(qū)之間的電阻大小，進(jìn)而衡量SOI型MOS晶體管的體接觸方式對(duì)空穴或電子的釋放效果。


圖1和圖2是本發(fā)明一個(gè)實(shí)施例的測(cè)試結(jié)構(gòu)及其對(duì)應(yīng)的SOI型MOS晶體管示意圖；圖3 圖10是本發(fā)明一個(gè)實(shí)施例的對(duì)應(yīng)測(cè)試結(jié)構(gòu)及其對(duì)應(yīng)的SOI型MOS晶體管形成方法的結(jié)構(gòu)示意圖。
具體實(shí)施例方式現(xiàn)有技術(shù)的SOI型MOS晶體管中，因?yàn)轫攲庸栎^常規(guī)的硅襯底厚度小得多，所以所述頂層硅的電阻值較大。又因?yàn)橥ㄟ^體接觸方式將積累的空穴或電子釋放的效果與頂層硅內(nèi)的電阻大小有關(guān)。若電阻過大，則會(huì)影響空穴的釋放效果。所以頂層硅內(nèi)的電阻大小對(duì)衡量空穴釋放的效果至關(guān)重要。為解決上述問題，本發(fā)明提供一種SOI型MOS晶體管的測(cè)試結(jié)構(gòu)，所述測(cè)試結(jié)構(gòu)用于衡量所述SOI型MOS晶體管內(nèi)體接觸方式抑制浮體效應(yīng)的效果，所述SOI型MOS晶體管包括第一頂層硅，位于所述第一頂層硅表面的柵極結(jié)構(gòu)，分別位于所述柵極結(jié)構(gòu)兩側(cè)第一頂層硅內(nèi)的源區(qū)、漏區(qū)及體接觸區(qū)，所述測(cè)試結(jié)構(gòu)包括第二頂層硅；位于所述第二頂層硅內(nèi)的第一摻雜區(qū)，及分別位于所述第一摻雜區(qū)兩側(cè)的第二摻雜區(qū)，所述第一摻雜區(qū)和第二摻雜區(qū)通過第二淺隔離區(qū)進(jìn)行隔離，所述第一摻雜區(qū)和所述源區(qū)及漏區(qū)均摻雜有第一離子，且具有相同的離子分布，所述第二摻雜區(qū)與所述體接觸區(qū)均摻雜有第二離子，且具有相同的離子分布。上述測(cè)試結(jié)構(gòu)中，所述第一摻雜區(qū)與所述源區(qū)和漏區(qū)具有相同的離子分布，所述第二摻雜區(qū)與所述體接觸區(qū)具有相同的離子分布，并可以通過測(cè)試所述兩側(cè)的第二摻雜區(qū)間的電阻數(shù)值，對(duì)應(yīng)衡量所述SOI型MOS晶體管中體接觸區(qū)和與其對(duì)應(yīng)的源區(qū)或漏區(qū)之間的電阻大小，進(jìn)而衡量SOI型MOS晶體管的體接觸方式對(duì)空穴或電子的釋放效果。為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
做詳細(xì)的說明。圖1和圖2是本發(fā)明一個(gè)實(shí)施例的測(cè)試結(jié)構(gòu)及其對(duì)應(yīng)的SOI型MOS晶體管示意圖。首先參考圖2，為圖1測(cè)試結(jié)構(gòu)對(duì)應(yīng)的SOI型MOS晶體管，所述SOI型MOS晶體管包括第一襯底01，依次位于所述第一襯底01表面的第一氧化層02和第一頂層硅03 ；位于所述第一頂層硅03表面的柵極結(jié)構(gòu)30，及位于所述柵極結(jié)構(gòu)30兩側(cè)第一頂層硅03內(nèi)的源區(qū)/漏區(qū)11，及位于所述源區(qū)或/和漏區(qū)11與所述柵極結(jié)構(gòu)30相對(duì)一側(cè)的體接觸區(qū)12。本圖示出的為位于源區(qū)或漏區(qū)11 一側(cè)的體接觸區(qū)12，即所述體接觸區(qū)12為一個(gè)。所述體接觸區(qū)12和所述源區(qū)或漏區(qū)11通過第一淺隔離區(qū)22進(jìn)行隔離。作為其他實(shí)施例，所述體接觸區(qū)12還可以同時(shí)位于所述源區(qū)12和漏區(qū)12各一側(cè)，即具有2個(gè)體接觸區(qū)。
其中，所述源區(qū)或漏區(qū)11摻雜有第一離子，所述體接觸區(qū)12摻雜有第二離子，所述第一離子的導(dǎo)電類型和所述第二離子的導(dǎo)電類型相反，若所述第一離子的導(dǎo)電類型為N 型，則所述第二離子的導(dǎo)電類型為P型；若所述第一離子的導(dǎo)電類型為P型，則所述第二離子的導(dǎo)電類型為N型。所述SOI型MOS晶體管還形成有第一隔離區(qū)21，通過所述第一隔離區(qū)21，將相鄰的SOI型MOS晶體管進(jìn)行有效隔離。參考圖1為圖2對(duì)應(yīng)的測(cè)試結(jié)構(gòu)，包括第二襯底010，依次位于所述第二襯底010表面的第二氧化層020和第二頂層硅 030 ；位于所述第二頂層硅030內(nèi)的第一摻雜區(qū)110，位于所述第一摻雜區(qū)110兩側(cè)的第二摻雜區(qū)120，所述第一摻雜區(qū)110和所述兩側(cè)的第二摻雜區(qū)120通過第二淺隔離區(qū)220 進(jìn)行隔離絕緣。同時(shí)參考圖1和圖2，所述第一摻雜區(qū)120和所述源區(qū)/漏區(qū)11均摻雜有相同離子分布的第一離子，所述第二摻雜區(qū)110和所述體接觸區(qū)12均摻雜有相同離子分布的第二離子，所述第一離子的導(dǎo)電類型和所述第二離子的導(dǎo)電類型相反，若所述第一離子的導(dǎo)電類型為N型，則所述第二離子的導(dǎo)電類型為P型；若所述第一離子的導(dǎo)電類型為P型，則所述第二離子的導(dǎo)電類型為N型。進(jìn)一步地，所述第一離子的濃度范圍為1. 0E18 1. 0E20atom/cm3,所述第二離子的濃度范圍為1. 0E18 1. 0E20atom/cm3。進(jìn)一步地，參考圖1和圖2，所述第一頂層硅03與所述第二頂層硅030摻雜有相同離子濃度的第三離子，所述第三離子的導(dǎo)電類型與所述第二離子的導(dǎo)電類型相同，所述第三離子的濃度范圍為1. 0E12 1. 0E15atom/cm3。進(jìn)一步地，同時(shí)參考圖1和圖2，所述第二淺隔離區(qū)220與所述第一淺隔離區(qū)22 具有相同的尺寸。進(jìn)一步地，所述第二淺隔離區(qū)220和第一淺隔離區(qū)22的厚度范圍均為 500 2000 埃。如圖1所示的測(cè)試結(jié)構(gòu)還形成有第二隔離區(qū)210，通過所述第二隔離區(qū)210，將相鄰的測(cè)試結(jié)構(gòu)進(jìn)行有效隔離。進(jìn)一步地，所述第二隔離區(qū)210與圖2所示的第一隔離區(qū)21 為在同一步工藝步驟中形成，且具有相同的尺寸。所述測(cè)試結(jié)構(gòu)還包括測(cè)試電路，所述測(cè)試電路連接所述兩側(cè)的第二摻雜區(qū)120，以測(cè)試所述兩側(cè)的第二摻雜區(qū)120間的第二頂層硅030的電阻大小。本實(shí)施例中，所述測(cè)試電路至少包括電源310，及與其串聯(lián)的電流表320。所述電源310、電流表320、所述兩側(cè)的第二摻雜區(qū)120及位于所述兩側(cè)第二摻雜區(qū)120之間的第二頂層硅030構(gòu)成回路。若所述測(cè)試電路施加至所述兩側(cè)的第二摻雜區(qū)120兩端的電壓為V，且通過所述電流表320測(cè)試獲得的電流數(shù)值為I，則所述兩側(cè)的第二摻雜區(qū)120間的第二頂層硅030的電阻為R = V/I。進(jìn)一步地，所述測(cè)試電路還可連接所述第一摻雜區(qū)110，在第二頂層硅030施加反向偏置電壓，以測(cè)試所述兩側(cè)的第二摻雜區(qū)120間的第二頂層硅030在不同偏置電壓下的電阻大小。所述反向偏置電壓為使得第一摻雜區(qū)110和第二頂層硅030之間的PN結(jié)反向偏置的電壓。結(jié)合圖1和圖2，所述測(cè)試結(jié)構(gòu)中的第一摻雜區(qū)110與SOI型MOS晶體管中的所述源區(qū)/漏區(qū)11對(duì)應(yīng)，均摻雜有相同濃度的第一離子；所述第二摻雜區(qū)120與體接觸區(qū)12對(duì)應(yīng)，均摻雜有相同濃度的第二離子。通過測(cè)量所述兩側(cè)的第二摻雜區(qū)120之間第二頂層硅 030的電阻大小，可以對(duì)應(yīng)反應(yīng)SOI型MOS晶體管中源區(qū)/漏區(qū)11與所述體接觸區(qū)12之間的第一頂層硅030間的電阻大小。具體地可以參照后續(xù)的測(cè)試方法中的描述。圖3 圖9是本發(fā)明一個(gè)實(shí)施例的測(cè)試結(jié)構(gòu)及其對(duì)應(yīng)的SOI型MOS晶體管形成方法結(jié)構(gòu)示意圖。如圖3和圖4所示，分別提供第一基底和第二基底，在所述第一基底表面形成第一頂層硅03，在所述第二基底表面形成第二頂層硅030。其中，所述第二基底包括第二襯底 010及位于所述第二襯底010表面的第二氧化層020，所述第一基底包括第一襯底01及位于所述第一襯底01表面的第一氧化層02。所述第一頂層硅03和第二頂層硅030的厚度范圍為1000 3000埃。所述第一頂層硅03和第二頂層硅030內(nèi)均摻雜有第三離子，所述第三離子與后續(xù)的第二離子的導(dǎo)電類型相同，與后續(xù)的第一離子的導(dǎo)電類型相反，所述第三離子的濃度范圍為1. 0E12 1. 0E15atom/cm3。進(jìn)一步地，還包括在所述第二基底上的第二頂層硅030內(nèi)還形成第二隔離區(qū)210， 通過所述第二隔離區(qū)210將相鄰的測(cè)試結(jié)構(gòu)進(jìn)行有效隔離；在所述第一頂層硅03內(nèi)形成第一隔離區(qū)21，通過所述第一隔離區(qū)21將相鄰的SOI型MOS晶體管進(jìn)行有效隔離。如圖5和圖6所示，在所述第二頂層硅030內(nèi)形成第二淺隔離區(qū)220，及在所述第一頂層硅03內(nèi)形成第一淺隔離區(qū)22。其中，本實(shí)施例中，所述第二淺隔離區(qū)220的數(shù)目為兩個(gè)，同時(shí)位于所述第二隔離區(qū)210之間的第二頂層硅030內(nèi)，用于隔離后續(xù)形成的第一摻雜區(qū)和第二摻雜區(qū)。后續(xù)形成的SOI型MOS晶體管僅具有一個(gè)與源區(qū)或漏區(qū)對(duì)應(yīng)的體接觸區(qū)，所以在此形成僅位于其中一側(cè)的第一淺隔離區(qū)22，所述第一淺隔離區(qū)22將用于隔離后續(xù)形成的體接觸區(qū)和源/漏區(qū)。所述第一淺隔離區(qū)22和所述第二淺隔離區(qū)220具有相同的尺寸，且通過同一步工藝形成。作為一個(gè)實(shí)施例，在所述第二頂層硅030和第一頂層硅03內(nèi)分別形成第二淺隔離區(qū)220和第一淺隔離區(qū)22的工藝為同時(shí)刻蝕所述第一頂層硅03和第二頂層硅030，分別形成位于第一頂層硅03內(nèi)的第一溝槽和位于第二頂層硅030內(nèi)的第二溝槽，并對(duì)所述第一溝槽和第二溝槽填充絕緣物質(zhì)，形成所述第二淺隔離區(qū)220和所述第一淺隔離區(qū)22。如圖7所示，在所述第一頂層硅03表面形成柵極結(jié)構(gòu)30，所述柵極結(jié)構(gòu)30包括位于所述第一頂層硅03表面的柵極氧化層(未圖示)及位于所述柵極氧化層表面的柵極 (未圖示)。如圖8和圖9所示，在第一摻雜環(huán)境中，形成圖9示出的所述SOI型MOS晶體管內(nèi)所述柵極結(jié)構(gòu)30兩側(cè)的源/漏區(qū)11，及位于所述測(cè)試結(jié)構(gòu)內(nèi)的第一摻雜區(qū)110。其中，所述第一摻雜區(qū)110分別位于所述第二淺隔離區(qū)220相對(duì)一側(cè)的第二頂層硅030內(nèi)。所述第一摻雜環(huán)境中的摻雜離子為第一離子。因?yàn)槲挥谕坏乃龅谝浑x子摻雜環(huán)境中，所述第一摻雜區(qū)110和所述源/漏區(qū) 11內(nèi)具有相同離子分布的第一離子，即所述第一摻雜區(qū)110和所述源/漏區(qū)11為同步形成，所述第一摻雜區(qū)110的離子分布可用以反映所述源/漏區(qū)11的離子分布。所述第一離子的濃度范圍為1. 0E18 1. 0E20atom/cm3。繼續(xù)參考圖8和圖9，在第二摻雜環(huán)境中，形成圖9示出的SOI型MOS晶體管內(nèi)的體接觸區(qū)12，所述體接觸區(qū)12位于所述第一淺隔離區(qū)22中與所述源/漏區(qū)11相對(duì)一側(cè)的第二頂層硅03內(nèi)，同時(shí)形成位于圖8所示測(cè)試結(jié)構(gòu)內(nèi)的第二摻雜區(qū)120。其中，所述第二摻雜區(qū)120位于所述第二淺隔離區(qū)220之間的第一頂層硅030內(nèi)。所述第二摻雜環(huán)境中的摻
雜離子為第二離子。因?yàn)槲挥谕坏乃龅诙诫s環(huán)境中，所述第二摻雜區(qū)120和所述體接觸區(qū)12內(nèi)具有相同離子分布的第二離子，且所述第二摻雜區(qū)120可用以反映所述體接觸區(qū)12的離子分布。所述第二離子的濃度范圍為1. 0E18 1. 0E20atom/cm3。至此，SOI型MOS晶體管及與所述SOI型MOS晶體管對(duì)應(yīng)的測(cè)試結(jié)構(gòu)均以形成，且所述SOI型MOS晶體管的摻雜環(huán)境分別與所述測(cè)試結(jié)構(gòu)的摻雜環(huán)境對(duì)應(yīng)相同，所以所述測(cè)試結(jié)構(gòu)內(nèi)的離子分布可以對(duì)應(yīng)于所述SOI型MOS晶體管內(nèi)的離子分布。進(jìn)一步地，如圖10所示，還包括形成測(cè)試電路300，所述測(cè)試電路300至少包括電源310及與所述電源310串聯(lián)的電流表320。其基于的測(cè)試原理為通過電源310對(duì)圖10 中位于所述第一摻雜區(qū)110的兩側(cè)的第二摻雜區(qū)120施加電壓，使得所述第二摻雜區(qū)120 具有電壓差，并通過電流表320獲得所述流經(jīng)所述第二摻雜區(qū)120之間的電流值，以獲取所述第二摻雜區(qū)120之間的電阻，以衡量對(duì)應(yīng)的SOI型MOS晶體管形成所述體接觸區(qū)后，所述第一頂層硅03內(nèi)的空穴和電子的釋放效果。作為其他實(shí)施例，所述測(cè)試電路300還可以為其他分布。下面結(jié)合SOI型MOS晶體管及與所述SOI型MOS晶體管對(duì)應(yīng)的測(cè)試結(jié)構(gòu)對(duì)所述測(cè)試結(jié)構(gòu)的測(cè)試方法進(jìn)行測(cè)試。如圖10所示，通過電源310對(duì)位于所述第一摻雜區(qū)110的兩側(cè)的第二摻雜區(qū)120 施加電壓，使得所述兩側(cè)的第二摻雜區(qū)120具有電壓差，通過電流表320測(cè)量所述流經(jīng)所述第二摻雜區(qū)120之間的電流值，以獲取所述第二摻雜區(qū)120之間的電阻數(shù)值R1，并可以根據(jù)所述電阻數(shù)值Rl獲得所述第二摻雜區(qū)120之間第二頂層硅030的電阻性能參數(shù)，如方塊電阻等電阻性能參數(shù)。又因?yàn)樗龅诙诫s區(qū)120之間第二頂層硅030的電阻性能等于或略等于所述圖9的體接觸區(qū)12與近所述體接觸區(qū)12的源/漏區(qū)11之間的電阻性能，進(jìn)而可以衡量對(duì)應(yīng)的SOI型MOS晶體管的體接觸方式對(duì)所述第一頂層硅03內(nèi)多余的空穴或電子的釋放效果。如圖9所示，所述SOI型MOS晶體管在工作狀態(tài)時(shí)，所述源/漏區(qū)11與所述第一頂層硅03交界處會(huì)形成有一定厚度的耗盡層，且所述耗盡層電中性。所述耗盡層的厚度會(huì)影響所述SOI型MOS晶體管中體接觸區(qū)和與其對(duì)應(yīng)的源區(qū)或漏區(qū)之間的電阻大小，進(jìn)而影響體接觸方式對(duì)空穴或電子的釋放效果。進(jìn)一步地，在進(jìn)行所述SOI型MOS晶體管對(duì)應(yīng)的測(cè)試時(shí)，還可以對(duì)圖10所示測(cè)試結(jié)構(gòu)的第一摻雜區(qū)110施加反向偏置電壓，以使得在所述第一摻雜區(qū)110下方第二頂層硅 030內(nèi)形成耗盡層，更精確地對(duì)應(yīng)衡量所述SOI型MOS晶體管中體接觸區(qū)和與其對(duì)應(yīng)的源區(qū)或漏區(qū)之間的電阻大小，進(jìn)而衡量SOI型MOS晶體管的體接觸方式對(duì)空穴或電子的釋放效果。所述反向偏置電壓為使得第一摻雜區(qū)110和第二頂層硅030之間的PN結(jié)反向偏置的電壓。
與現(xiàn)有技術(shù)相比，上述方案具有以下優(yōu)點(diǎn)形成與SOI型MOS晶體管對(duì)應(yīng)的測(cè)試結(jié)構(gòu)，所述第一摻雜區(qū)與所述源區(qū)和漏區(qū)的離子分布相同，所述第二摻雜區(qū)與所述體接觸區(qū)的離子分布相同，并通過測(cè)試所述兩側(cè)的第二摻雜區(qū)間的電阻數(shù)值，對(duì)應(yīng)衡量所述SOI型 MOS晶體管中體接觸區(qū)和與其對(duì)應(yīng)的源區(qū)或漏區(qū)之間的電阻大小，進(jìn)而衡量SOI型MOS晶體管的體接觸方式對(duì)空穴或電子的釋放效果。本發(fā)明雖然以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動(dòng)和修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以本發(fā)明權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種SOI型MOS晶體管的測(cè)試結(jié)構(gòu)，所述測(cè)試結(jié)構(gòu)用于衡量所述SOI型MOS晶體管內(nèi)體接觸方式抑制浮體效應(yīng)的效果，所述SOI型MOS晶體管包括第一頂層硅，位于所述第一頂層硅表面的柵極結(jié)構(gòu)，分別位于所述柵極結(jié)構(gòu)兩側(cè)第一頂層硅內(nèi)的源區(qū)、漏區(qū)及體接觸區(qū)，其特征在于，所述測(cè)試結(jié)構(gòu)包括第二頂層硅；位于所述第二頂層硅內(nèi)的第一摻雜區(qū)，及分別位于所述第一摻雜區(qū)兩側(cè)的第二摻雜區(qū)，所述第一摻雜區(qū)和第二摻雜區(qū)通過第二淺隔離區(qū)進(jìn)行隔離，所述第一摻雜區(qū)和所述源區(qū)及漏區(qū)均摻雜有第一離子，且具有相同的離子分布；所述第二摻雜區(qū)與所述體接觸區(qū)均摻雜有第二離子，且具有相同的離子分布。
2.根據(jù)權(quán)利要求1所述測(cè)試結(jié)構(gòu)，其特征在于，所述第一離子與第二離子的導(dǎo)電類型相反。
3.根據(jù)權(quán)利要求1所述測(cè)試結(jié)構(gòu)，其特征在于，所述體接觸區(qū)位于所述源區(qū)或漏區(qū)的與所述柵極結(jié)構(gòu)相對(duì)一側(cè)的第一頂層硅內(nèi)，或者所述體接觸區(qū)分別位于所述源區(qū)與所述柵極結(jié)構(gòu)相對(duì)一側(cè)的第一頂層硅內(nèi)及所述漏區(qū)與所述柵極結(jié)構(gòu)相對(duì)一側(cè)的第一頂層硅內(nèi)。
4.根據(jù)權(quán)利要求1所述測(cè)試結(jié)構(gòu)，其特征在于，所述測(cè)試結(jié)構(gòu)還包括測(cè)試電路，所述測(cè)試電路與所述兩側(cè)的第二摻雜區(qū)電連接，用以測(cè)試所述兩側(cè)的第二摻雜區(qū)之間第二頂層硅的電阻數(shù)值，以衡量所述SOI型MOS晶體管內(nèi)體接觸區(qū)抑制浮體效應(yīng)的效果。
5.根據(jù)權(quán)利要求4所述測(cè)試結(jié)構(gòu)，其特征在于，所述測(cè)試電路與所述第一摻雜區(qū)電連接，以施加不同的反向偏置電壓，用以測(cè)試所述兩側(cè)的第二摻雜區(qū)之間第二頂層硅在不同反向偏置電壓下的電阻數(shù)值，衡量所述SOI型MOS晶體管內(nèi)體接觸區(qū)抑制浮體效應(yīng)的效果。
6.根據(jù)權(quán)利要求1所述測(cè)試結(jié)構(gòu)，其特征在于，所述SOI型MOS晶體管的源區(qū)/漏區(qū)與所述體接觸區(qū)之間形成有第一淺隔離區(qū)，所述第一淺隔離區(qū)和所述測(cè)試結(jié)構(gòu)的第二淺隔離區(qū)具有相同的尺寸。
7.根據(jù)權(quán)利要求1所述測(cè)試結(jié)構(gòu)，其特征在于，所述第一離子的濃度范圍為1.0E18 1. 0E20atom/cm3，所述第二離子的濃度范圍為 1. 0E18 1. 0E20atom/cm3。
8.根據(jù)權(quán)利要求1所述測(cè)試結(jié)構(gòu)，其特征在于，所述第一頂層硅與所述第二頂層硅摻雜有相同離子濃度的第三離子，所述第三離子的導(dǎo)電類型與所述第二離子的導(dǎo)電類型相同，所述第三離子的濃度范圍為1. 0E12 1. 0E15atom/cm3。
9.一種SOI型MOS晶體管的測(cè)試結(jié)構(gòu)的形成方法，包括提供第一基底和第二基底，在所述第一基底表面形成第一頂層硅及在所述第二基底表面形成第二頂層硅；在所述第一頂層硅表面形成柵極結(jié)構(gòu)；在第一摻雜環(huán)境中進(jìn)行離子摻雜，形成位于所述柵極結(jié)構(gòu)兩側(cè)第一頂層硅內(nèi)的源區(qū)和漏區(qū)，及位于所述第二頂層硅內(nèi)的第一摻雜區(qū)；在第二摻雜環(huán)境中進(jìn)行離子摻雜，形成位于所述源區(qū)或/和漏區(qū)的與所述柵極結(jié)構(gòu)相對(duì)一側(cè)的體接觸區(qū)，及位于所述第二頂層硅內(nèi)的第二摻雜區(qū)，所述第一摻雜區(qū)位于所述兩個(gè)第二摻雜區(qū)之間的第二頂層硅內(nèi)。
10.根據(jù)權(quán)利要求9所述測(cè)試結(jié)構(gòu)的形成方法，其特征在于，所述第一摻雜環(huán)境中進(jìn)行摻雜的離子為第一離子，所述第二摻雜環(huán)境中進(jìn)行摻雜的離子為第二離子，所述第一離子的導(dǎo)電類型與第二離子的導(dǎo)電類型相反。
11.根據(jù)權(quán)利要求9所述測(cè)試結(jié)構(gòu)的形成方法，其特征在于，還包括形成第一淺隔離區(qū)和第二淺隔離區(qū)，所述第一淺隔離區(qū)位于所述體接觸區(qū)與所述源區(qū)或漏區(qū)之間，所述第二淺隔離區(qū)位于所述第一摻雜區(qū)和第二摻雜區(qū)之間。
12.根據(jù)權(quán)利要求11所述測(cè)試結(jié)構(gòu)的形成方法，其特征在于，所述第一淺隔離區(qū)和所述第二淺隔離區(qū)同時(shí)形成，且具有相同的尺寸。
13.根據(jù)權(quán)利要求10所述測(cè)試結(jié)構(gòu)的形成方法，其特征在于，所述第一離子的濃度范圍為1. 0E18 1. 0E20atom/cm3，所述第二離子的濃度范圍為1. 0E18 1. 0E20atom/cm3。
14.根據(jù)權(quán)利要求9所述測(cè)試結(jié)構(gòu)的形成方法，其特征在于，還包括對(duì)所述第一頂層硅與所述第二頂層硅進(jìn)行第三離子的摻雜，所述第三離子的導(dǎo)電類型與所述第二離子的導(dǎo)電類型相同，所述第三離子的濃度范圍為1. 0E12 1. 0E15atom/cm3o
全文摘要
一種SOI型MOS晶體管的測(cè)試結(jié)構(gòu)，用于衡量所述SOI型MOS晶體管內(nèi)體接觸方式抑制浮體效應(yīng)的效果，所述SOI型MOS晶體管包括第一頂層硅，位于所述第一頂層硅表面的柵極結(jié)構(gòu)，分別位于所述柵極結(jié)構(gòu)兩側(cè)第一頂層硅內(nèi)的源區(qū)、漏區(qū)及體接觸區(qū)，所述測(cè)試結(jié)構(gòu)包括第二頂層硅；位于所述第二頂層硅內(nèi)的第一摻雜區(qū)，及分別位于所述第一摻雜區(qū)兩側(cè)的第二摻雜區(qū)，所述第一摻雜區(qū)與所述源區(qū)及漏區(qū)均摻雜有第一離子，且具有相同的離子分布；所述第二摻雜區(qū)和所述體接觸區(qū)均摻雜有第二離子，且具有相同的離子分布。本發(fā)明通過測(cè)試結(jié)構(gòu)獲取SOI型MOS晶體管的頂層硅的電阻性能，以衡量體接觸方式對(duì)空穴或電子的釋放效果。
文檔編號(hào)G01R27/02GK102306644SQ20111025069
公開日2012年1月4日 申請(qǐng)日期2011年8月29日 優(yōu)先權(quán)日2011年8月29日
發(fā)明者仇超, 張曉勇, 李樂 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司