專利名稱：一種基于fpga技術(shù)的視覺目標(biāo)自適應(yīng)檢測控制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于視覺目標(biāo)自適應(yīng)檢測控制裝置，具體涉及一種基于FPGA技術(shù)的視覺目標(biāo)自適應(yīng)檢測控制裝置。
背景技術(shù)：
隨著自動控制技術(shù)的發(fā)展，機器視覺系統(tǒng)已應(yīng)用到檢測、測量、定位以及識別等領(lǐng)域得到了較廣泛的應(yīng)用，利用圖像處理及機器視覺技術(shù)進行檢測的最大特點是能進行無接觸測量，與傳統(tǒng)檢測方法相比，視覺檢測技術(shù)具有可重復(fù)性強、非接觸、速度快和精度高等優(yōu)點，因此機器視覺為生產(chǎn)過程檢測領(lǐng)域提供了一種準(zhǔn)確度和低成本兼容的方法。目前典型的機器視覺系統(tǒng)絕大多數(shù)仍然是基于純軟件的設(shè)計方案，其機器視覺系統(tǒng)基本結(jié)構(gòu)主要包括照明光源、圖像采集卡、PC處理計算機，以及相應(yīng)的圖像處理程序等組成。由于大多數(shù)的機器視覺系統(tǒng)的檢測對象都是運動物體，系統(tǒng)處理的時間和處理速度有著較嚴格的要求，而基于PC的圖像的處理和分析軟件采用的是window平臺下的軟件架構(gòu)，對計算機性能依賴較大，還造成機器視覺系統(tǒng)的體積大、不方便移動。如“基于機器視覺的高速瓜果品質(zhì)識別系統(tǒng)”(CN1462875)包括圖像采集系統(tǒng)、光學(xué)成像系統(tǒng)和光纖傳感器，采用外部信號觸發(fā)控制圖像采集、雙CCD三維立體視覺和彩色圖像處理技術(shù)，但其圖像處理程序是基于Window開發(fā)的，采集系統(tǒng)的體積較大；“基于視頻車輛光學(xué)特征識別匹配的交通流量檢測系統(tǒng)”該系統(tǒng)也是基于Window開發(fā)，其硬件結(jié)構(gòu)由照明器、視頻輸入器、圖像采集卡、主控PC機、顯示器和觸發(fā)裝置等組成。

發(fā)明內(nèi)容
本發(fā)明的目的是針對現(xiàn)有技術(shù)的不足，提供一種實時性好、數(shù)據(jù)處理速度快、體積小、工作可靠的基于FPGA技術(shù)的視覺自適應(yīng)檢測控制器。本發(fā)明的技術(shù)方案是以下述方式實現(xiàn)的:一種基于FPGA技術(shù)的視覺目標(biāo)自適應(yīng)檢測控制器，包括CCD攝像頭、視頻輸入模塊、時鐘模塊、傳感器模塊、位置驅(qū)動與控制模塊以、FPGA視頻檢測控制器；
CCD攝像頭的模擬視頻輸出信號端與視頻輸入模塊的模擬視頻輸入信號端連接；視頻輸入模塊的視頻輸出端與FPGA視頻檢測控制器的視頻預(yù)處理單元輸入端連接，視頻輸入模塊的同步控制信號端與FPGA視頻檢測控制器的同步控制端連接，視頻輸入模塊的配置控制總線端與FPGA視頻檢測控制器的配置控制總線端連接；FPGA視頻檢測控制器的目標(biāo)位置輸出單元的控制信號端與位置驅(qū)動與控制模塊的控制信號端連接，F(xiàn)PGA視頻檢測控制器的目標(biāo)位置輸出單元的目標(biāo)位置信號輸出總線與位置驅(qū)動與控制模塊的目標(biāo)位置信號輸入總線連接，位置驅(qū)動與控制模塊的驅(qū)動信號端與執(zhí)行電機的驅(qū)動信號端連接；FPGA視頻檢測控制器的目標(biāo)位置檢測輸入信號端與傳感器模塊的目標(biāo)位置檢測輸出信號端連接；FPGA視頻檢測控制器的時鐘輸入端與時鐘模塊的時鐘輸出端連接；
FPGA視頻檢測控制器的數(shù)據(jù)總線和地址總線分別與FLASH模塊、SDRAM模塊、SDRAMl模塊的數(shù)據(jù)總線和地址總線連接；FPGA視頻檢測控制器的SDRAM控制輸出端與SDRAM模塊的控制輸入端連接，F(xiàn)PGA視頻檢測控制器的SDRAMl控制輸出端與SDRAMl模塊的控制輸入端連接；FPGA視頻檢測控制器的Flash控制輸出端與Flash模塊的控制輸入端連接。所述FPGA視頻檢測控制器由用Verilog硬件描述語言編寫的邏輯控制單元、視頻預(yù)處理單元、視頻目標(biāo)檢測單元、目標(biāo)位置輸出單元組成。所述邏輯控制單元由時鐘分頻模塊、控制模塊組成。所述視頻預(yù)處理單元由視頻控制器模塊、FIFO模塊、濾波模塊、存儲模塊、SDRAM控制模塊組成。所述視頻目標(biāo)檢測單元由Flash控制模塊、雙口 RAM模塊、光線檢測模塊、圖像檢測模塊、粒子群優(yōu)化模塊組成。所述的目標(biāo)位置輸出單元由輸出控制模塊、FIFO-A模塊組成。本發(fā)明是基于現(xiàn)場可編程陣列FPGA (Field Programmable Gate Array)芯片的設(shè)計，在硬件設(shè)計上采用模塊化式設(shè)計，易于硬件的升級，同時還可以下載不同的圖像檢測程序，以適應(yīng)不同的工作條件，具有數(shù)據(jù)處理速快、集成度高，系統(tǒng)的體積小、現(xiàn)場工作可靠等特點。


圖1是本發(fā)明的原理框圖。圖2是FPGA視頻檢測控制器中邏輯控制單元的原理框圖。圖3是FPGA視頻檢測控制器中圖像預(yù)處理單元的原理框圖。圖4是FPGA視頻檢測控制器中視頻目標(biāo)檢測單元的原理框圖。圖5是FPGA視頻檢測控制器中目標(biāo)位置輸出單元的原理框圖。
具體實施例方式如圖1所示，一種基于FPGA技術(shù)的視覺目標(biāo)自適應(yīng)檢測控制器，該裝置包括CXD攝像頭、視頻輸入模塊、時鐘模塊、傳感器模塊、位置驅(qū)動與控制模塊以及FPGA視頻檢測控制器；所述的FPGA視頻檢測控制器由用Verilog硬件描述語言編寫的邏輯控制單元、視頻預(yù)處理單元、視頻目標(biāo)檢測單元、目標(biāo)位置輸出單元組成。CCD攝像頭的模擬視頻輸出信號端與視頻輸入模塊的模擬視頻輸入信號端連接；視頻輸入模塊的視頻輸出端與FPGA視頻檢測控制器的視頻預(yù)處理單元輸入端連接，視頻輸入模塊的同步控制信號端與FPGA視頻檢測控制器的同步控制端連接，視頻輸入模塊的配置控制總線端與FPGA視頻檢測控制器的配置控制總線端連接；FPGA視頻檢測控制器的目標(biāo)位置輸出單元的控制信號端與位置驅(qū)動與控制模塊的控制信號端連接，F(xiàn)PGA視頻檢測控制器的目標(biāo)位置輸出單元的目標(biāo)位置信號輸出總線與位置驅(qū)動與控制模塊的目標(biāo)位置信號輸入總線連接，位置驅(qū)動與控制模塊的驅(qū)動信號端與執(zhí)行電機的驅(qū)動信號端連接；FPGA視頻檢測控制器的目標(biāo)位置檢測輸入信號端與傳感器模塊的目標(biāo)位置檢測輸出信號端連接；FPGA視頻檢測控制器的時鐘輸入端與時鐘模塊的時鐘輸出端連接；FPGA視頻檢測控制器的數(shù)據(jù)總線和地址總線分別與FLASH模塊、SDRAM模塊、SDRAMl模塊的數(shù)據(jù)總線和地址總線連接；FPGA視頻檢測控制器的SDRAM控制輸出端與SDRAM模塊的控制輸入端連接，F(xiàn)PGA視頻檢測控制器的SDRAMl控制輸出端與SDRAMl模塊的控制輸入端連接；FPGA視頻檢測控制器的Flash控制輸出端與Flash模塊的控制輸入端連接。如圖2所示，所述FPGA視頻檢測控制器的邏輯控制單元由時鐘分頻模塊、控制模塊組成。其中:
時鐘分頻模塊的時鐘輸入端CLK與時鐘模塊的時鐘輸出端CLK連接；時鐘分頻模塊的時鐘輸出端CLKl分別與邏輯控制單元的控制模塊的時鐘輸入端CLK1、視頻預(yù)處理單元的時鐘輸入端CLKl連接；時鐘分頻模塊的時鐘輸出端CLK2與視頻目標(biāo)檢測單元的時鐘輸入端CLK2連接；時鐘分頻模塊的時鐘輸出端CLK3與目標(biāo)位置輸出單元的時鐘輸入端CLK3連接；
控制模塊的同步場頻輸入端LLC、同步水平輸入端HS、同步垂直輸入端VS分別與相應(yīng)的視頻輸入模塊的同步場頻輸出端LLC、同步水平輸出端HS、同步垂直輸出端VS連接；控制模塊的采集觸發(fā)信號輸出端READY與視頻輸入模塊的采集觸發(fā)信號輸入端READY連接；控制模塊的目標(biāo)位置信號輸出控制端REY與目標(biāo)位置輸出單元的目標(biāo)位置信號輸出控制端REY連接；控制模塊的圖像檢測請求信號控制端ReQ與視頻目標(biāo)檢測單元的圖像檢測模塊的圖像檢測請求信號控制端ReQ連接；視頻目標(biāo)檢測單元的圖像檢測模塊的圖像檢測啟動信號控制端JcQD與視頻目標(biāo)檢測單元的圖像檢測啟動信號控制端JcQD連接；控制模塊的圖像檢測完成信號控制端SrED與圖像檢測模塊的圖像檢測完成信號控制端SrED連接；控制模塊的指令輸出端DB與視頻預(yù)處理單元的視頻控制器模塊的指令輸入端DB連接；控制模塊的圖像存儲完成中斷信號輸入端INTl與視頻預(yù)處理單元的圖像存儲完成中斷信號輸出端INTl連接；控制模塊的目標(biāo)位置檢測輸入信號端TRI與傳感器模塊的目標(biāo)位置檢測輸出信號端TRI連接。如圖3所示，所述FPGA視頻檢測控制器的視頻預(yù)處理單元由視頻控制器模塊、FIFO模塊、濾波模塊、存儲模塊、SDRAM控制模塊組成。其中:
視頻控制器模塊的指令輸入端DB與邏輯控制單元的指令輸出端DB連接；視頻控制器模塊的配置總線CB1、CB2與視頻輸入模塊的配置總線CB1、CB2連接；視頻控制器模塊的地址輸出總線AD[21:0]與視頻預(yù)處理單元的濾波模塊的地址輸入總線AD[21:0]連接；視頻控制器模塊的圖像移位控制輸出端QD與視頻預(yù)處理單元的FIFO模塊的圖像移位控制輸入端QD連接；視頻控制器模塊的時鐘輸入端CLKl與邏輯控制單元的時鐘輸出端CLKl連接；
FIFO模塊的模擬視頻輸入數(shù)據(jù)總線VI [15:0]與視頻輸入模塊的模擬視頻數(shù)據(jù)輸出總線VI [15:0]連接；FIFO模塊的視頻輸出數(shù)據(jù)總線DB I [7:0]、DB2 [7:0]、DB3 [7:0]分別與濾波模塊的視頻輸入數(shù)據(jù)總線DBl [7:0]、DB2 [7:0]、DB3 [7:0]連接；FIFO模塊的圖像移位控制輸入端QD與視頻預(yù)處理單元的視頻控制器模塊的圖像移位控制輸出端QD連接；FIF0模塊的時鐘輸入端CLKl與邏輯控制單元的時鐘輸出端CLKl連接；
視頻預(yù)處理單元的濾波模塊的視頻輸入數(shù)據(jù)總線DBl [7:0]、DB2 [7:0]、DB3 [7:0]分別與FIFO模塊的視頻輸出數(shù)據(jù)總線DBl [7:0]、DB2 [7:0]、DB3 [7:0]連接；濾波模塊的地址輸入總線AD[21:0]與視頻控制器模塊的地址輸出總線AD[21:0]連接；濾波模塊的視頻輸出數(shù)據(jù)總線DB[7:0]與存儲模塊的視頻輸入數(shù)據(jù)總線DB[7:0]連接；濾波模塊的地址輸出總線Al [21:0]與存儲模塊的的地址輸入總線Al [21:0]連接；濾波模塊的時鐘輸入端CLKl與邏輯控制單元的時鐘輸出端CLKl連接； 存儲模塊的視頻輸入數(shù)據(jù)總線DB [7:0]與濾波模塊的視頻輸出數(shù)據(jù)總線DB [7:0]連接；存儲模塊的地址輸入總線Al [21:0]與濾波模塊的地址輸出總線Al [21:0]連接；存儲模塊的視頻輸出總線D [7:0]與SDRAM模塊、SDRAMl模塊的數(shù)據(jù)總線D [7:0]連接；存儲模塊的地址輸出總線A2[21:0]與SDRAM控制模塊的地址輸入總線A2[21:0]連接；存儲模塊的圖像存儲完成中斷信號輸出端INTl與邏輯控制單元的圖像存儲完成中斷信號輸入端INTl連接；存儲模塊的SDRAM讀寫控制端R/W-1與視頻預(yù)處理單元的SDRAM控制模塊的SDRAM讀寫控制端R/W-1連接；存儲模塊的SDRAM片選控制端SDCEl與SDRAM控制模塊的SDRAM片選控制端SDCEl連接；存儲模塊的時鐘輸入端CLKl與邏輯控制單元的時鐘輸出端CLKl連接；
視頻預(yù)處理單元的SDRAM控制模塊的地址輸入總線A2 [21:0]與存儲模塊的地址輸出總線A2 [21:0]連接；視頻預(yù)處理單元的SDRAM控制模塊的SDRAM讀寫控制端R/W-1與視頻預(yù)處理單元的存儲模塊的SDRAM讀寫控制端R/W-1連接；視頻預(yù)處理單元的SDRAM控制模塊的SDRAM讀寫控制端R/W-2與視頻目標(biāo)檢測單元的SDRAM讀寫控制端R/W-2連接；視頻預(yù)處理單元的SDRAM控制模塊的SDRAM片選控制端SDCEl與視頻預(yù)處理單元的存儲模塊的SDRAM片選控制端SDCEl連接；視頻預(yù)處理單元的SDRAM控制模塊的SDRAM片選控制端SDCE2與視頻目標(biāo)檢測單元的SDRAM片選控制端SDCE2連接；視頻預(yù)處理單元的SDRAM控制模塊的地址輸出總線A[21:0]與SDRAM模塊、SDRAMl模塊的地址輸入總線A[21:0]連接；視頻預(yù)處理單元的SDRAM控制模塊的SDRAM讀寫控制端SDR/W1、SDR/W2分別與相應(yīng)的SDRAM模塊讀寫控制端SDR/W1、SDRAMl模塊的SDRAM讀寫控制端SDR/W2連接；視頻預(yù)處理單元的SDRAM控制模塊的SDRAM片選控制端CE1、CE2分別與相應(yīng)的SDRAM模塊SDRAM片選控制端CEUSDRAMl模塊的SDRAM片選控制端CE2連接；視頻預(yù)處理單元的SDRAM控制模塊的時鐘輸入端CLKl與邏輯控制單元的時鐘輸出端CLKl連接。如圖4所示，所述FPGA視頻檢測控制器的視頻目標(biāo)檢測單元由Flash控制模塊、雙口 RAM模塊、光線檢測模塊、圖像檢測模塊、粒子群優(yōu)化模塊組成。其中:
視頻目標(biāo)檢測單元的Flash控制模塊的地址輸入總線A2[21:0]分別與視頻目標(biāo)檢測單元的圖像檢測模塊、視頻目標(biāo)檢測單元的粒子群優(yōu)化模塊的地址輸出總線A2[21:0]連接；視頻目標(biāo)檢測單元的Flash控制模塊的Flash讀寫控制端FR/W1、FR/W2分別與視頻目標(biāo)檢測單元的粒子群優(yōu)化模塊的Flash讀寫控制端FR/W1、視頻目標(biāo)檢測單元的圖像檢測模塊的Flash讀寫控制端FR/W2連接；視頻目標(biāo)檢測單元的Flash控制模塊的Flash片選控制端FCE1、FCE2分別與視頻目標(biāo)檢測單元的粒子群優(yōu)化模塊的Flash片選控制端FCEl、視頻目標(biāo)檢測單元的圖像檢測模塊的Flash片選控制端FCE2連接；視頻目標(biāo)檢測單元的Flash控制模塊的地址輸出總線A[21:0]與Flash模塊的地址輸入總線A[21:0]連接；視頻目標(biāo)檢測單元的Flash控制模塊的Flash讀寫控制端FR/W與Flash模塊的Flash讀寫控制端FR/W連接；視頻目標(biāo)檢測單元的Flash控制模塊的Flash片選控制端FCE與Flash模塊的Flash片選控制端FCE連接；視頻目標(biāo)檢測單元的Flash控制模塊的時鐘輸入端CLK2與邏輯控制單元的時鐘輸出端CLK2連接；
視頻目標(biāo)檢測單元的雙口 RAM模塊的雙口 RAM地址輸入總線ABl [16:0]、AB2 [16:0]分別與視頻目標(biāo)檢測單元的粒子群優(yōu)化模塊的雙口 RAM輸出總線ABl [16:0]、視頻目標(biāo)檢測單元的圖像檢測模塊的雙口 RAM輸出總線AB2 [16:0]連接；視頻目標(biāo)檢測單元的雙口 RAM模塊的雙口 RAM數(shù)據(jù)總線DBl [7:0]、DB2[7:0]分別與視頻目標(biāo)檢測單元的粒子群優(yōu)化模塊的雙口 RAM數(shù)據(jù)總線DB1[7:0]、視頻目標(biāo)檢測單元的圖像檢測模塊的雙口 RAM數(shù)據(jù)總線DB2[7:0]連接；視頻目標(biāo)檢測單元的雙口 RAM模塊的雙口 RAM片選控制端CE_1、CE_2分別與視頻目標(biāo)檢測單元的粒子群優(yōu)化模塊的雙口 RAM片選控制端CE-1、視頻目標(biāo)檢測單元的圖像檢測模塊的雙口 RAM片選控制端CE-2連接；視頻目標(biāo)檢測單元的雙口 RAM模塊的讀寫控制端R/W-1、R/W-2分別與視頻目標(biāo)檢測單元的粒子群優(yōu)化模塊的讀寫控制端R/W-1、視頻目標(biāo)檢測單元的圖像檢測模塊的讀寫控制端R/W-2連接；視頻目標(biāo)檢測單元的雙口 RAM模塊的時鐘輸入端CLK2與邏輯控制單元的時鐘輸出端CLK2連接；
視頻目標(biāo)檢測單元的光線檢測模塊的數(shù)據(jù)總線D [7:0]與SDRAM模塊、SDRAMl模塊的數(shù)據(jù)總線D [7:0]連接；視頻目標(biāo)檢測單元的光線檢測模塊的圖像檢測請求信號控制端ReQ與邏輯控制單元的圖像檢測請求信號控制端ReQ連接；視頻目標(biāo)檢測單元的光線檢測模塊的中斷輸出端INT2與視頻目標(biāo)檢測單元的粒子群優(yōu)化模塊的中斷輸入端INT2連接；視頻目標(biāo)檢測單元的光線檢測模塊的時鐘輸入端CLK2與邏輯控制單元的時鐘輸出端CLK2連接;
視頻目標(biāo)檢測單元的粒子群優(yōu)化模塊的地址輸出總線A2[21:0]與視頻目標(biāo)檢測單元的Flash控制模塊的地址輸入總線A2 [21:0]連接；視頻目標(biāo)檢測單元的粒子群優(yōu)化模塊的數(shù)據(jù)總線D [7:0]分別與Flash模塊、SDRAM模塊、SDRAMl模塊的數(shù)據(jù)總線D [7:0]連接；視頻目標(biāo)檢測單元的粒子群優(yōu)化模塊的雙口 RAM地址輸出總線ABl [16:0]與雙口 RAM模塊的雙口 RAM地址輸入總線ABl [16:0]連接；視頻目標(biāo)檢測單元的粒子群優(yōu)化模塊的雙口RAM模塊數(shù)據(jù)總線DB I [7:0]與雙口 RAM模塊的雙口 RAM數(shù)據(jù)總線DB I [7:0]連接；視頻目標(biāo)檢測單元的粒子群優(yōu)化的Flash片選控制端FCEl與Flash控制模塊的Flash片選控制端FCEl連接；視頻目標(biāo)檢測單元的粒子群優(yōu)化的Flash讀寫控制端FR/W1與Flash控制模塊的Flash讀寫控制端FR/W1連接；視頻目標(biāo)檢測單元的粒子群優(yōu)化模塊的雙口 RAM讀寫控制端R/W-3與雙口 RAM模塊的雙口 RAM讀寫控制端R/W-2連接；視頻目標(biāo)檢測單元的粒子群優(yōu)化模塊的雙口 RAM片選控制端CE-1與雙口 RAM模塊的雙口 RAM片選控制端CE-1連接；視頻目標(biāo)檢測單元的粒子群優(yōu)化模塊的中斷輸入端INT2與視頻目標(biāo)檢測單元的光線檢測模塊的中斷輸出端INT2連接；視頻目標(biāo)檢測單元的粒子群優(yōu)化模塊的背景更換中斷輸出端INT3與視頻目標(biāo)檢測單元的圖像檢測模塊的背景更換中斷輸入端INT3連接；視頻目標(biāo)檢測單元的粒子群優(yōu)化模塊的時鐘輸入端CLK2與邏輯控制單元的時鐘輸出端CLK2連接；
視頻目標(biāo)檢測單元的圖像檢測模塊的地址輸出總線A2[21:0]與視頻目標(biāo)檢測單元的Flash控制模塊、圖像預(yù)處理單元的地址輸入總線A2[21:0]連接；視頻目標(biāo)檢測單元的圖像檢測模塊的數(shù)據(jù)總線D [7:0]與Flash模塊、SDRAM模塊、SDRAMl模塊的數(shù)據(jù)總線D [7:0]連接；視頻目標(biāo)檢測單元的圖像檢測模塊的雙口 RAM地址輸出總線AB2 [16:0]與視頻目標(biāo)檢測單元的雙口 RAM模塊的雙口 RAM地址輸入總線AB2 [16:0]連接；視頻目標(biāo)檢測單元的圖像檢測模塊的雙口 RAM數(shù)據(jù)總線DB2 [7:0]與視頻目標(biāo)檢測單元的雙口 RAM模塊的雙口RAM數(shù)據(jù)總線DB2 [7:0]連接；視頻目標(biāo)檢測單元的圖像檢測模塊的Flash片選控制端FCE2與Flash控制模塊的Flash片選控制端FCE2連接；視頻目標(biāo)檢測單元的圖像檢測模塊的Flash讀寫控制端FR/W2與Flash控制模塊的Flash讀寫控制端FR/W2連接；視頻目標(biāo)檢測單元的圖像檢測模塊的讀寫控制端R/W-2分別與雙口 RAM模塊、圖像預(yù)處理單元的讀寫控制端R/W-2連接；視頻目標(biāo)檢測單元的圖像檢測模塊的雙口 RAM片選控制端CE-2與圖像預(yù)處理單元的雙口 RAM模塊的雙口 RAM片選控制端CE-2連接；視頻目標(biāo)檢測單元的圖像檢測模塊的SDRAM片選控制端SDCE2與圖像預(yù)處理單元的SDRAM片選控制端SDCE2連接；視頻目標(biāo)檢測單元的圖像檢測模塊的圖像檢測啟動信號控制端JcQD與邏輯控制單元的圖像檢測啟動信號控制端JcQD連接；視頻目標(biāo)檢測單元的圖像檢測模塊的圖像檢測完成信號輸出端SrED與邏輯控制單元的圖像檢測完成信號輸入端SrED連接；視頻目標(biāo)檢測單元的圖像檢測模塊的圖像檢測請求信號控制端ReQ與邏輯控制單元的圖像檢測請求信號控制端ReQ連接；視頻目標(biāo)檢測單元的圖像檢測模塊的背景更換中斷輸入端INT3與視頻目標(biāo)檢測單元的粒子群優(yōu)化模塊的背景更換中斷輸出端INT3連接；視頻目標(biāo)檢測單元的圖像檢測模塊的目標(biāo)位置輸出信號總線Y0[11:0]與目標(biāo)位置輸出單元的目標(biāo)位置輸入信號總線Υ0[11:0]連接；視頻目標(biāo)檢測單元的圖像檢測模塊的時鐘輸入端CLK2與邏輯控制單元的時鐘輸出端CLK2連接。如圖5所示，所述FPGA視頻檢測控制器的目標(biāo)位置輸出單元由輸出控制模塊、FIFO-A模塊組成。其中:
目標(biāo)位置輸出單元的FIFO-A模塊的目標(biāo)位置輸入信號總線Υ0[11:0]與視頻目標(biāo)檢測單元的圖像檢測模塊的目標(biāo)位置輸出信號總線Υ0[11:0]連接；目標(biāo)位置輸出單元的FIFO-A模塊的目標(biāo)位置輸出信號總線U0[11:0]與位置驅(qū)動與控制模塊的目標(biāo)位置輸入信號總線U0[11:0]連接；目標(biāo)位置輸出單元的FIFO-A模塊的時鐘輸入端CLK3與邏輯控制單元的時鐘輸出端CLK3連接；
目標(biāo)位置輸出單元的輸出控制模塊的數(shù)據(jù)輸出控制端ReAD與位置驅(qū)動與控制模塊的數(shù)據(jù)輸入控制端ReAD連接；目標(biāo)位置輸出單元的輸出控制模塊的數(shù)據(jù)發(fā)送請求輸入端RQ與位置驅(qū)動與控制模塊的數(shù)據(jù)發(fā)送請求輸出端RQ連接；目標(biāo)位置輸出單元的輸出控制模塊的數(shù)據(jù)讀信號輸入端READ與位置驅(qū)動與控制模塊的數(shù)據(jù)讀信號輸出端READ連接；目標(biāo)位置輸出單元的輸出控制模塊的中斷信號輸入端INT4與位置驅(qū)動與控制模塊的中斷信號輸出端INT4連接；目標(biāo)位置輸出單元的輸出控制模塊的目標(biāo)位置信號輸出控制端REY與邏輯控制單元的目標(biāo)位置信號輸出控制端REY連接；目標(biāo)位置輸出單元的輸出控制模塊的時鐘輸入端CLK3與邏輯控制單元的時鐘輸出端CLK3連接。本發(fā)明的詳細工作流程如下:通電之后，基于FPGA技術(shù)的視覺目標(biāo)自適應(yīng)檢測控制器的FPGA視覺檢測控制器首先執(zhí)行系統(tǒng)初始化程序，邏輯控制單元的控制模塊輸出指令DB到圖像預(yù)處理單元的視頻控制器模塊的指令輸入端DB，圖像預(yù)處理單元的視頻控制器模塊經(jīng)配置串行總線CB1、CB2對視頻輸入模塊進行系統(tǒng)配置；系統(tǒng)配置完成后，F(xiàn)PGA視覺檢測控制器的邏輯控制單元的控制模塊輸出采集觸發(fā)信號READY到視頻輸入模塊，視頻輸入模塊開始接收CCD攝像機的模擬輸入信號，并轉(zhuǎn)換為相應(yīng)格式的數(shù)字視頻信號，數(shù)字視頻信號經(jīng)FPGA視覺檢測控制器的模擬視頻輸入數(shù)據(jù)總線VI [15:0]，在時鐘CLKl的控制下輸入到FPGA視覺檢測控制器的圖像預(yù)處理單元的FIFO模塊中。圖像預(yù)處理單元的FIFO模塊通過移位寄存操作將串行輸入的圖像數(shù)據(jù)轉(zhuǎn)換為3列并行輸出的圖像信號DBl [7:0]、DB2 [7:0]、DB3 [7:0];圖像預(yù)處理單元的FIFO模塊的3列并行輸出的圖像信號DBl [7:0]、DB2 [7:0]、DB3 [7:0]并行輸入到濾波模塊中，進行3 X 3中值濾波處理，中值濾波算法為:首先將FIFO模塊中的視頻圖像每一列按照升序排序；之后取第一列的最小值、第二列的中值、第三列的最大值；最后取這三個值的中值，即med=med(min I, med2, max 3)。視頻預(yù)處理單元的存儲模塊輸出SDRAM讀寫控制端R/W_l、SDRAM片選控制端SDCEl到SDRAM控制模塊中，經(jīng)SDRAM控制模塊解碼處理后輸出相應(yīng)的SDRAM模塊、SDRMl模塊的片選信號CEUCEl和讀寫信號SDR/W1、SDR/W2，以“乒乓”存儲的方式將濾波模塊的視頻輸出總線DB[7:0]輸出的中值濾波處理的視頻信號按圖像的奇偶場分別存儲到SDRAM模塊和SDRMl模塊中。一幀圖像預(yù)處理后，圖像預(yù)處理單元的存儲模塊輸出圖像存儲完成中斷信號INTl到邏輯控制單元，邏輯控制單元的采集觸發(fā)信號READY控制視頻輸入模塊輸入下一幀圖像，并輸出圖像檢測啟動信號ReQ到視頻目標(biāo)檢測單元，控制視頻目標(biāo)檢測單元讀取處理過的圖像數(shù)據(jù)；視頻目標(biāo)檢測單元在接受邏輯控制單元的圖像檢測啟動信號ReQ，通過光線檢測模塊開始對采集圖像進行圖像光線情況進行檢測。本實施例中FPGA視覺檢測控制器的視頻目標(biāo)檢測單元采用背景差檢測算法進行視覺運動目標(biāo)的檢測，背景差檢測算法是將采集圖像與背景圖像作灰度差運算，其中灰度值不為零的點可以認為是目標(biāo)點。為了提高視覺目標(biāo)檢測的準(zhǔn)確性，對背景差檢測算法的背景建模采用以多個典型的背景圖像構(gòu)成背景圖像庫的多圖像建模方法。在實際檢測過程中，通過在多圖像模型中選取合適的背景圖像的方法，以提高背景差檢測算法準(zhǔn)確性。FPGA視覺檢測控制器的光線檢測模塊采用圖像局部光線檢測算法，在采集圖像上選擇五處監(jiān)控場景光線變化檢測區(qū)(50X 150像素點)，以被檢測局部區(qū)域內(nèi)圖像的平均灰度直方圖信息
權(quán)利要求
1.一種基于FPGA技術(shù)的視覺目標(biāo)自適應(yīng)檢測控制器，其特征在于:包括C⑶攝像頭、視頻輸入模塊、時鐘模塊、傳感器模塊、位置驅(qū)動與控制模塊以、FPGA視頻檢測控制器；CCD攝像頭的模擬視頻輸出信號端與視頻輸入模塊的模擬視頻輸入信號端連接；視頻輸入模塊的視頻輸出端與FPGA視頻檢測控制器的視頻預(yù)處理單元輸入端連接，視頻輸入模塊的同步控制信號端與FPGA視頻檢測控制器的同步控制端連接，視頻輸入模塊的配置控制總線端與FPGA視頻檢測控制器的配置控制總線端連接；FPGA視頻檢測控制器的目標(biāo)位置輸出單元的控制信號端與位置驅(qū)動與控制模塊的控制信號端連接，F(xiàn)PGA視頻檢測控制器的目標(biāo)位置輸出單元的目標(biāo)位置信號輸出總線與位置驅(qū)動與控制模塊的目標(biāo)位置信號輸入總線連接，位置驅(qū)動與控制模塊的驅(qū)動信號端與執(zhí)行電機的驅(qū)動信號端連接；FPGA視頻檢測控制器的目標(biāo)位置檢測輸入信號端與傳感器模塊的目標(biāo)位置檢測輸出信號端連接；FPGA視頻檢測控制器的時鐘輸入端與時鐘模塊的時鐘輸出端連接；FPGA視頻檢測控制器的數(shù)據(jù)總線和地址總線分別與FLASH模塊、SDRAM模塊、SDRAMl模塊的數(shù)據(jù)總線和地址總線連接；FPGA視頻檢測控制器的SDRAM控制輸出端與SDRAM模塊的控制輸入端連接，F(xiàn)PGA視頻檢測控制器的SDRAMl控制輸出端與SDRAMl模塊的控制輸入端連接；FPGA視頻檢測控制器的Flash控制輸出端與Flash模塊的控制輸入端連接。
2.根據(jù)權(quán)利要求1所述的基于FPGA技術(shù)的視覺目標(biāo)自適應(yīng)檢測控制器，其特征在于:所述FPGA視頻檢測控制器由用Verilog硬件描述語言編寫的邏輯控制單元、視頻預(yù)處理單元、視頻目標(biāo)檢測單元、目標(biāo)位置輸出單元組成。
3.根據(jù)權(quán)利要求2所述的基于FPGA技術(shù)的視覺目標(biāo)自適應(yīng)檢測控制器，其特征在于:所述邏輯控制單元由時鐘分頻模塊、控制模塊組成。
4.根據(jù)權(quán)利要求2所述的基于FPGA技術(shù)的視覺目標(biāo)自適應(yīng)檢測控制器，其特征在于:所述視頻預(yù)處理單元由視頻控制器模塊、FIFO模塊、濾波模塊、存儲模塊、SDRAM控制模塊組成。
5.根據(jù)權(quán)利要求2所述的基于FPGA技術(shù)的視覺目標(biāo)自適應(yīng)檢測控制器，其特征在于:所述視頻目標(biāo)檢測單元由Flash控制模塊、雙口 RAM模塊、光線檢測模塊、圖像檢測模塊、粒子群優(yōu)化模塊組成。
6.根據(jù)權(quán)利要求2所述的基于FPGA技術(shù)的視覺目標(biāo)自適應(yīng)檢測控制器，其特征在于:所述的目標(biāo)位置輸出單元由輸出控制模塊、FIFO-A模塊組成。
全文摘要
本發(fā)明公開一種基于FPGA技術(shù)的視覺目標(biāo)自適應(yīng)檢測控制器，包括CCD攝像頭、視頻輸入模塊、時鐘模塊、傳感器模塊、位置驅(qū)動與控制模塊以、FPGA視頻檢測控制器。本發(fā)明是基于現(xiàn)場可編程陣列FPGA芯片的設(shè)計，在硬件設(shè)計上采用模塊化式設(shè)計，易于硬件的升級，同時還可以下載不同的圖像檢測程序，以適應(yīng)不同的工作條件，具有數(shù)據(jù)處理速快、集成度高，系統(tǒng)的體積小、現(xiàn)場工作可靠等特點。
文檔編號G01N21/84GK103179332SQ201110434839
公開日2013年6月26日 申請日期2011年12月22日 優(yōu)先權(quán)日2011年12月22日
發(fā)明者陳偉, 邢梅香, 宋麗君, 趙旎, 董紅政, 王波, 姚雷博 申請人:洛陽理工學(xué)院